TW312789B - - Google Patents
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3JS7§9 A7 B7 五、發明説明(1 ) <發明之背景> (請先閲讀背面之注意事項再填寫本頁) 本發明乃關於:半導體記憶裝置及使用此裝置之記億 體模組(memory module)者,主要乃關於:利用在大記 憶容量之動態型RAM ( dynamic type RAM)之缺陷補救 (defect re 1 i ef )技術而極爲有效之技術者》 至於缺陷補救技術,亦需有日本特開平4-1 8 1 5 8 9號專利公報以及日本特開昭6 1 — 150200號專利公報被提出。 與上述日本特開平4 — 1 8 1 5 8 9號專利公報相關 之半導體記憶器,其以往以字線(word line)或數元線 (bit line)(資料線或數位線)爲單位之缺陷補救,乃 被認爲無從補救,故爲進行直流不良之補救,乃將正常電 路分割成複數之記憶塊(記憶墊塊),以形成與此種記憶 塊(memory block)相對應之預備記憶墊塊,當正常電路 之記憶塊發生缺陷,即將此連整個記憶塊加以置換爲預備 記憶墊塊,等爲構成者》 經濟部中央標準局員工消費合作社印策 <發明之概要> 上述之缺陷補救技術,乃爲在1個半導體切片(chip )內形成由大電路規模所成之預備記憶墊塊者,其使用效 率不會成爲太高。因爲,由以往之字線或數元線單位之缺 陷補救技術,尙可補救某種程度之缺陷之故。因此,即使 搭載如上述之預備之記憶塊,在大半之半導體切片卻成爲 不會去使用它之狀態,結果實質上之佔有面積逐增大。進 本紙張尺度適用中國國家標準(CNS > A4規格(210X297公釐) 經濟部中央標準局員工消費合作社印製 A7 ___B7 五、發明説明(2 ) 行以記億塊爲單位之補救之概率,實際上乃並不比預期者 爲高,故與將此種半導體切片當作不良切片加以廢棄之情 形比較,實不能說格外爲優異;此種情況已由本案發明人 之檢討逐漸被判明。 亦即,在進行塊補救(block relief)之半導體切片 ,因如上述,佔有面積將增大,而由1枚之半導體晶片( ware)所能形成之半導體切片之數目將變小,故即使以塊 單位被進行缺陷補救,作爲全體之製品數量亦不會成爲太 多。與此相對,在僅爲以往之字線或數元線單位之缺陷補 救時,此部分將使半導體切片之佔有面積變小,故可使由 一枚之半導體晶片所能形成之半導體切片之數目增多,因 爲即使將如上述之需進行記憶塊爲單位之缺陷補救之半導 體切片,作爲不良切片加以廢棄,作爲全體之製品數量, 亦將無多大之減少之故。 本發明之目的乃在提供:具有多樣性之半導體記憶裝 置,及使用它即可提高實質上之製品良率之記憶體模組者 。本發明之前述及其他之目的以及新穎之特徵,將可由本 說明書之記述及附圖獲得明確之瞭解。 茲將本申請案所揭示之本發明之中代表性者之概要簡 單說明如下。亦即,將內部位址信號或預解碼( predecode)信號及控制信號通過第1輸入緩衝電路來加 以供給,並將此種位址信號或預解碼信號由位址選擇電路 來加以解讀,而從記憶格被矩陣配置於複數之字線與複數 之數元線之交點所成之記憶器陣列,來進行1乃至複數爲 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) | 裝------訂-----1 (請先閲讀背面之注意事項再填寫本頁) -5 - Α7 3ι^7δ9 Β7 五、發明説明(3 ) (請先閲讀背面之注意事項再填寫本頁) 單位之記憶格之選擇動作;並設置:接受向上述記憶格之 寫入信號之第2輸入緩衝器,及輸出從記憶格之讀出信號 之輸出緩衝器,及缺陷資訊將被寫入之記憶機構等,以形 成由被記憶於此種記憶機構之缺陷信號來進行對感測放大 器(sense amplifier)之實質上之電源斷路所成之具有 複數之記憶墊塊之電路構成。 依據上述構成,當在記憶墊塊內發生直流性不良時, 將可使此種記憶墊塊在電氣上被分離,而作爲其餘部分仍 可被有效利用之半導體記憶裝置來加以使用。 經濟部中央標準局員工消費合作社印製 茲將本申請案所揭示之本發明之中其他代表性者之概 要簡單說明如下。亦即,將內部位址信號或預解碼信號及 控制信號通過第1輸入緩衝電路來加以供給,並將此種位 址信號或預解碼信號由位址選擇電路來加以解讀,而從記 憶格被矩陣配置於複數之字線與複數之數元線之交點所成 之記憶器陣列,來進行1乃至複數爲單位之記憶格之選擇 動作;並設置:由接受向上述記憶格之寫入信號之第2輸 入緩衝器,及輸出從記憶格之讀出信號之輸出緩衝器等所 成之複數之記憶墊塊;以及與此等記憶墊塊相對應被設置 而位址資訊將被寫入之記憶電路;以及與指定此種記憶墊 塊之位址信號比較,將與上述位址資訊相對應之記憶墊塊 被選擇之事加以檢出,使相對應之記憶墊塊之第2輸入緩 衝器或輸出緩衝器之動作成爲有效,同時與各個記憶墊塊 相對應之複數組之輸出入端子等;爲構成者。 依據上述構成,將可獲得對記憶電路指派(assign) 本紙張尺度適用中國國家標準(CNS^A4規格(210X297公釐) _ 6 — 經濟部中央標準局員工消費合作社印製 A7 ___B7_ _ 五、發明説明(4 ) 任意之位址爲構成之半導體記憶裝置,且可作爲按需要來 進行以記憶墊塊爲單位之缺陷補救之冗餘用半導體記憶裝 置來利用。 進一步,再將本申請案所揭示之發明之中更爲其他之 代表性者之概要簡單加以說明如下。亦即,將內部位址信 號或預解碼信號及控制信號通過第1輸入緩衝電路來加以 供給,並將此種位址信號·或預解碼信號由位址選擇電路來 加以解讀,而從記憶格被矩陣配置於複數之字線與複數之 數元線之交點所成之記憶陣列,來進行1乃至複數爲單位 之記憶格之選擇動作;並設置:接受向上述記憶格之寫入 信號之第2輸入緩衝器,及輸出從記憶格之讀出信號之輸 出緩衝器,及缺陷資訊將被寫入之記憶機構等;並將:由 被記憶於此種記憶機構之缺陷信號來進行對感測放大器之 實質上之電源斷路所成之具有複數之記憶墊塊之第1半導 體記憶裝置,及由同樣構成之複數所成之記憶墊塊及與此 種記憶墊塊相對應被設置而位址資訊將被寫入之記憶電路 ,及與指定此種記憶墊塊之位址信號比較並檢出與上述位 址資訊相對應之記憶墊塊被選擇之事,使相對應之記憶墊 塊之第2輸入緩衝器或輸出緩衝器之動作成爲有效,同時 具有與各個記憶墊塊相對應之複數組之輸出入端子之第2 半導體記憶裝置等搭載於一個安裝基板上;而在上述第1 半導體記憶裝置中則使缺陷記憶墊塊在電氣上分離,在第 2半導體記憶裝置亦將與此種記憶墊塊相對應之位址資訊 寫入記憶電路,同時亦將與上述缺陷墊塊相對應之外部資 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐) ---------ί 裝------訂------1 (請先閲讀背面之注意事項再填寫本頁) 3^27S9 Μ B7 五、發明説明(5 ) 料端子及在上述第2半導體記憶裝置與此種記億墊塊相對 應之上述輸出入端子等’相對應在安裝基板上來加以連接 :等爲構成者》 依據上述機構,由於能夠一面使用在記憶墊塊爲單位 存在有缺陷之第1半導體裝置’一面將第2半導體記憶裝 置加以組合來在安裝基板進行補救’故將可提高半導體記 憶裝置之實質上之良品率。 <附圖之簡單說明> 〔圖1〕 表示本發明之半導體記憶裝置之一實施例 之概略方塊圖。 〔圖2〕 表示圖1之記憶墊塊之一實施例之方塊圖 〇 〔圖3〕 表示圖2之記憶器陣列部之一實施例之要 部電路圖。 〔圖4〕 說明適用本發明之動態型RAM之概略動 作所用之定時圖。 經濟部中央標準局員工消費合作社印製
In- β—^i I K· ^ mV nn 1^1-^ I _ ’ve (請先閲讀背面之注意事項再填寫本頁) 〔圖5〕 適用本發明之動態型RAM之一實施例之 一半之記憶器陣列之佈置圖。 〔圖6〕 適用本發明之動態型RAM之一實施例之 另一半之記憶器陣列之佈置圖。 〔圖7〕 表示本發明之半導體記憶裝置之一實施例 之概略方塊圖。 〔圖8〕 表示圖7之輸出控制電路OBC及資料輸 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ~~ -8 - 五、發明説明(6) 出入緩衝器I 0B所含之輸 C 圖 9 ) 表示 本 發 明 施 例 之 概 略 方 塊圖。 C 圖 1 0 表 示 to.i 圖 9 路 以 及 輸 出 驅 動器之 一 實 施 C 圖 1 1 ) 表 示 本 發 實 施 例 之 概 略 方塊圖 〇 [ 固 圖 1 2 A ,圖 1 2 B 之 一 實 施 例 之 方塊圖 0 C ΓΕΠ 圖 1 3 ) 表 示 本 發 例 之 方 litj 塊 rwi 圖 〇 [ ΓΜ3 圖 1 4 ] 表 示 本 發 例 之 方 1j±I 塊 rm 圖 〇 C rat 圖 1 5 ] 說 明 本 發 用 之 流 程 圖 0 C 圖 1 6 ] 表 示 本 發 實 施 例 之 方 r rf-t 塊 圖 〇 C 圖 1 7 ) 表 示 本 發 略 稱 成 圖 〇 C 圖 1 8 ) 表 示 本 發 之 概 略 構 成 圖 〇 C 圖 1 9 ] 適 用 本 發 爲記憶儲存部之記憶板( 經濟部中央標準局員工消費合作社印裝 A7 B7 出緩衝器之一實施例之電路圖 之其他半導體記憶裝置之一實 之位址比較電路及輸出選擇電 例之電路圖》 明之其他半導體記憶裝置之一 〕 表示本發明之記憶體模組 明之記憶體模組之其他一實施 明之記憶體模組之其他一實施 明之記憶體模組之裝配方法所 明之半導體記憶裝置之其他一 明之記憶模組之一實施例之概 明之記憶模組之其他一實施例 明之DRAM之電腦系統之作 m 〇 r y b 〇 a r d )之要部概略圖° (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 3l^7S9 A7 _____B7 五、發明説明(7 ) <實施例> 圖1乃表示本發明之半導體記憶裝置之一實施例之概 略方塊圖者。該圖之各電路方塊乃由周知之半導體積體電 路之製造技術’在如單晶矽之1個半導體基板上所形成。 本實施例之半導體記憶裝置,大別之,乃由:8個之記億 墊塊(memory mat) MATO〜MAT 7,及输出入介面 及控制電路所構成。上述輸出入介面乃由:位址輸入緩衝 器XAB,YAB,資料輸出入緩衝器I OB及多工器( multiplexor) MPX 等所構成。 經濟部中央標準局員工消費合作社印製 ^ϋ·^ϋ· -I —^ϋ HI m ml ^^1· A HI nt n .^n In (請先閲讀背面之注意事項再填寫本頁) 控制電路乃由:接受從外部端子所供給之控制信號/ RAS,/CAS,/WE及/0E而發生內部電路之動 作所必需之各種控制信號或定時信號等之控制電路 C 0 N T,及形成上述記憶墊塊之選擇信號之墊塊解碼器 (mat decoder) ΜΑ T D E C,及輸出控制電路 Ο B C 及再新控制電路R E F C等所構成。在此,附於控制信號 /RAS,/CAS,/WE 及 /0E 等之記號 /( slash)乃作爲表示低電平或有效電壓之上劃線(over-bar)之代號來使用者。基板偏壓電路VB B G,乃接受 從未圖示之電源電壓端子所供給之電源電壓,來形成應供 給此基板之反饋偏壓(back bias)。雖未有特別之限制 ,此基板偏壓電路VBBG,乃由來自控制電路CONT 之控制信號或基板電位之監察信號等,形成按動作模態基 板電流之供給能力可加以轉換之狀態,並動作成將基板電 本紙張尺度適用中國國家標準(CNS ) Μ規格(210X297公釐) 10 - 經濟部中央標準局員工消費合作社印製 A7 __B7_ 五、發明説明(8 ) 位保持在略爲一定之狀態。 在本實施例中,在上述8個之記憶墊塊MATO〜 MAY 7之中,最終乃有1個記憶墊塊被選擇,而與其相 對應之輸出入I / 〇將經由多工器MP X被連接在資料輸 出入緩衝器I Ο B。亦即,例如本實施例,如資料端子 D0〜D3,進行以4數元(bit)爲單位之資料之輸出入 時,在各記憶墊塊MATO〜MAT7,與上述輸出入之 資料端子D。〜D 3相對應,將被進行以4數元爲單元之資 料之輸出入。各記憶墊塊MAT 〇〜MAT 7,乃如後述 '各個將與1個半導體成爲等值(equiralence)。 經過上述位址緩衝器XA B及YA B被供給之位址信 號之中,選擇各記憶墊塊MATO〜MAT7之字線所用 之位址信號X,乃爲選擇數元線(bit line)所用之位址 信號Y,乃經過內部之位址匯流排,被供給至各記憶墊塊 MATO〜MAT7。然後,指定記憶墊塊MATO〜 MAT 7之中之一個記憶墊塊之位址信號,將由墊塊 MATD E被解讀,而墊塊選擇信號將被供給至各記憶墊 塊MATO〜MAT7之選擇端子MS。如上述,由8個 之記憶墊塊MATO〜MAT7所成時,雖未特別限制, 但例如,X系之位址信號乃由2數元(2 bit) ,Y系之 位址信號則由1數元所成,並解讀其各個來選擇1個之記 憶墊塊;故可將上述墊塊解碼器MATD E C看作是一種 預解碼器(predecoder)。 圖2乃表示上述記憶墊塊之一實施例之方塊圖。各記 本紙張尺度適用中國國家標準(CNS ) A4规格(210X297公釐) ---------j 裝------訂------_ (請先閲讀背面之注意事項再填寫本頁) -11 - 3l^7S9 A7 ______B7 五、發明説明(9 ) 憶墊塊M A T 〇〜M A T 7即使各個被形成1個之半導體 記憶器,換言之,即使形成如上述之位址緩衝器XAB及 YAB等,亦設有:取入如上述經過內部位址匯流排被供 給之位址信號XAD及YAD以及墊塊選擇信號MS或由 上述控制電路C O N T所形成之各種控制信號等之輸入緩 衝器。 其理由乃爲:在上述輸入緩衝器設置:如時鐘控制反 相(clockedinverter)電路之含有輸出高阻抗之3狀態 輸出機能,而當在記憶墊塊發生直流不良時,使如上述之 輸入緩衝器之輸出成爲高阻抗狀態,將此種記億墊塊在電 氣上加以分離,以防止在此有定常性之直流電流流入之故 。由於此種理由,以Y解碼器爲代表之內部電路之工作電 壓Vcc ,將經由開關SW3被供給。並且,記憶器陣列 之板壓V P L亦經由同樣之開關SW1被供給。被供給至 感測放大器所含半預充電電路之半預充電電壓H VC,亦 同樣經由開關S W 2被供給。 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 熔絲F u s e乃在記憶器陣列等發生直流性缺陷時被 切斷並記憶缺陷資訊。此種切斷資訊,在一方面乃被傳至 開關控制電路,而使如上述之各開關SW1 ,SW2及S W3成爲斷路狀態。並且,經過輸出緩衝器使圖1之輸出 控制電路Ο B C,及在輸出入緩衝器之與前述同樣具有3 狀態輸出機能之輸入緩衝器及輸出緩衝器,一起成爲賴 高阻抗狀態。 經過上述輸入緩衝器之位址信號XAD,將被供給至 本紙張尺度適用中國國家標準(CNS )八4規格(210X2S·7公釐) -12 - 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(1()) X解碼器而在此選擇記憶器陣列之1條字線。χ解碼器亦 含有字線驅動器。經過上述輸入緩衝器之位址信號γ A D ,將被供給至γ解碼器而在此形成記憶器陣列之4對之互 補數元線之Y選擇信號。γ選擇信號將被傳至:將感測放 大器中所含之記憶器陣列之互補數元線連接於輸出入線之 行開關(column switch),此種輸出入線將與上述輸出 入緩衝器相對應被連接。 在本實施例中,雖未圖示,但亦設有X系及Y系之冗 餘電路。上述X系之冗餘電路乃含有:記憶不良位址之記 憶電路,及位址比較電路。將被記憶之不良位址與输入之 X位址加以比較,若爲不一致,則直接選擇與輸入之位址 相對應之字線,若記憶之不良位址與輸入之X位址爲一致 ,則禁止正規電路之不良字線之選擇動作,同時輸出選擇 預備字線之選擇信號。同樣之電路亦被設在Y系電路,由 此來檢出對不良數元線之記億器接達,則使Y解碼器所作 不良數元線之選擇動作停止,代之以:選擇已被預備設置 之數元線之選擇信號將被形成。 在圖3乃表示有:上述記憶器陣列部之一實施例之要 部電路圖。在該圖中,乃有:4條之字線,2對之互捕數 元線及與此等相關之感測放大器及預充電電路等作爲代表 例示性地被表示。在該圖,乃有所謂之共用感測( shared sense)方式,以感測放大器爲中心,記憶器陣列 ARY — L及ARY — R被左右配置,其中左側之陣列 A R Y — L將如上述被表示,右側之陣列a R Y — R則由 本紙張尺度適用中國國家標準(CNS ) A4規格(210 X 297公董) ^^^1 ^^^1 nn —I! I n 1^1 ^^1· In I--SJ (請先閲讀背面之注意事項再填寫本頁) -13 - 3l<789 A7 _____B7 _ 五、發明説明(11) 黑盒(black box)被表示。而且,僅在構成與一對之互 補數元線B L L及/B L L相對應之各電路之 MO S F E T,方作爲代表被附加有電路記號。 動態型記憶格乃由:位址選擇用MOSFET Q m 及資訊記億用電容器C s所構成。位址選擇用 MOSFET Qm之閘極乃被連接在字線WLi,此 MOSFET Qm之汲極則被連接在數元線/BLL, 源極亦有資訊記憶用電容器C s被連接。資訊記憶用電容 器C s之另一方之電極則被共同化而有板壓V p L被供給 〇 經濟部中央標準局員工消費合作社印製 I I I I I _ (請先閲讀背面之注意事項再填寫本頁) 上述數元線B L L及/B L L,乃如該圖所示被平行 配置,並爲取得數元線之容量平衡等,按必要將被適宜交 叉。此種互補數元線B L L及/B L L,將由開關 MOSFET Q1及Q2,被連接在感測放大器之输出 入節點(node )。感測放大器乃由:閘極與汲極被交叉連 接而形成閂鎖形態之N溝通型MOSFET Q 5 * Q 6 及P溝通型MOSFET Q7,Q8所構成。N溝通型 MOSFET Q5及Q6之源極則被連接在共同源極線 CSN。P溝通型MOSFET Q7及Q8之源極,亦 被連接在共同源極線c S P。如在共同源極線c S P有例 示性之表示,乃設有P溝通型MO S F E T之電源開關 MOSFET Q14,當定時信號pSAP被成爲低電 平則MOSFET Q1 4將成爲ON狀態,而進行感測 放大器之動作所需之電壓供給。在與N溝通型 本紙張尺度適用中國國家標準(CNS ) A4规格(210X297公釐) ' -14 - 31 A7 B7 五、發明説明(I2) MOSFET Q5及Q6相對應之共同源極線CSN, 亦設有未圖示之N溝通型MO S F E T,並在線之動作定 時供給電路之接地電位。 使此等感測放大器活性化之電源開關MO S F E T, 爲進行穩定之感測(sense )動作,乃在感測放大器開始 放大動作之時點,使僅能供給較小電流之電源開關 MO S F E T成爲ON狀態,而因感測放大器之放大動作 使數元線B L L與/B L L之電位差達到某種程度增大之 時點,則流放較大電流之電源開關MO S F E T成爲ON 狀態等,將放大動作按階段性來進行》 上述電源開關MOSFET Q12等,乃除如上述 之感測放大器之活性化,非活性化之外,在如後述,與發 生直流性不良之記憶墊塊相對應者中,爲防止直流電流之 流動,亦可如前述以溶絲之溶斷,由被記憶之缺陷資訊 MF來定常性地爲使其成爲〇 F F狀態來使用。亦即,亦 可被利用爲兼具有:作爲圖2之電源開關之機能。
在上述感測放大器之輸出入節點,乃設有由:使互補 數元線短路之MOSFET Q1 1,及向互補數元線供 給半預充電電壓HVC之開關MOSFET Q9及 Q11所構成之預充電電路。此等MOSFET Q9〜 Ql1之閘極,亦共同有預充電信號PC被供給》此預充 電信號P C,乃由上述缺陷資訊MF被固定在低電平,亦 可利用爲使上述MOSFET Q9〜Q11等成爲 0 F F狀態之用途。與此同時,供給半預充電電壓Hv C 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ---------1 裝-- (請先閱讀背面之注意事項再填寫本頁) -s 經濟部中央標準局員工消費合作社印製 15 - 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(l3 ) 本身之開關SW2亦同樣被成爲0 F F狀態。如此,連半 預充電電壓HV C本身亦斷路,乃因爲在發生例如:供給 此種半預預充電電壓HVC之信號路徑,與電路之接地電 位或電源電壓等發生短路等之直流不良之情形,亦需加以 因應之故。 MOSFET Q12及Q13,乃構成:由行選擇 信號Y S被進行開關控制之行開關。在本實施例,亦形成 :由1個行選擇信號YS可選擇4對之數元線之構成。因 此,上述行選擇信號Y S將共同被供給至:與該圖所例示 之2對之數元線及未圖示之其餘之2對數元線相對應之4 個感測放大器之輸出入節點所設之構成行開關之 MOSFET之閘極;而經由此種開關MOSFET,4 對之數元線與4對之輸出入線I /0亦各被連接。 在圖4乃表示有:說明本發明之動態型RAM之概略 動作所用之定時圖。(A)乃表示讀出動作(READ) 之例子;將與列址閃控信號(row address strobe signal) / RAS之低電平同步取入列(ROW系)位址 信號ADD,將其解讀後進行字線WL之選擇動作。在字 線之選擇動作之前,預充電信號P C將被成爲低電平,使 數元線B L與/B L以浮動狀態來保持半預充電電壓。然 後,進行字線之選擇動作,並在互補數元線B L與/B L 之中,例如選擇被連接於數元線/B L之記憶格;若被此 種記億格所保持之記憶資訊爲0V,則因與數元線/B L 之充電共用(charge share),數元線/ B L之電位將降 本紙張尺度適用中國國家標準(CNS ) A4規格(2I0X297公釐) m. n I In Ha ^^1 —I— ^ n a^i an 11 ^^1 -15-s (請先閲讀背面之注意事項再填寫本頁) -16- 經濟部中央標準局員工消費合作社印製 A7 __B7_ 五、發明説明(Η) 低AV之部分。與此相對,未連接記億格之數元線B L, 則將維持半預充電電壓。 因感測放大器之活性化信號(共同源極線)CSN之 低電平,感測放大器之Ν溝通側之放大MO S F Ε Τ Q 5,Q 6將開始放大動作,將低電平側之數元線/B L 抽出至低電平,然後,由被延遲成爲高電平之活性化信號 (activation signal)(共同源極線)C S Ρ,使 Ρ 溝 通側MOSFET Q7,Q8開始放大動作,將高電平 側之數元線B L抬高至如電源電壓V C C之高電平》 在如前述之共用感測放大器,在感測放大器之放大動 作開始前,未選擇字線之記憶器陣列側之Μ 0 S F Ε T Ql ,Q2或Q3 ,Q4,將由選擇信號SHRL或 S HRR之低電平使其成爲0 F F狀態。上述感測放大器 之放大信號則被寫入選擇狀態之記億格。亦即,數元線/ B L之電路之接地電位0V將在記憶格之資訊記憶用電容 器被再寫入(再新)。此後,雖未圖示,將進行Υ系之選 擇動作,被選擇之線之放大信號乃被輸出。
(Β )則表示寫入動作(WRITE)之例子;與上 述同樣,與列址閃控信號/ R A S之低電平同步,取入列 (r ow系)位址信號,將其加以解讀後進行字線WL之 選擇動作。在該圖中,雖被省略,但與前述同樣,在字線 之選擇動作之前,預充電信號P C將被成爲低電平,數元 線B L與/B L將以浮動狀態來保持半預充電電壓。然後 ,將進行字線之選擇動作,而在互補數元線B L/與B L 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ^^1 ^^1 I I ·11 I— i ^ ^^1 In ί I nn (請先閲讀背面之注意事項再填寫本頁) -17 - 經濟部中央標準局員工消費合作社印製 A7 _B7_ 五、發明説明(15 ) 之中之任何一方之數元線將獲得之讀出信號,此亦將 由感測放大器被放大。然後,被選擇之記憶格將有原來之 記億資訊被寫入,而進行再新動作》 在寫入動作時,寫入使能信號/WE將被成爲低電平 。與此相對應,输入緩衝器將成爲有效,寫入信號將被供 給至輸出入線I / 〇。與行址閃控信號/R A S之低電平 同步取入行(column系)位址信號ADD,將其解讀後乃 形成互補數元線之選擇信號Y S。由此,行開關 MOSFET Q12,Q13等將成爲ON狀態,記憶 器陣列之被選擇之互補數元線BL,/BL,與輸出入線 I /0將被連接,其寫入信號將被傳至如上述之被選擇之 互補數元線B L與/B L,故記憶格之記憶電容器C s之 保持電平,將被變化爲與寫入信號相對應之例如高電平。 在圖5及圖6乃表示有:本發明被適用之動態型RA Μ之一實施例之記憶器陣列之佈置圖。本實施例之動態型 RAM,雖未有特別之限制,但形成具有約6 4Μ數元( 64Mb i t )之記憶容量。在圖5及圖6,乃表示有: 形成橫長狀之切片(chip)左右各一半部分(L,R)之 佈置圖;被設在上述橫長狀之切片中央部分之Y補救電路 (Y relief circuit),在兩圖中乃被重複表示。此Y補 救電路,如上述,乃爲進行以互補數元線爲單位之缺陷補 救者。 以兩個記憶器陣列爲中心將被設置感測放大器及輸出 入線(S A& I / 〇 )。位址配置(address allocate 本紙張尺度適用中國國家榡準(CNS ) A4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) 裝. 訂 -18 - A7 B7__ 五、發明説明(16) ),若以1數元單位之接達爲例來說明’則上側ϋ與下側 L將被指派(assign) X位址之最大位數元/ X 1 2及 X 1 2。如上述,以Y解碼器YD E C爲中心被分成各8 個之兩群之記憶器陣列,則將被指派位址信號/χ 1 1及 XI 1。在該圖爲有由XI 1所指定之下半部被省略。上 述被分成兩群之8個記憶器陣列’將被分成各4個’而被 指派/X 1 〇及X 1 〇 °在該圖’乃有:被指派於下側L 之4個記憶器陣列之位址X 1 〇分爲大小被例示。然後’ 雖在該圖被省略,但在以感測放大器爲中心被分成各兩個 之記憶器陣列,卻被指派/X 9及X 9 ’以感測放大器爲 中心被分之記憶器陣列,則被指派/X 8及X 8。 被設在切片之縱方向(上下)之列解碼器XDEC及 陣列控制電路ARYCTRL及墊塊外輸出入線I/O, 乃由:字驅動器WD,X解碼器及墊塊控制電路 ΜΑ T C TR L及墊塊輸出入線所構成。在切片之較長方 向之中央部亦設有:位址側及I/O側之輸入緩衝器或輸 出緩衝器等之輸出入介面電路。 經濟部中央標準局貝工消費合作社印製 I I I I j I I I I I I 訂 (請先閲讀背面之注意事項再填寫本頁) 附於記億墊塊之箭頭,乃表示位址之方向者》亦即, 再新之順序,在該圖中乃爲從上向下方向順次進行》若按 該圖箭頭之方向順次進行再新,則將成爲8 1 9 2週期( cycle),而記憶器接達若被限制,亦例如將由位址 XI 2,1 1及1 0被指定之記憶墊塊同時加以選擇,使 8記憶墊塊同時被再新,即可以1 〇 2 4週期來使所有之 再新終了。行方向之位址配置,將可夾持Y補救電路使左 本紙張尺度適财關家一準(CNS ) A4規格(21GX297公釐) " -19 - 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(17) 側及右側被指派Y位址之最上位數元/Y 12及Y 1 2。 如上述以X解碼器XD E C等爲中心被分成左右之記億器 陣列,則將被指派位址信號/Y1 1及Y1 1。然後,在 1個記億器陣列內,亦將被指派/XI 〇及XI 〇。 在本實施例中,將全體分爲8方塊,將此作爲記憶墊 塊,以此種記億墊塊之單位,最終使其進行記憶器接達。 例如,由X12,X11及Y12分爲8方塊時,乃在圖 5及圖中,以Y解碼器YD E C向縱方向被分成各4個之 記憶器陣列,將被作爲1個記憶墊塊。此外,如上述,在 記憶器陣列內同時選擇4對之數元線,將此直接加以輸出 等構成之情形,由於X位址與Y位址將各減少1數元,故 上述之位址配置將成爲:XI 2成爲XI 1,而XI 1則 成爲XI 0,Y1 2亦成爲Y1 1 ,在一個記憶墊塊使其 以4數元爲單位來接達即可。 惟若由於如此構成,與1條字線相對應之互補數元線 之數將增大,而連接於字線之記憶格之數亦增大,使字驅 動器之負荷加重等對記億器接達將發生不良影響,則適宜 在字線方向,將記憶器陣列加以分割來構成即可。如此, 記憶器陣列之佈置即可採取種種之實施形態。 如上述,由X位址信號及Y位址信號來指定1個記憶 墊塊時,將被決定:等待Y位址之輸入而最終被選擇之記 憶墊塊。爲此,由最終之墊塊選擇信號僅使1個記憶墊塊 動作,則記憶器接達將趨於緩慢。爲此,在如上述之8個 記憶墊塊之中,在由X位址被指定之2個記憶墊塊,如上 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ^ I I 11 11 IX ^ (請先閲讀背面之注意事項再填寫本頁) -20 - 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(l8) 述之列系之位址選擇動作將同時被進行。然後,對於由Y 位址之輸入被指定之1個記憶墊塊之輸出入緩衝器,將成 爲有效,而最終之1個記憶墊塊之動作將被進行。因此, 在另一方之記憶墊塊,因僅有列系之選擇動作被進行,故 等於所謂之再新動作將被進行。 讓記憶墊塊僅以X位址來指定,在包括列系之位址選 擇電路或輸入位址信號等之輸入緩衝器中,僅使1個記憶 墊塊成爲動作狀態,亦可。如此構成時,指定被供給記憶 墊塊內之字線之X位址,與Y位址雖將成爲不平衡,但對 1個Y位址指派複數對之數元線,以複數數元(b i t ) 爲單位來進行記憶器接達等之安排,將可使記憶器陣列內 之數元線與字線之關係成爲最適合狀態。 圖7乃表示有:本發明之半導體記憶裝置之一實施例 之概略方塊圖。該圖之各電路方塊乃爲說明:圖1之記憶 墊塊與多工器MP X以及輸出入電路I 〇 B之關係所用者 。該圖之输出選擇斷路電路,乃由前述墊塊解碼器 MATDEC,及輸出控制電路OBC所構成。 此輸出選擇斷路電路乃接受來自缺陷記憶墊塊之缺陷 資訊MFO_ 7,及來自墊塊解碼器MATDEC之墊塊 選擇信號及來自控制電路之輸出控制信號等,對資料輸出 入緩衝器I ◦ B之通常之動作控制,及來自缺陷記憶墊塊 之輸出動作’具有使輸出緩衝器成爲輸出高阻抗狀態之機 能。亦即,在通常動作時,資料輸出入緩衝器,於寫入動 作時輸入緩衝器將被成爲動作狀態,輸出緩衝器則被成爲 本紙張纽適财關家辟(CNS ) A4規格(210X297公釐) ~ I, I 裝------訂------1 (請先閱讀背面之注意事項再填寫本頁) ^ί27δ9 Α7 ___Β7_ 五、發明説明(i9) 輸出高阻抗狀態。在讀出動作時,輸入緩衝器將被成爲输 出高阻抗狀態,輸出緩衝器則被成爲動作狀態。記憶器未 被接達時,輸入緩衝器及輸出緩衝器將均被成爲輸出高阻 抗狀態。除此種動作控制之外,在如上述之讀出動作時, 從缺陷記憶墊塊之讀出被指示時,輸出緩衝器將被成爲輸 出高阻抗狀態。 墊塊選擇信號將形成:與各記憶墊塊之輸出入電路I / 〇。-3相對應被設置之多工器之選擇信號。如前述實施 例,在記憶墊塊之資料輸出入電路設置輸出入緩衝器,並 設有:由缺陷資訊強制地使其成爲輸出高阻抗狀態之機能 時,將可省略此種多工器。相反地,於設置此種多工器時 ,則可在記憶墊塊側省略設置如上述之輸出入緩衝器。亦 即,以多工器來製作如上述同樣之輸出高阻抗狀態,亦可 。如此作法時,被输入多工器之控制信號,乃成爲:記億 墊塊之缺陷資訊MF及墊塊選擇信號將取得邏輯積( logical product)之控制信號。 經濟部中央標準局員工消費合作社印製 ^^1' ^^^1 ^^^1 n ( n^i -- In In ml ^^^1 ^^^1 一"' (請先閱讀背面之注意事項再填寫本頁) 在圖8,乃表示有:上述輸出控制電路〇 B C及資料 輸出入緩衝器I0B所含之輸出緩衝器之一實施例之電路 圖。輸出控制電路,其作爲代表被例示之墊塊選擇信號 MS。,MS7,及從與其相對應之未圖示之記憶墊塊 MATO,MT7所供給之缺陷資訊MFO,MF7等, 將被供給至及(AND)閘電路Gl,G2。未圖示之其 他墊塊選擇信號及與其相對應之缺陷資訊,亦將被供給至 同樣之閘電路。此種及閘電路Gl ,G2及未圖示之其他 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -22 - A7 A7 經濟部中央標準局員工消費合作社印製 B7 五、發明説明(20) 同樣之閘電路之輸出信號,將被供給至或(〇 R )閘電路 G 3而形成罩(mask)信號MS K。在該圖中,爲防止電 路圖趨於複雜,例示之MO S F E T之電路記號雖與前述 圖3者重複,但各個仍爲實現個別之電路機能者》 寫入使能信號WE,及輸出使能信號/0E,將被供 給至及閘電路G 4,而在此將形成輸出控制信號0 C »亦 即,由信號WE之高電平被指示讀出動作時,於信號/ 0 E之高電平時乃使輸出緩衝器成爲非動作狀態,與此種 信號/0 E之低電平同步則使控制電路0 C成爲低電平, 以使輸出緩衝器活性化。 惟對缺陷記憶墊塊進行記憶器接達時,缺陷信號 MF i及墊塊選擇信號MS i將一起成爲高電平,罩信號 MS K亦被成爲高電平。因此,如上述,信號WE被成爲 高電平,而信號/0E被成爲低電平時,由罩信號MSK 之高電平,在輸出緩衝器,經過或閘電路G 6,於P溝通 型輸出MO S F E T Q 1之閘極將有高電平,經過及閘 電路G7,於N溝通型輸出MOSFET Q2之閘極則 將有低電平,各被供給;故此種輸出緩衝器之輸出端子 D。將被成爲輸出高阻抗狀態。被設在其他3個之資料端 子Di~D 3之輸出緩衝器亦相同》 在圖9,乃表示有:本發明之其他半導體記億裝置之 一實施例之概略方塊圖。在該圖,亦表示有:半導體記億 裝置之概略之全體方塊及其所形成之1個記憶墊塊之放大 方塊等。惟本發明之其他半導體記憶裝置,乃爲主要使用 紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) — ' -23 - n· In Βϋ ί n —^1 ί ^ Ml/ HI ϋ· ml ^^1 ^^1 ^—4 ' 03. 、νδ (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 _____B7 五、發明説明(21) 於前述圖1之半導體記憶裝置之缺陷補救記憶器者,爲此 主要表示有與圖1之半導體記憶裝置不同之部分。因此, 作爲半導體記憶裝置所必需之位址信號或控制信號之輸入 緩衝器,或控制電路及基板電壓發生電路等均被省略。該 圖之各電路方塊,乃與前述圖1同樣,由周知之半導體積 體電路製造技術,形成於如單晶矽之1個半導體基板上。 本實施例之記憶墊塊,乃由與前述圖1略爲相同構成 之記憶器陣列,X解碼器,感測放大器及Y解碼器等所構 成。然後,在本實施例,因爲使用於補救之用爲前提,故 與記憶墊塊發生時相對應,將溶絲(fuse )或開關電路加 以省略。 雖未有特別之限制,但在本實施例,記憶墊塊之數目 全體共有4個,各個記憶墊塊之輸出入線,乃直接延伸被 供給至資料輸出入電路I 0B。〜I 0Β3»與各記憶墊塊 相對應之資料輸出入電路I 0Β。〜I 0Β3則各被連接在 獨立之資料端子D。〜Di5。亦即,與1個記億墊塊相對 應之資料輸出入電路,乃各有4個之資料相對應,故由4 組所成之資料輸出入電路I 0B。〜I 〇B3,則等於設有 1 6個之資料端子D。〜Di5。 爲了主要進行以記憶墊塊爲單位之缺陷補救,乃設有 記憶被認爲缺陷之記憶墊塊之位址所用之E P ROM »本 實施例之E P R Ο Μ並非指:改寫可能(eras sable & programmable)之意思’而是指:使用與周知之 E P R 0M同樣在電氣上書寫爲可能之記憶格之意。亦即 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) 裝· 訂 -24 -
A7 B7 五、發明説明(22) ,使E P ROM之紫外線消去機能成爲不能,而作爲一次 爲限之書寫可能之ROM來使用。e PROM控制電路乃 爲進行對上述E P R 0M之寫入動作及讀出動作之控制電 路。 例如’如上述從4個記憶墊塊所構成時,與1條字線 相對應對各記憶墊塊將被指派:與前述圖1之半導體記憶 裝置之記憶墊塊ΜΑ T 〇〜ΜΑ T 7相對應之各3數元之 位址,及表示此種數元爲有效抑或無效之旗標數元等之4 數元,而在4個之記憶墊塊則將有合計1 6個之記憶格被 連接。例如,將4個記憶墊塊全部使用於缺陷補救時,將 有各被指派之位址及表示此種位址爲有效之旗標數元,以 0與1之組合被寫入》 當被進行記憶器接達,則上述字線將被選擇並讀出與 4個份之記憶墊塊相對應之位址信號及旗標數元(flag bit),並被供給至位址比較電路。在位址比較電路,將 有與記憶墊塊相對應之4個比較電路所成,而各個均被輸 入之位址信號與上述E P R OM被讀出之位址資訊,將被 進行比較。此時,上述旗標數元被成爲無效時,其位址比 較輸出將被成爲無效。亦即,由於未被使用於缺陷補救, 將可防止:被成爲0 0 0等之記憶墊塊在0 0 0之記憶墊 塊之指定被選擇。 此外,指定記憶墊塊之位址由X位址及Y位址所成時 ,先行被輸入之X位址將先被比較,若在此時點一致,則 將進行與其相對應之記憶墊塊之列系之選擇動作》然後, 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) j 裝------訂------^ (請先閱讀背面之注意事項再填寫本頁) 經濟部中央樣準局員工消費合作社印製 -25 - A7 _____B7__ 五、發明説明(23) 由γ位址之輸入,若被判明爲不一致之位址,則此記億墊 塊最終將未被選擇,而僅成爲在記憶墊塊內進行再新動作 〇 由位址比較電路,在記憶墊塊爲單位被形成之比較一 致信號,將被供給至輸出選擇電路。亦即,當與缺陷之記 憶墊塊相對應之記憶器接達被進行,則替代此種缺陷記憶 墊塊,本實施例之半導體記憶裝置之1個記憶墊塊將如上 述已被接達,資料輸出入電路之任何1個動作將成爲有效 ,而將進行寫入或讀出動作》 經濟部中央標準局員工消費合作社印製 ^^^1 ^^^1 (n m In ml ^ m In 1^1 \J J 穿 、言 (請先閱讀背面之注意事項再填寫本頁) 在圖1 0乃表示有:上述位址比較電路與輸出選擇電 路及輸出驅動器之一實施例之電路圖。位址比較電路,乃 如1個電路C AM 3作爲代表被例示,互補之位址信號 A 1 2 及 /A1 2 將通過:由 EPROM 格(EPROM cell)之§3憶資訊及其反轉信號(inversion signal)被 開關控制之傳送閘MOSFET Q1〜Q4取入。例如 ’被記憶於E PR〇M格之記憶資訊爲〇之低電平時,與 位址信號A 1 2相對應之P溝通型MOSFET Q1及 N溝通型MOSFET Q2,將被成爲ON狀態。此時 ’位址信號A 1 2若爲低電平,則一致信號將作爲低電平 被輸出。若位址信號A 1 2爲高電平,則不一致信號將作 爲高電平被輸出。相反地,被記憶在E PROM格之記憶 資訊爲1之高電平時,與位址信號/A 1 2相對應之P溝 通型MOSFET Q3及N溝通型MOSFET Q 4 將被成爲ON狀態。此時,位址信號/A 1 2若爲低電平 本k張尺度適用中關家標準(CNS )八4肋· ( 21GX297公釐) ' - -26 -
第拟//37<r號專利申請案^ 中文説明書修土頁 民國朽年/月修正 Α7 五、 發明説明 ( 24) » 則 一 致 信 號 將 作 爲 低 電 平 被 輸 出 〇 若 位 址 信 號 A 1 2 爲 高 電 平 1 則 不 — Μ 信 疏 將 作 爲 高 電 平 被输 出 〇 其 他 之 位 址 信 號 A 1 0 » / A 1 0 及 A 1 1 > / A 1 1 和 與 其 相 對 應 之 E P R 0 Μ 格 之 記 億 資 訊 之 間 之 比 較 動 作 亦 與 上 述 相 同 〇 對 於 如 上 述 之 3 數 元 之 位 址 信 號 A 1 0 A 1 2 9 全 數 元 爲 一 致 時 » 反 或 閘 電 路 G 1 將 形 成 低 電 平 之 比 較 一 致 信 號 Μ Η 1 將 使 與 其 相 對應 之 输 出 驅 動 器 之 動 作 成 爲 有 效 〇 亦 即 9 與 输 τίΛι 出 控 制 信 號 W E • / 0 E 之 低 電 平 相 對 a±e 應 > 输 出 動 器 乃 將 输 出 入 線 I / 0 - 之 信 號 傳 至 输 出 端 子 D j 〇 若 即 使 有 1 數 元 爲 不 -- 致 信 號 > 則 反 或 閘 電 路 G 1 將 形 成 高 電 平 之 输 出 信 號 t 故 構 成 输 出 控 制 罨 路 之 或 閘 電 路 G 2 之 输 出 將 不 管 控 制 信 號 W E • / 0 E 之 低 電 平 而 維 持 高 電 平 輸 出 驅 動 器 將 維 持 输 出 高 阻 抗 狀 態 0 此 外 在 該 圚 中 爲 防 電 路 圖 趨 於 複 雜 被 附 在 例 示 性 之 閘 電 路 之 電 路 記 號 雖 與 前 述 圖 8 者 重 複 但 各個 仍 將 實 現 個 別 之 電 路機能 〇 在 圖 1 1 乃 表 示 有 本 發 明 之 其 他 半 導 體 記 憶 裝 置 之 — 實 施 例 之 概 略 方 塊 圖 〇 該 圖 之 各 電 路 方 塊 乃 爲 主 要 在 說 明 圖 9 之 記 憶 墊 塊 與 輸 出 入 電 路 I 0 Β 之 關 係 者 〇 該 圖 之 输 出 選 擇 電 路 乃 由 : 上 述 圖 1 0 表 示 有 具 體 電 路 之 Ε P R 0 Μ 及 位 址 比 較 電 路 以 及 输 出 選 擇 電 路 等 所 構 成 〇 上 述 位 址 比 較 電 路 乃 將 被 記 億 於 Ε Ρ R 0 Μ 之 缺 陷 位 址 資 訊 I 和 與 其 相 對 愿 之 墊 塊 位 址 > 以 位 址 比 較 電 路 來 加 以 比 較 » 來 形 成 作 爲 預 備 被 設 置 之 記 億 墊 塊 之 墊 塊 選 擇 信 本紙張尺度適用中國國家橾準(CNS ) Α4規格(210Χ297公釐) -27 - 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(25 ) 號。此位址比較電路之輸出信號亦被傳至輸出選擇電路, 而在輸出選擇電路則形成:與應被置換在上述缺陷之記憶 墊塊之記憶墊塊相對應之輸出入電路之動作成爲有效之選 擇信號。在該圖中,雖被省略,但仍將通過被傳至各記憶 墊塊之位址信號及輸入緩衝器來被取入。 上述之墊塊選擇信號,在4個記憶墊塊之中,最終乃 爲了選擇1個之記憶墊塊而被使用。如前述,以位址多工 方式使X位址信號及Y位址信號被輸入,在由此種X位址 及Y位址來指派記憶墊塊之位址者,若僅以X位址成爲一 致,則在與其相對應之記憶墊塊,將進行列系之位址選擇 動作。若Y位址亦一致,則與其相對應,輸出入電路將被 選擇,而最終將有一個記憶墊塊替代缺陷記憶墊塊被選擇 。若Y位址爲不一致,則僅由上述列系之位址選擇動作, 在此種記憶墊塊將被實施再新動作。 在圖1 2A,1 2B乃表示有:本發明之記憶體模組 之一實施例之方塊圖。圖1 2A乃針對1 6數元爲單位之 記憶器接達被進行之記憶模組者。在圖1 2 A,乃以前述 圖1所示之4數元爲單位來進行記憶器接達之半導體記憶 裝置作爲本體記憶器,合計4個被並聯連接,以整體來進 行1 6數元爲單位之記憶器接達之情形。對上述4個之本 體記億器,如圖9所示,乃將其他之半導體記憶裝置作爲 補救用記憶器,將1個加以組合》 圖12B則針對16數元之資料及2數元之配類數元 P 0,P 1之合計1 8數元爲單位之記憶接達被進行之記 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)
In- ml m n^i ml ^u— nn ml nn 一aJ (請先閱讀背面之注意事項再填寫本頁) 28 經濟部中央標準局員工消費合作社印製 A7 ___B7 五、發明説明(26 ) 憶體模組者。爲此,將前述圖1所示之4數元爲單位來進 行記憶器接達之半導體記憶裝置作爲本體記憶器,合計5 個連接成並聯,則以整體1 8數元爲單位之記憶器接達將 被進行。與配類數元被記憶之本體記憶器之其餘2數元相 對應之一半記憶區域,乃不使用。對上述5個之本體記憶 器,如圖9所示,以其他半導體記憶裝置作爲補救用記憶 器,則將有一個被組合。惟與5個之本體記憶器相對應, 記憶墊塊將使用全部有5個被搭載者,但I / ◦數元爲一 部分良品(例如4數元中有2數元爲良品),或搭載一 ^ 世氏〃 (generation)前之 DRAM (X 1 bit type)兩 個,亦可。 雖未特別之限制,本體記億器亦選擇各具有1個之缺 陷記憶墊塊者,並被搭載於構成記憶體模組之印刷基板等 之安裝基板。與各本體記憶器之各1個之缺陷記憶墊塊相 對塵,溶絲將被切斷,而向此種缺陷記憶墊塊之實質性接 達亦將被禁止,同時由如上述之電源電路之斷路及輸入緩 衝器等之輸出高阻抗,亦將阻止在此種缺陷部分經常有直 流電流流入。在補救用記億體,則在E P ROM將各有其 缺陷位址被記億。 本體記憶器之資料端子,在如上述之安裝基板,將各 與其補救記憶器相對應之記憶墊塊之資料端子並聯被連接 。由此,當在本體記憶器有對缺陷記憶墊塊之接達,則在 設於補救記憶器之記億墊塊將被進行接達,而由在安裝基 板上被共同化之資料端子來進行資料之輸出入。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ^^1- ^^^1 In nn HI .n ^ HI m· In (請先閲讀背面之注意事項再填寫本頁) -29 - A7 3^S78〇 ________ B7 五、發明説明(27) m n I 1^1 HI HI ^ ml n in In I (請先閲讀背面之注意事項再填寫本頁) 如本實施例,將本體記憶器之記憶方塊爲單位之補救 ,置換於被設在其他補救用記憶器之記憶墊塊爲構成者, 由於在本體記憶器未形成有:由大電路規模所成補救用之 記億墊塊,故其佔有面積趨小,可以由1個半導體晶片( wafer)來形成之記憶切片(memory chip)之數目將能加 以增大。以字線或數元線爲單位發生缺陷者,則可以內藏 之冗餘電路來將其加以補救作爲良品來製品化。 缺陷字線或缺陷數元線之數目較預備之字線或數元線 之數目爲多時,或因直流不良以內藏之冗餘電路無法補救 者,不需如以往加以廢棄,將以記憶墊塊爲單位被作爲缺 陷來進行上述溶絲之切斷》然後,作爲記憶模組來使用時 ,若作爲另外被準備之捕救記憶來加以組合,則由此將可 實質上使其製品化。由此等,將可大幅提高作爲全體之製 品良率。 經濟部中央標準局員工消費合作社印製 在圖1 3,乃表示有:本發明之記憶體模組之其他一 實施例之方塊圖。在本實施例,乃針對3 2數元爲單位之 記憶器接達被進行之記憶體模組。爲此,乃將前述圖1所 示之4數元爲單位來進行記憶器接達之半導體記憶裝置作 爲本體記憶器,將合計8個加以並聯連接,以整體3 2數 元爲單位來進行記憶器接達爲構成。對上述8個之本體記 憶器,如圖9所示,乃將其他之半導體記憶裝置作爲補救 用記憶器加以組合兩個。在本體記億器之缺陷記憶墊塊之 補救,由於與圖1 2A及1 2 B之實施例相同,故將省略 其說明。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -30 - 3127
So A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明(28 ) 被搭載於記憶體模組之本體記憶器,亦不必一定爲具 有1個缺陷記憶墊塊者。亦即,在被設在補救記憶器之記 憶墊塊數目之範圍內,於本體記憶器存在有缺陷記憶器即 可。例如,在圖1 2 A中,即使1個本體記憶器存在有兩 個缺陷記憶墊塊,亦可加以補救。在此時,與補救記憶器 之兩個記億墊塊相對應之輸出入端子,將在同樣之本體記 憶器之輸出入端子DQ〜D3被並聯連接。此時,在其餘之 3個本體記憶器之中至少有1個本體記憶器,將使用不存 在缺陷記憶墊塊之良品切片(chip)。 在本體記憶器中,被指派在同樣位址之記憶墊塊,被 認爲缺陷亦可。在此情形下,於此種位址指定時,實質上 乃本體記憶器之全部將被成爲非動作狀態,代之以:補救 用記憶器之全記憶墊塊將同時被選擇,並將進行資料D。 〜D15等之寫入及讀出。 惟如此作法,則在本實施例之記憶體模組,對特定之 位址,其從匯流排驅動器所觀察時之負荷將成爲較重,將 招致:記憶器接達將發生不均勻之結果。爲此,在本體記 憶器之缺陷記憶墊塊之位址,實宜於記憶體模組內被分散 爲佳。 在圖1 4,乃表示有:本發明之記憶體模組之其他一 實施例之方塊圖》此實施例,亦與圖12A同樣,乃爲針 對1 6數元爲單位之記億器接達被進行之記憶體模組。半 導體積體電路裝置之製造,乃利用照相印刷技術來進行量 產者’故如罩模圖案(mask pattern)受傷時在物理上之 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) I —II 訂 (請先閱讀背面之注意事項再填寫本頁) -31 - 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(29 ) 同樣位置,發生缺陷之可能性極高。在此情形下’等於是 製造出多數之需要同樣位址之缺陷記憶墊塊補救之本體記 億器。 在此實施例中,將使用如上述在物理上於同樣位址具 有缺陷記憶墊塊之本體記憶器。如上述,爲避免在特定位 址從匯流排驅動器觀察時之負荷成爲較重之不合理情形, 等效性地將進行位址之變更。亦即,將被輸入本體記憶器 之位址信號A 1 2及A 1 1 ,以兩個本體記憶器來進行相 反之輸入。由如此之位址之更換,即使在同樣之本體記憶 器,在物理上,於同樣位址之記憶墊塊發生缺陷,以與外 部所輸入之位址被施以相反之供給者之間之關係來說,在 邏輯上亦爲其他之記憶墊塊被選擇,作爲記憶體模組來看 時則相對地可被變更爲個別之位址。 在圖1 5,乃表示有:說明本發明之記憶體模組之裝 配(組立)方法所用之流程圖。在切片(chip)選別工程 ’乃由步驟(1 )來判定有無缺陷,認爲無缺陷者乃以完 全良品來出貨。在步驟(2 )則在被認爲有缺陷者之中, 若被判定爲以字線或數元線爲單位之片上(on chip)補 救爲可能之缺陷,則以片上補救良品被出貨。到此爲止, 乃與具有片上補救機能之動態型R AM之切片選別工程相 同。 在此實施例中,因設有記憶墊塊爲單位之分離機能, 故在步驟(3 )被判定爲墊塊補救爲可能之缺陷,則與被 認爲缺陷之記憶墊塊相對應之ROM溶絲將被溶解,由步 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) -·* -32 - 經濟部中央標準局員工消費合作社印製 3l^7〇9 V A7 ______B7_ 五、發明説明(30 ) 驟(4 )來判定由缺陷記憶墊塊之如前述之電氣上分離, 直流電流(泄漏電流)是否在容許值內後,將作爲系統上 補救可能之良品,被移送至下一模組裝配工程。 在模組之裝配工程,將針對上述補救可能之記憶墊塊 數Fm,來調查本體記憶器之缺陷記憶墊塊數Rm,若爲 F m < R m,則將本體記憶器與補救記憶器加以組合。此 時,擬組合之本體記憶器,爲了使缺陷記憶墊塊之位址不 致重疊,亦即爲了維持補救記憶器側之高速驅動能力,補 救記憶器之I / 0將選別僅有1組成爲活性化狀態者作爲 記憶體模組。此時,亦將採取:將本體記億器之位址如上 述加以更換使用之方法。在步驟(6 ),若同一位址空間 爲重疊時,乃由與良品切片之混合存在,將同一位址空間 之重疊加以零化,以作爲模組良品來處理。若良品混合存 在爲不可能,則變更切片之組合。 在圖1 6乃表示有:本發明之半導體記憶裝置之其他 實施例之方塊圖。在此實施例,乃利用如上述進行缺陷記 憶墊塊之電氣上切離之機能,來附加D C電流核對( check )機能爲構成。亦即,供給如前述之缺陷記憶墊塊 在電氣上加以分離所用之溶絲F u s e予以切斷同樣之電 氣信號,以記憶墊塊爲單位來切斷直流電流等之用途,亦 可加以利用。爲此,在記憶墊塊側乃設有供給D C電流核 對信號之信號線,此種信號線之信號乃爲由來自上述溶絲 F u s e之信號及邏輯信號,來形成上述缺陷信號MF, 以控制開關SW1 ,SW2及SW3者。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)一" -33 - I. 一裝------訂------f (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(31) 如上述之試驗機能,亦可在探測(probing)時將 D C電流核對信號由探針(pr〇be)來供給;如此作法乃 僅能利用於半導體晶片(wafer)上之試驗。因此,在此 實施例中亦設有D C電流核對信號生成電路。檢出超過容 許值之直流電流時,乃以位址信號及控制信號來設定試驗 •模態,以記憶墊塊爲單位來供給DC電流核對信號,並檢 出此時之半導體記憶器之直流電流。直流電流若維持超過 容許值之狀態,則可知在其記憶墊塊乃不存在直流性之缺 陷,由此亦可知上述直流電流之流入其他記憶墊塊乃另有 原因。 指定存在有直流缺陷之記憶墊塊時,在此種記憶墊塊 因有板極(plate)電壓VP L,半預充電電壓HVC及 電源電壓V C C等之斷路,或輸入緩衝器被成爲輸出高阻 抗狀態,故即使存在直流缺陷,亦將強制性地使直流電流 路徑被斷路,並使作爲半導體記憶器之直流電流成爲容許 值以下,因此,將可知道在上述記憶墊塊有直流缺陷之存 在。在此實施例,如上述將記憶墊塊分成8個時,進行8 次之上述試驗,即可簡單找出記憶墊塊爲單位之直流缺陷 。此外,由上述8次之上述試驗,直流電流亦未成爲容許 值以下時,將可知在輸出入電路等之間接控制電路存在有 直流不良之缺陷,此種缺陷亦將被判定爲不能補救。 在圖1 7乃表示有:本發明之記憶體模組之一實施例 之概略構成圖。在此實施例之記憶體模組,乃在印刷基板 等之安裝基板表面側搭載有本體記憶器及補救用記憶器。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) n'— nn nn i nn m L In im· m· HI I \ < (請先閱讀背面之注意事項再填寫本頁) -34 - 經濟部中央標準局貝工消費合作社印製 A7 B7 五、發明説明(32 ) 亦即,構成如前述圖1 2 (A)或圖1 4之記憶體模組之 情形,乃以補救用記億器爲中心搭載有左右各兩個之本體 記憶器。然後,補救用記憶器之I / ◦線群,亦以印刷配 線等被連接於各與本體記憶器之輸出入端子連接之端子群 。在該圖中,捕救用記憶器之4組之I/O端子群,乃各 以1條線來表示。如圖12 (A)及圖14之方塊圖所示 ,補救用記憶器之各個之I /0端子群,乃各與本體記憶 器之4條之輸出入端子相對應被連接在一起。 在圖1 8中乃表示有:本發明之記憶體模組之其他一 實施例之概略構成圖。此實施例之記憶體模組乃利用印刷 基板等之安裝基板之兩面。亦即,在(A)所示基板表面 側,乃搭載有4個之本體記憶器。然後,在(B)所示基 板背面側,則搭載有1個補救用記憶體。然後,與上述同 樣,補救用記憶器之I / ◦線群,亦由被設在背面側之印 刷配線,被連接在與本體記憶器之輸出入端子連接之端子 群》在此實施例中,由於可將由補救用記憶器被補救之記 憶體模組,及僅由良品所構成之記憶模組,搭載於同一大 小(size)之安裝基板;故可將包含補救用記億器之記億 體模組,及僅由良品所成之記憶體模組加以混合來構成1 個記憶裝置。 在上述安裝基板,乃於端子群之相反側設有:作爲 E P R 0M寫入用端子之高電壓外加用及控制信號用。由 此,於補救用記憶器存在有未使用之記憶墊塊時,乃在裝 配記憶體模組之後,在本體記憶器側於記憶墊塊發生直流 本紙張尺度適用中國國家標準(CNS ) Μ規格(210X297公釐) | (請先閲讀背面之注意事項再填寫本頁) -35 - 〇127{ A7 B7 經濟部中央標準局貝工消費合作社印製 五、發明説明(33) 不良,或在內藏之冗餘電路發生被認爲補救不能之字線或 數元線不良時,可將其以上述補救用記憶器來加以補救。 惟在記憶體模組,因與被設在補救用記憶器之記憶墊塊相 對應之輸出入端子,乃由本體記憶器之輸出入端子及印刷 配線所連接,故乃被限於在上述連接關係之本體記憶器中 發生不良之情形。 圖1 9乃表示有:適用本發明之DRAM (動態型 RAM)之電腦系統之記憶儲存部之記憶板(memory board)之要部概略圖。此記憶板乃爲由:複數之本發明 之記憶體模組所構成之記憶板。在上述記憶體模組上,乃 搭載有:以封裝(package)被封止之複數之本發明之本 體記憶器及補救用記憶器;此種本體記憶器及補救用記憶 器乃由上述記憶體模組上之配線所連接。並由上 述記憶 體模組上之連接器來連接電腦系統內之位址匯流排或資料 匯流排與本體記憶器及補救用記憶器。此乃以:在上述電 腦系統內之記憶儲存器之記憶部之記憶板用儲存槽(slot )上,***上述連接器來進行。如此,將由能搭載於記憶 板上,亦即記憶體模組上之本體記憶器之數目,來決定電 腦系統等記憶裝置之資訊積蓄容量;等爲構成。 比實施例之本體記憶器,若其存在有缺陷記憶墊塊時 ,將不限定於與補救用記憶器組合來使用。亦即,在理論 上,僅將不良之記憶墊塊之部分在電氣上加以切離之狀態 下,亦可將其他之記憶墊塊有效加以使用。惟如此作法, 將成爲被指派於半導體記憶器之位址之中’在特定之位址 (請先閲讀背面之注意事項再填寫本頁) 裝. -s —f 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -36 - 經濟部中央標準局員工消費合作社印製 A 7 B7 五、發明説明(34) 中將不存在記憶區域(memory area)者,使用上將較爲 不方便。 因此,將包括上述缺陷記憶墊塊之一半之記憶區域, 如當作無效來使用等,作爲半成品(par t i a 1成品)來利 用,較爲便利。亦即,發生直流不良時,或被成爲不良之 字線或數元線之數較預備之字線或數元線之數爲多時,僅 將與其相對應之記憶墊塊對應之溶絲加以切斷,而在使用 時將具有連續之位址之一半之記憶區域加以使用即可。 此實施例之補救用記憶器,亦不限定於與本體記憶器 組合來使用。亦即,可將補救用記憶器當作獨立之半導體 記憶器來使用。此實施例之半導體記憶器,因搭載有 E P R 0M,故可在系統上指派(assign)任意之位址。 亦即,對被指派在記憶墊塊之記憶器陣列之位址,組合指 定記憶墊塊之位址,由此即可指派任意之位址。在如電子 筆記本等之小型微電腦系統,乃在較小之位址空間,指派 ROM等之其他記億器或輸出入機器,故其時僅向被設在 半導體記憶器本身之E P R 0M之寫入,即可指派使用不 致與上述R 0M重複之任意之位址。 如此,本案之發明之本體記憶器及補救用記憶器,除 爲了將其等加以組合以構成記憶體模組來靈活運用等,實 質上將製品良率加以提高之外,如上述亦可當作半成品來 利用,或作爲位址指派可能之記憶器來利用等,可使其成 爲具有多樣性者。並且,補救用記憶器亦不需要特別之製 品開發》亦即,僅將本體記憶器之記憶墊塊部分及輸出入 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) ---------ί 裝-- (請先閱讀背面之注意事項再填寫本頁) 訂 -37 - 312789 a? B7 五、發明説明(35) 介面直接加以移植即可形成,其餘之E P R OM等之記憶 電路及位址比較電路等則重新加以設計即可,因電路規模 較小將不致成爲大負擔。 從上述實施例可獲得之作用效果如下。亦即,可獲得 (1 ) 將內部位址信號或預解碼信號及控制信號通 過第1輸入緩衝電路來供給,使此種位址信號或預解碼信 號由位址選擇電路來解讀,再從於複數之字線與複數之數 元線之交點有記憶格被矩陣配置所成之記憶器陣列,以1 乃至複數之單位來進行記憶格之選擇動作,並設置:接受 向上述記憶格之寫入信號之第2输入緩衝器及輸出來自記 憶格之讀出信號之輸出緩衝器及寫入缺陷資訊之記憶機構 ,以形成:由被記憶於此種記億機構之缺陷信號來進行對 感測放大器及記憶格之實質上之電源斷路所成之具有複數 之記憶墊塊之電路構成;由此在記憶墊塊內發生直流性不 良時,可將此種記憶墊塊在電氣上加以分離,而可作爲能 有效利用其餘部分之半導體記憶裝置來使用;等之效果。 經濟部中央標準局員工消費合作社印製 (請先聞讀背面之注意事項再填寫本頁) (2 ) 將內部位址信號或預解碼信號及控制信號通 過第1輸入緩衝電路來供給,使此種位址信號或預解碼信 號由位址選擇電路來解讀,再從於複數之字線與複數之數 元線之交點有記憶格被矩陣配置所成之記憶陣列’以1乃 至複數之單位來進行記憶格之選擇動作,並設置:接受向 上述記憶格之寫入信號之第2輸入緩衝器及輸出來自記憶 格之讀出信號之輸出緩衝器所成之複數之記億墊塊’及與 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) -38 - 經濟部中央標準局員工消費合作社印製 A7 B7_ 五、發明説明(36 ) 此種記憶墊塊相對應被設置之位址資訊被寫入之記憶電路 ,及與指定此等記億墊塊之位址信號比較,以檢出與上述 位址資訊相對應之記憶墊塊被選擇之事實,使相對應之記 憶墊塊之第2輸入緩衝器或輸出緩衝器之動作成爲有效, 同時設置與各個之記億墊塊相對應之複數組之輸出入端子 等;由此將可獲得能指派任意之位址之半導體記憶裝置, 及按必要亦可作爲進行以記憶墊塊爲單位之缺陷補救之冗 餘用半導體記憶裝置來利用;等之效果》 (3 ) 將內部位址信號或預解碼信號及控制信號通 過第1輸入緩衝電路來供給,使此種位址信號或預解碼信 號由位址選擇電路來解讀,再從於複數之字線與複數之數 元線之交點有記憶格被矩陣配置所成之記憶器陣列,以1 乃至複數之單位來進行記憶格之選擇動作,並設置:接受 向上述本體記憶器之寫入信號之第2輸入緩衝器及輸出來 自記憶格之讀出信號之輸出緩衝器及缺陷資訊被寫入之記 憶機構等;並將:由此種記憶機構所記憶之缺陷信號,對 感測放大器及記憶格進行實質上之電源斷路所成之具有複 數之記憶墊塊之第1半導體記億裝置,及由同樣構成之複 數所成之記憶墊塊及與此種記憶墊塊相對應被設置而寫入 位置資訊之記憶電路,及與指定此種記憶墊塊之位址信號 比較,以檢出與上述位址資訊相對應之記憶墊塊被選擇之 事實,使相對應之記憶墊塊之第2輸入緩衝器或输出緩衝 器之動作成爲有效,同時具有與各個記憶墊塊相對應之複 數組之輸出入端子之第2半導體記憶裝置等搭載在一個安 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -^1- m >1 ίΜ— ^ HI In 11 I In 一eJ (請先閲讀背面之注意事項再填寫本頁) -39 - hi ____B7 五、發明説明(37 ) 裝基板上;而在第1半導體記憶裝置乃將缺陷記憶墊塊在 電氣上加以分離,在第2半導體記憶裝置則將與此種記憶 墊塊相對應之位址資訊寫入記憶電路,同時亦將與上述缺 陷墊塊相對應之外部資料端子及與上述第2半導體記憶裝 置之此種記憶墊塊相對應之上述輸出入端子等相對應地在 安裝基板上加以連接;由此可一面使用存在有以記憶墊塊 爲單位之缺陷之第1半導體裝置,一面將第2半導體記憶 裝置加以組合,並在安裝基板上進行補救,故可獲得能夠 提高半導體記憶裝置之實質上之良品率等之效果。 (4) 在上述記憶器陣列及位址選擇電路,設置進 行字線或數元線爲單位之缺陷補救之冗餘電路,由此可將 字線或數元線爲單位之不良,以較小之電路規模來加以補 救;由於與記憶墊塊爲單位之補救之組合,將可獲得提高 實質上之製品良率之效果。 經濟部中央標準局員工消費合作社印裝 1' n I-----< 裝-----~~ 訂 (請先閲讀背面之注意事項再填寫本頁) (5) 在上述記憶機構,乃可設置:將與等效地寫 入缺陷資訊同樣之電氣信號加以輸入之輸入電極;在此種 輸入電極則亦可附加:根據探測(probing)或來自外部 端子之控制信號來傳給上述電氣信號,由此將可高效率檢 出記憶墊塊爲單位之直流缺陷之機能;等之效果。 (6) 在上述第1半導體記憶裝置,乃存在有:被 設在物理上同樣位置之記憶墊塊上具有缺陷之兩個半導體 記憶裝置,由於指定記憶墊塊之位址信號乃由互爲不同之 位址端子被輸入,故從第2半導體記憶裝置來觀察時將等 效性方面不同之記憶墊塊視爲缺陷,因此從匯流排驅動器 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -40 - 經濟部中央標準局員工消費合作社印製 A7 ____B7_ 五、發明説明(38 ) 側來觀察之負荷將可加以分散,以防止記憶動作之延遲; 等之效果。 上面已將本發明人所作發明根據實施例來具體說明, 惟本申請案之發明卻不限定於前述實施例,在不逸越其要 旨之範圍內將有種種之變更可能,亦爲當然之理。例如, 在動態型RAM,位址信號亦可將X位址及Y位址從各獨 立之位址端子來供給。在此情形下,由位址輸入將可進行 應被選擇之記憶墊塊之判定,故即使在記憶墊塊之位址指 派Y位址,亦可僅使被指定之記憶墊塊活性化。在補救用 記億器,將記億墊塊之位址加以記億之記億電路,除使用 如前述之E PROM者之外,亦可爲:以再寫入爲前提之 構成之EPROM,或使用溶絲(Fu s e )者。在此情 形下,溶絲除以雷射光來加以切斷者外,流入電流來加以 溶斷者亦可。如上述,記憶資訊因爲1 6數元等,比較小 ,故與搭載E P ROM之情形比較,佔有面積之增大將不 致成爲太大之問題,製造過程之追加將成爲不需要。 記憶墊塊內之記憶器陣列及感測放大器或解碼器之佈 置或記憶墊塊在半導體切片(chip)上之佈置等,亦能採 取種種之實施形態。本發明除前述之動態型RAM之外, 亦將可廣爲利用在如靜態(static)型RAM或 E P R 0M等之各種半導體記憶裝置。 茲將本申請案所揭示之發明之中代表性者所可獲得之 效果,簡單說明如下。亦即,將內部位址信號或預解碼信 號及控制信號通過第1輸入緩衝電路來供給,使此種位址 本纸張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) — -41 - II — — ^—1 II 丄 衣 — — — — — — 訂 (請先閲讀背面之注意事項再填寫本頁) 3J27S9 A7 __ _B7_ 五、發明説明(39 ) 信號或預解碼信號由位址選擇電路來解讀’再從於複數之 字線與複數之數元線之交點有記憶格被矩陣配置所成之記 憶陣列,以1乃至複數之單位來進行記憶格之選擇動作, 並設置:接受向上述記憶格之寫入信號之第2輸入緩衝器 及輸出來自記憶格之讀出信號之輸出緩衝器及寫入缺陷資 訊之記憶機構等,以形成:由被記憶於此種記憶機構之缺 陷信號來進行對感測放大器及記憶格之實質上之電源斷路 所成之具有複數之記憶墊塊之電路構成;由此在記憶墊塊 內發生直流性不良時,可將此種記億墊塊在電氣上加以分 離,而可作爲能夠有效利用其餘部分之半導體記憶裝置來 使用。 經濟部中央標準局員工消費合作社印製 ^^1. ^^1 In n 1^1 ml .^n In ^ ^^1 In n I Ha - 、言 (請先閱讀背面之注意事項再填寫本頁) 將內部位址信號或預解碼信號及控制信號通過第1输 入緩衝電路來供給,使此種位址信號或預解碼信號由位址 選擇電路來解讀,再從於複數之字線與複數之數元線之交 點有記憶格被矩陣配置所成之記憶陣列,以1乃至複數之 單位來進行記憶格之選擇動作,並設置:接受向上述記憶 格之寫入信號之第2輸入緩衝器及輸出來自記憶格之讀出 信號之輸出緩衝器所成之複數之記憶墊塊,及與此種記億 墊塊相對應被設置之位址資訊被寫入之記憶電路,及與指 定此等記憶墊塊之位址信號比較,以檢出與上述位址資訊 相對應之記憶墊塊被選擇之事實,使相對應之記憶墊塊之 第2輸入緩衝器或輸出緩衝器之動作成爲有效,同時設置 與各個之記憶墊塊相對應之複數組之輸出入端子等;由此 等將可將獲得能指派任意之位址之半導體記憶裝置,及按 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -42 - 31 7 〇 9 Α7 ___Β7_ 五、發明説明(4〇) 必要亦可作爲進行以記億墊塊爲單位之缺陷補救之冗餘用 半導體記憶裝置來利用。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 將內位址信號或預解碼信號及控制信號通過第1輸入 緩衝電路來供給,使此種位址信號或預解碼信號由位址選 擇電路來解讀,再從於複數之字線與複數之數元線之交點 有記憶格被矩陣配置所成之記憶器陣列,以1乃至複數之 單位來進行記億格之選擇動作,並設置:接受向上述記憶 格之寫入信號之第2輸入緩衝器及輸出來自記憶格之讀出 信號之輸出緩衝器及缺陷資訊被寫入之記憶機構等;並將 :由此種記憶機構所記憶之缺陷信號,對感測放大器及記 憶格進行實質上之電源斷路所成之具有複數之記憶墊塊之 第1半導體記憶裝置,及由同樣構成之複數所成之記憶墊 塊及與此種記憶墊塊相對應被設置而寫入位置資訊之記憶 電路,及與指定此種記憶墊塊之位址信號比較,以檢出與 上述位址資訊相對應之記億墊塊被選擇之事實,使相對應 之記億墊塊之第2輸入緩衝器或輸出緩衝器之動作成爲有 效,同時具有與各個記憶墊塊相對應之複數組之輸出入端 子之第2半導體記憶裝置等搭載在一個安裝基板上;而在 第1半導體記憶裝置乃將缺陷記憶墊塊在電氣上加以分離 ,在第2半導體記憶裝置則將與此種記憶墊塊相對應之位 址資訊寫入記憶電路,同時亦將與上述缺陷墊塊相對應之 外部資料端子及與上述第2半導體記憶裝置之此種記憶墊 塊相對應之上述輸出入端子等相對應地在安裝基板上加以 連接;由此可一面使用存在有以記憶墊塊爲單位之缺陷之 本紙張尺度適用中國國家標準(CNS ) Α4规格(210Χ297公釐) 經濟部中央標準局員工消費合作社印製 A7 ___B7__ 五、發明説明(41) 第1半導體裝置,一面將第2半導體記憶裝置加以組合’ 並在安裝基板上進行補救:故可將半導體記憶裝置之實質 上之良率加以提高。 在上述記億器陣列及位址選擇電路,因設有進行以字 元線或數元線爲單位之缺陷補救之冗餘電路,由此將可以 字線或數元線爲單位之不良,以較小之電路規模來加以補 救,並由與記憶墊塊爲單位之補救之組合,將可提高實質 上製品良率。 在上述記憶機構,乃設有:將與等效地寫入缺陷資訊 同樣之電氣信號加以輸入之輸入電極;在此種輸入電極亦 將可附加:根據探測(probing)或來自外部端子之控制 信號來供給上述電氣信號,由此將能高效率檢出記憶墊塊 爲單位之直流缺陷之機能。 在上述第1半導體記憶裝置,乃存在有:被設在物理 上同樣位置之記憶墊塊上具有缺陷之兩個半導體記憶裝置 ,由於指定記憶墊塊之位址信號乃由互爲不同之位址端子 被輸入,故從第2半導體記憶裝置來觀察時,乃將等效性 方面不同之記億墊塊視爲缺陷,因此從匯流排驅動器側來 觀看之負荷將可加以分散,以防止記憶動作之延遲》 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 一裝------訂------1 (請先閲讀背面之注意事項再填寫本頁) _ 44 _
Claims (1)
- A8 Βδ C8 D8 經濟部中央標準局貝工消費合作社印製 γ、申請專利範圍 1 .—種半 含有:接受 及根據通過 行記憶格之選擇 及接受向上 及輸出來自 及被結合於 放大器, 及缺陷資訊 及由被記憶 感測放大器之工 而根據上述 器及輸出緩衝器 2 .如申請 ;進一步備有: 爲單位之缺陷補 3 .如申請 ;在上述記憶機 電氣信號之輸入 從外部端子所供 4 . 一種記 裝置之記億體模 第1之半導 memory mat ) ' 導體記憶裝置,其特徵爲: 位址信號之第1輸入緩衝電路, 上述第1緩衝器被輸入之位址信號,來進 動作之位址選擇電路, 述記憶格之寫入信號之第2輸入緩衝器, 上述記憶格之讀出信號之輸出緩衝器, 上述記憶格,而獲得上述讀出信號之感測 被寫入之記憶機構, 在上述記憶機構之缺陷信號來進行對上述 作電壓之斷路之電源斷路電路等; 缺陷資訊,使上述第1及第2之輸入緩衝 之輸出成爲高阻抗狀態;等爲構成者^ 專利範圍第1項所述之半導體記憶裝置\ i - 進行以上述記憶格被結合之字線及數元fe: 救之冗餘電路。 專利範圍第2項所述之半導體記憶裝 構乃設有:輸入與上述缺陷資訊相對應Sk 電極,而在此種輸入電極乃被供給:根據 給之信號被形成之上述電氣信號者》 憶體模組,主要在備有複數之半導體記憶 組中;其特徵爲: 體記億裝置乃各具有複數之記憶墊塊( 而各記憶墊塊亦含有: 本紙張尺度逋用中國國家橾準(CNS > A4規格(210X297公釐) (請先閱讀背面之注意事項再填寫本頁) 裝· 訂 -45 - S127 8' A8 B8 C8 D8 經濟部中央標準局貝工消費合作社印製 六、申請專利範圍 接受位址信 及根據通過 行記憶格之選擇 及接受向上 及輸出來自 及被結合於 放大器, 及缺陷資訊 及由被記憶 感測放大器之工 而根據上述 器及輸出緩衝器 第2之半導 體記憶裝置內之 者。 5 .如申請 述第1半導體裝 子,與上述第2 對應之外部資料 號之第1輸入緩衝電路, 上述第1緩衝器被輸入之位址信號,來進 動作之位址選擇電路, 述記憶格之寫入信號之第2輸入緩衝器, 上述記億格之讀出信號之輸出緩衝器, 上述記億格,而獲得上述讀出信號之感測 被寫入之記憶機構, 在上述記憶機構之缺陷信號 作電壓之斷路之電源斷路電 缺陷資訊,使上述第1及第 之輸出成爲高阻抗狀態; 體記憶裝置,則含有:補救 缺陷記憶墊塊之冗餘記憶墊 專利範圍第4項所述之記憶 置之與上述缺陷墊塊相對應 半導體記憶裝置之與上述冗 端子,乃在安裝基板上被相 來進行對上述 路等; 2之輸入緩衝 上述第1半導 塊;等爲構成 *.··* - «Λ 灣 1¾ 體模組:上 之外部 餘記憶墊塊相 對應連接者。 麵端 (請先聞讀背面之注意事項再填寫本頁) 裝· 、11 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 一 46 _
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