TW310435B - - Google Patents

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經濟部_央樣準局貝工消費合作社印製 A 7 ..._ B7____ 五、發明説明（1 ), 本發明所屬之技術分野： 本發明悌有矚半導黼記懂裝置，而其細節儸鼸於剃減 動態随意存取記憶艚<<^11<311>1(： ratidoB access BeHory·· DRAM)的消耗電潦。 習知技蕕： 隨著近年來的半導饈技術的ift步，乃對搭載DRAM的電 子機器，即要求攜帶化及電池擊動化之小型化。因此*搭 載於«子機器的DRAM務必以鼸低消耗電流化。 DRAM因在其記憶單元（nenory cell)的霣容器（capacitor) 儲存霄荷，而記慊數據（或資料：data)之故，其記憶箪元 的資料會鼸著時間之經過而消失。因此，DRAM在實際上未 動作的待櫬（standby)畤，即作記«睪元的自動重新加入 (SELF-REFRESH)動作。 DRAM的内部電路具備依據於橘行位址瀲發（row address strobe〉倍轚，而動作的撗行条統電路，Μ及依軀於縱列 位址激發（colunn address strobe)倍铖，而勘作的蠼列 糸統電路。在該等内部霣路介蓿1對的電灝配線，而供暱 离霄位«源vcc及低m位霄源vss作為其動作霄覼。 但是，DRAM在含有自酏重新加入的待機時在内，難然 ，其内部霣路停止作用，惟構成内部霣路的霣晶讎有存 UailUg)電流流通，而構成其内部電路的電晶黼有多數 個，故，其殯存霣滾之和乃成惠不可忽現的大數值*而使 DRAM的消耗電滾增加《尤其，縱列糸統電路在待檐時，其 動作将芫全停止之故*滾通於縱列糸統電躇的待欏霉滾乃 夂紙張尺度逋用中國國家橾準ί CNS ) A4規格（210X.297公釐） ---------1------1T------# (請先閲请背面之注意事項再填寫本頁) 3x0435 A7 • .. B7 經濟部中央棣準局負工消费合作社印裝 五、發明説明（2 )，成爲課理。 解決課題之本發明装置： 欲逋成本發明之目的*在申讅專利範鼷第1項的本發 明，係具有依據記慊單元陣列Ueaory ceU array)及横 行位址瀲發（row address strobe)倍號，而動作的横行条 統電路Μ及依據縱列位址激發（column address, strobe) 信號，而動作的縱列系統霄路，並在記《單元障列的自肋 重新加入之半導鼸記憶装置，於横行系統電路乃供應第1 電源作為其動作電源，而在縱列糸統電路，乃在激勵時供 應第1電源作為其動作電羱，在含有自肋重新加入的待機 時，即供應比第1電源之電力為低的第2霣源，作爲其動 作電源。 在申讅專利範第2項的本發明，乃設置爲對镄行条 統電路供應第1霣源的第1電覼配線，與為供醒勘作電源 予縱列条統霄路的第2電灞配線，Μ及在激勵時與在待楣 時，将供應予第2電踝配錁的動作霄源切換爲第1罨源與 第2電瀨之切換電路。 在申請專利範鼸第3項的本發明，具備将切捵霣路根 據播行位址激發倍虢，而欲輪出璧錄（entry)傖號使其作 自動重新加入動作的自助重新加入鹫錄（self refresh entry)霣路，Μ及設在第1電源配繍與第2電澳配嫌之間 ，而依Λ登錄信號使其爲"OFF” *而麻斷第1電躐，Μ期 產生第2«源並供應予第2電灝配線，並且當登嫌信號未 輪出時，使其悉"ON”，而将第1霄潭供齷予第2霣灝配線 (請先閱讀背面之注意事項再填寫本頁) •裝 --9 線 本紙浪尺度適用中國國家標準（CNS ) Λ4規格（210 < 297公f ) 經濟部中央樣隼局貝工消費合作杜印策 A7 __· -. _ B7 五、發明説明（3 ) 的霣源供臁霣晶讎。 在申請專利範蘭第4項的本發明，備有将霪源供臁電 晶黼爲PMOS«晶體，而切換霣路使發錄倍鹭變捵爲比第1 電薄的离霣壓值的控制信號之_位（level)變換霣路。 在申請專利範鼷第5項的本發明，具有将切換霣路依 據撗行位址瀲發倍號_出，欲將晶片（chip)從待機狀態切 捵爲激動狀戆的檄動登錄（active entry)信號之瀲動登錄 «路，K及設在第1霣源配鐮及第2電藏E線之間，於待 機時，依據激勵登錄倍铖使其為"ON”》並令第1霣源之轚 壓下降》而產生第2¾源Μ期供應予第2霣灞配線之電源 供應用nMOS電晶嫌，Μ及設在第1電源配纗與第2電源配 線之間，並於激勵時依據激膽登錄倍諕，使其爲”ON”而欲 將第1電源供應予第2霣_配線的電漯供_用PMOSm晶鼸。 依據本發明*在含有自助重新加入動作的待櫬時在内 ，於縱列条統霣路邸供釀比第1電親之霣力爲低的第2霣 源之故，因此，構成縵列条統霣路的霄晶靄之殘存（tailing) 霣滾被滅弱•並且待機霣潦亦被減低，故·抑制消耗霣流 的增加。 本發明的實施例： 第1實施例： 參照第1_、第2_、第3_及第4_饞明本發明第 1實施例的半導鼸記憶装置。 第1_表示於本形態的半導讎記镰裝置之DRAM 10* 其第1霣源以离霣位電源Ve。輿低電位電踝V*s(如第2_ 本紙張尺度適用中國國家橾準（CNS ) A4規格（ϋ1()χ 2<Π公釐） I — 裝 I I訂— 線 廣 « (請先閱讀背面之注意事項再填寫本頁) 經濟部中央橾準局負工消費合作社印製 A7 B7____五、發明説明（4 ). 所示）作爲動作霣躐供應《力。 DRAM 10包含有記慊單元禪列Ueaory cell array)12 、橫行位址鑲衡器（row address buffer>i4、機行課爾器 (row dec〇derM6M及横行条統控制爾路18。記《單元陣 列12含有多數字（word)線（WL)、多數對位元（bit)線對（BL) 、及BT(BL bar)。在各字嫌〈《L>與各位元嫌對（BL)及ΒΓ之 間遽接著記慷單元（圈示略）。 DRAM 10又含有縱列位址鑀衡器（col uan address buffer)20、縱列課碼器（colunn decoder>22、縱列關 (column gate)24、感澜放大器（sense aapli_fier)26、資 料綸入缓衝器（data input bnffer〉28、資料鑰出鍰衝器 (d a t a o u t p u t b u f f e r) 3 0、光放大器（1 i g h t a 霞 p 1 i f i e r) 32、資科放大器（dataaBplifier)34、及縱列条统控制霣 路36,同時，DRAM 10邇含有自助重新加入登錄（selfrefresh entry) 電路 40、 率位 （level) 變換電路 42、 及由 電灞供應用霣晶讎<44〉而形成的切換電路38。 於本形態，邸以横行位址縵衝器14、橘行課碾器16、 及橫行条統控制電路18構造櫥行条繡電路。又K縱列位址 播衝器20、縱列課覊器22、資料繪入繙衡器28、資料輸出 缓衝器30、光放大罌32、資料放大器34、及縱列条統控镧 電路36構成縱列条統電路。 在DRAM 10又設有第1及第2 «躐配線46輿48 *而第 1及第2霣源配嫌46輿48 >介蕃電溉供應用霣晶釅44連接 之。該第1霣源配線46M未示的霣池（battery〉供應离 ---------^------ir------^ *· (請先閲讀背面之注意事項再填寫本I) 本紙張又度逋用中國國家樣隼（CNS ) A4规格（210 < 297公釐 €\ 疒、4产 tJ J. b' "J 〇 xi 經濟部中央標準局员工消费合作杜印製 Μ Β7___五、發明説明（5) 霣位《源vcc。第1 «源配線46蓮接至記憶單元陣列12、 描行位址繅衝器14、横行課碼器16、镄行条統控制霉路18 、感測放大器26及自肋重新加入登嫌電路40,並供龌高霣 位霣澴Vcc。第2霣源配線48連接至纘列位址鑀衢器20、 縱列譯碼器22、資料鑰入缓衝器28、資料_出緩衢器30、 光放大器32、資料放大器34、及縱列糸統控制霉路36,並 且供應高霉位側的霄源。 横行条統控制霄路18輪入镄行位址澹發佶號lOS *並 根據該信號m而鍮出控制隹號至镄行位址繙衝器14¾感 测放大器26。鑼列条統控制霣路36輸入縱列位址激發倍號 ，並依據該信» CTTST而鑰出控制信«至縱列位址繙蔺器 20、賫料_入嫌衝器28、資料輸出缓衢器30、光放大器32 、及資料放大器34。 橫行位址纽衝器i4依據镄行条統控制電路18的控制倍 號，_入橫行位址倍養<RA)，而將其_出至横行嫌碼器16 ，然後，其將镄行位址信號（RA)嫌碼裊字元蘧揮倍號，並 且在記憧單元陣列12的多數字鎳中邏揮所鞔定的字線（WU 。縱列位址缓衡器20依據縱列糸統控制電路36之控澜倍號 ，輪入縱列位址（colunn address)信M(CA>，並将其輸出 至縱列縴碾器22，而其乃将縱列位址倍鷥（CA>譯饜（decode) 為縱列邏擇倍號，並鵪出該蘧揮锤號於縱列_ (column gate)24,而從記憶單元陣列12的多數對之位元線對中， S揮所設定的位元鎳對。記憶單元陣列12的多數位元線對 (BL)、ΒΓ均達接於想澜放大器26,而其将位元線對（BL)與 ---------1------ir------# * * (請先閲請背面之注意事項再填商本頁) 本紙张尺度逋用中國國家梂率（CNS ) A4規格（210，_ 297公·釐） 9 經濟部中央標準局員工消费合作社印裝 A 7 - B7 五、發明説明（6 ) y 的資料（或數據）予以放大。 資料匯滾排（data bus)線對（DB)與0¥，介著繾列閘 (column Sate>24連接於多數位元（bit)線對（8L)、ΒΓ，而 資料匯流拂線對（DB)、UJ亦同時，連接於光放大器32及資 料放大器34。資料鏞入鑀衝器28在資料寫入時，依據縱列 糸統控制電路36的控制信號，_入從外部耱送來的資料（D) ，並_入至光放大器32。光放大器32又依雒縱列系統控制 霄路36的控制信號，並介著資料匯流排（data bus)線對 (DB>、與〇¥，將資料寫入於記憶單元陣列12。資料放大器 34在資料讀出時，依據縱列条統控制電路36的控制信號， 而放大資料匯滾排線對（DB)與UF的資料（data>，並将其放 大之資料输出至資料轅出缓衝器30。然後，資料輪出缓衝 器30乃依據縱列糸統控制電路36的控制倍铖_出資料（或 數據）Q。 切換電路38係DRAM 10分別於激勵時與待機時（自動 重新加入動作時），切換供應於第2電源配線48的离霜位 侧轚源之電路。自肋重新加入鹜嫌電路40僳_入横行位址 激發倍號R1T及縱列位址激發信铖C1Y *並且依據兩信號轅 出Μ控制自助重新加入動作的登錄信號（SR)。則，如第3 匾所示，當撗行位址激發信號r/rs·下降後，而縱別位址激 發倍號nc亦鼸之下降，即自肋重新加入登嫌霉路40躭判 定DRAM 10的寫入或_出潙正常_作，乃輸出L準位（¾ 源Vss的霄壓）的登錄信號（SR)。 又，如第4 _所示，當縱列位址激發信號CTST下降後 本紙張尺度遑用中國國家標隼（CNS ) A4規袼t 2丨.0:.< ；!9'公* ί ίΟ ---------^------1T.------Φ * (請先閱摻背面之注意事項再填寫本頁) 經濟部中央標隼局员工消費合作杜印製 A7 B7 五、發明説明（7 ). ，橫行位址激發倍號TO亦鼸之下降，並從横行位址瀲發 倍號KIT的下降經遇100徹秒u sec)之後，邸判定潙DRAM 10的自肋重新加入棋態（self-refresh mode)，乃綸出Η準 位（電源Vcc的霣壓）的登錄信號（SR>，當橋行位址激發 倍號為L準位的期閱，登錄僂號（SR)即锯持於Η準位。 如第2 _所示，_位變捵霄路42被供應Μ霉源SV。。 (>VCC)與低電位電踝Vss爲其動作電稞之電力。霣源 SVc。係從外部供懸予DRAM 10的霄源。準位變捵電路42僳 将登錄信號（Sf〇的邏辑振幅從霉源SV«。變換至電源Vss。 該準位變換電路42含有5儀MP0S電晶黼51，52, 53* 54， 55及 3 値 nMOS霣晶《156，57，58。PM0S 電晶鼸 51* 52 與 nMOS霣晶髅56串聯連接在霣源SVCC及霉源Vss之間，而 PM0S霉晶鼸52與nMOS電晶龌56的闞極，即介着倒反器 (11^^41〇50而_入登錄信號(SR)的反轉傖鶼。PM0S電晶 體53，54與nMOS«晶讎57串聯建接在爾JiSV。。與鬌源Vss 之間，而PM0S霣晶讎54與nMOS霣晶讎57的闢極，邸_入登 錄倍號（SR)。pMOS霄晶齷51的鼷播達接於pMOS電晶讎54及 nMOSII晶讎57之間的節酤 node N1，而pMOS電晶讎53的阑 極邸達接於PM0SS晶鼸52及nMOS霄晶鼸56之間的節黏N2。 PM0S霄晶鼸55與nMOS«晶讎58串馨遽接在電源5卩„(；及 霣源Vs*之間，而pMOS電晶黼55與nMOS電晶黼58的蘭極， 邸達接於前述節I6N1，並且從pMOS電晶饑與nMOS電晶讎58 的汲極（drain)_出控觸倍號U )。因此，當登錄倍號（SR〉 爲L準位時，使pMOS霄晶讎54黑”0ίΓ，而nMQS霣晶讎57爲 本紙張尺度遴用中國國家橾率（CNS ) A4現格· U10X297公釐 (請先閲讀背面之注意事項再填寫本頁) -裝. 、νβ 11 經濟部中央標準局負工消费合作杜印裝 Λ7 B7 五、發明说明（8 ) 4' "OFF” *由於此，節黏N1^H_位（霣源SVC。的霣蜃_位） 。當節點N1為Η準位時，即pMOSl：晶饑55将奂"OFF”，而使 nMOS電晶黼58為’’ON”。其結果，控制信號（决）成爲[準位 («源Vss的電®準位）。 相反地，當登錄信號<S(U爲Η谁位時，pMOS霄晶_54 爲’’OFF”，而nMOS電昌鼸57^Κ0(Γ，因之，節黠N1爲L準位 («源Vss之電壓準位），乃使pMOS電晶鼸55爲”〇N”，而 nMOS霉晶齷58爲”0FF”。其結果，控制倍號（沴 >變爲只準位 (¾源SVCC之電壓_位）。則，η準位（¾源Vcc的霄壓） 的登錄信號（SR)變換爲(1_位（電源SVC。的霣壓）的控制 信號（决）。 霣源供應霄晶鱧44爲pMOS霄晶鳢，其潭極（source)連 接於«源配線46,汲播（drais)連接於電源配線48,而前 逑控制倍號（0 >邸輸入於閜槿（gate〉。當DRAM 10爲正常 動作時《源供應電晶黼44軚依據匕_位的控制傖鷥<4>而 爲”0N”，並將電薄乂。。供應予電源K鎳48。又，DRAM 10為 含有自肋重新加入的待機時，電猓供臞霣晶讎44邸依據Η 準位的控制倍諕（Φ )而爲”OFF”，並蘧斷電蹶Vcc。於此時 ，控制倍號的電壓乃成裊《頫SV。。的電僱事位之故， 霣源供臞電晶饞44乃完全為”OFF”，而電顧供繼電晶儺44 的殘存電滾就完全消失。 其次，參照第3 及第4 _說明前述構成之DRAM 10 的作用。如第3匾所示，機行位址激發倍》STSTT择後， 縱列位址激發倍號mi»著下降，邸DRAM 104寫入或續出 本紙張疋度遙用中國國家橾準（CNS ) Λ4規格（210 a 297公着'* ---------^------.玎-------0 -* (請先閲棱背面之注意事項再填寫本頁) 經濟部中央搮半局員工消费合作社印製 A7 B7 五、發明説明（9 ), 的正常動作。因之，自助重新加入發嫌電路40的登嫌倍號 SR爲L準位（《源V,a之霣壓）*而控制信鷥（Φ)亦是Lift 位（«源Vss的電壓）。依據L_位的控制倍號（4 )，使電 源供應霣晶讎44爲”ON”，在縱列条嫌霣路就介箸竃灞配線 48供予變電位俩的電源之電源Vee，而後，侬據橫行位址 倍號（RA)邏擇記憶單元陣列12所設定的字嫌之同時，依據 縱列位址倍號（CA)通揮所設定的位元線對BL與ffT，而對其 所選擇的記嫌單元作資料的寫入或讀出。 又如第4鼸所示，縱列位址瀲發ΠΓ5Τ降後，橫行位 址激發倍號亦鼸蕃下降，而從横行位址激發倍號RAS下 降後經過100撤秒（tt se〇，邸成爲DRAM 10的自肋重新加 入棋態。因之，自助重新加入登錄霣路40的登錄倍號（SR) 乃成為Η準位（霄源▽。:之霣壓〉，而控制倍號>爲Η準位 (霣源SVCC的霣壓）。電源供鼸電晶黼44依雛Η寧位的控 制倍«(决），乃成為”01^”並遮斷供應電源Vec至電獮配線 48。由於此，由橫行条统控制電路18而控制橋行位址鍰衝 器14及横行譯碼器16，並蘧揮記慊單元陣列12所設定的字 線，而連接在所遘揮的字線之多歟記慷單元，乃被重新加 A (refresh) ° 第2實施例： 參照第5·輿第6_說明本發明第2實旛例的半導體 記慊裝置，而輿第1_同樣的構成*邸附加同一符號說明 之。 第5圈係表示本形態的半導儀記憶裝置之DRAM 60。 本紙張尺度適用中國國家揉準（CNS ) A4规格（2丨〇 < 297公釐 ---------餐------iT------i (請先閱讀背面之注意事項再填寫本頁) 13 3±0435 A7 -- B7 五、發明説明（10 ) 該DRAM 60M第1霣躐的髙電位電源vce與低電位電顋V*s 供爲其動作霣源。DRAM 60含脔橫行条統電路62及縱列条 統霣路64之同時，亦具有激_登錄（active entry)m路63 、電源供應用nMQS鬣晶黼66及霣源供應用pMOS電晶讎68， 而於本形態邸Μ上述63、66及68構成切換電路。 第1電源配線46連接於檐行条統電路62與激膽登嫌霄 路63,並供予高電位電源V〇e*而第2電源配線48連接於 縱列条統電路64,並供《离電位侧電源。霄頫供應用nMOS 霣晶臁66的汲極連接至電源配線46 >源極遽接於電灏配線 48，而閘極即輪入激勵登錄倍號（ACT)。霉漉供應用pMOS 霄晶嫌68之猓極缠接於電源配鎳46，汲極遽接至電源配線 48而閜極即_入激動登錄倍號《ACT)。 當DRAM 60為持搶時，霣縲供應用nMOS霣晶體66就依 據Η準位的激動登錄倍號（ACO為”0N”，並將電灝Vcc的霣 饜只下降霄晶鼸66的睡限值霣朦Vt>>*而產生第2Φ源並 供«予霣源配線48。若DRAM 60為激_畤電濂供用pMDS 電晶讎68邸依據L準位的激勵1錄倍號（ACT)爲”0N"，而供 醪霣源V。。予電源配線48。 經濟部中央標準局員工消費合作社印裝 (諳先閱讀背面，之注意事項再填寫本頁) 本發明之效果： 依照本發明第1本發明，有下列之效果， ⑴包含DRAM 10於自助重新加入之待櫬時，使電源供 鼸霣晶讎44為"OFF”，而蠹醻供鼸至電灘配縿48的電源Vec 。因之，在待櫬時供矚予縱列系統霣路的高霣位侧的霣源 ，輿低霣位側的霣溉相等，以消除潢通於構成钃列条統霣 本紙張尺度逋用中國國家橾準（CNS ) A4规格（2丨〇:<297公釐） 14 經濟部中央標準局負工消費合作社印製 A 7 B7 五、發明説明（η ) 路的電晶鼸上之殘存電流，而減少待櫬霉m *乃能抑制 DRAM 10的消耗電潸之增加。 ⑵DRAM 10於自肋重新加入時*供麵予霣灞供應電晶 讎44的閜極之控制傖號（炎〉的電壓爲電灝SVec電歷之故， 乃能完全消除電源供應霣晶鼸44的殘存電滾《依照本發明 第2實施例，其有下列之效果，則，DRAM 60於待檐時， 由霣源供應用nMOSm晶鼸66之作用將電源V«c電S只降低 霣晶鼸66的臨限值電歷Vth之第2霣源，供應予電灝配線 48»因此*在待機時能將供廳予縱列系統電路的高電位側 之電源，輿霣瀕Vss之霣位差*比於激勵時之電位差爲小 ，以減除滾通於構成縱列糸統霣路64之電晶驩殘存電滾， 而使待機«潢減低，乃能抑制DRAM 60的禰耗霣滾之增加。 本發明亦可如下列予以任意變更並具鼸化而逮成目的 *例如於上述實施例中，在DRAM 10, 60内部設置昇蒙電 路，並依據霄源Vce而產生霣覼SVCC。 _面餹要說明： 以1 係表示第1實施例形鐮的DRAM方塊_。 \^2_爲表示第1_的_位變換電路之詳細電路麵。 3 悉第1 _的DRAM於正常動作時的畤閜表（time chart) 〇 4 _爲第1 _的DR AM之自肋重新加入（self-refresh) 勖作時的時間表 (ti 鼸e chart)。 5 係表示第2實施形衢的DRAM之概略方壤。 〜ά 6匾爲表示第5 _的DRAM之作用的畤閜靨表》 本紙張尺度遑用中國國家標準（CNS ) Λ4規格（210X：：97公釐 I 裝 訂 線 (請先閲説背面之注意事項再填寫本頁) 15 五、發明説明（12 ) A7 B7 元件檷號對照 經濟部中央標準局員工消費合作社印製 10 ... .DRAM 51 〜55 .... pMOS電晶黼 12… .記慊單元陣列 56 〜58 •….nMOS霪晶讎 14 ... .播行位址级衝器 60 .... DRAM 16 ... .横行譯碼器 62 .... 镄行条統電路 18 ... .横行条統控制電路 63 … 激動登錄電路 20 ... .縱列位址縵衝器 64 .... 縱列糸統鬣路 12 ... .縱列譯碼器 66 .", 霉源供醱用nMOS電晶讎 24… .縱列閘 68 .… 罨源供釅用PM0S電晶讎 26 ... .感澜放大器 Φ .", 控制儘號 28… .資料鑰入纆衝器 ACT ... 激動登錄倍號 30 ... .資料_出緩衝器 Nl > N2 ...節黏 32 ... .光（光頻）放大器 IBL ..位元線 34 ... .資料放大器 CA …… 縱列位址倍號 36… 縱列糸統控制電路 d CAS ....縱列位址激發倍號 38 ... 切換電路 UF，DB . ..資料匯潢排鎳對 40 ... 自肋重新加人登嫌電路 SR .... 登嫌信號 42 ... 準位變捵霉路 RA ..,, 横行位址倍號 44… 霉源供應電晶鼸 亂RAS ....橘行位址激發倍!« 46… 第1電源配線 WL … 字線 48 ... 第2電藤配線 I 1 tn n m^i -1 —i ( mi m HI I n Ufa _ ...... I .J (It f - -- ........ I 0¾ i (請先閱讀背面.之注意事項再填寫本頁) 本紙浪尺度適用中國國家橾準（CNS ) Α4規格（210X2W公釐） 16

Claims (1)

1. 310435 \ 8 B8 C8 D8 六、申請專利範圍 #一棰半導鼸記慊裝置，包含有： 一記慷單元陣列； 一橫行条統«路，係依據櫥行位址激發倍鱸而動 作； 一縱列糸統電路，傭依據縱列位址瀲發信號而動 作； Μ執行前述記《蓽元陣列之自肋重新加入動作， 其特激在於：對上述横行条繍霣路供應第1霉源作爲 其動作電源；又對上逑縱列条統霄路於激勵時，Μ上 述第1 «源為動作霣源供醮之，而包含自肋重新加入 的待機在内 > 即以比上述第1霄灝之霣力為低的第2 電稞作爲其動作霉源供_之。 如申請專利範第1項所記載之半導鎌纪憶装置•包 含有： 一第1霣源配線，係用Μ供應萌述第1霣灏予前 述撗行条統霄路； 一第2電灝配線，係用Μ供應動作電灝予前述縱 列条統«路；Μ及 一切捵«路，係在激勵時輿待檐時*用Μ將供應 予上述第2電躐配绵的麵作電源，切換爲上逑第1¾ 猓或上逑第2霣踵。 ^如申請專利範第2項所記載之半導麵記«装置，其 中*上述切捵電路包含有： 一自肋重新加入登錄霣路，係依據前述镄行位址 本紙張尺度逋用t國國家標準（CNS M4規格（公釐） ---------裝------訂------線 >· (請先閱·讀背面之注意事項再填寫本頁) 經濟部中夬棣準局負工消費合作杜印製 17 經濟部中夬榡準局男工消费合作杜印褽 A8 B8 C8 D8 中請專利範圍 *發倍號，輸出用Μ使自助重新加入動作之登錄倍號 ;Μ及， 一霣源供應電晶讎，係設置在前逑第1霄灏配结 及第2霣源配線之間，並依據前述登錄倍號，使其患 ”〇FF”以遮斷前述第1電灝，鞴此，產生萠述第2霣 源，並供應予前述第2電躧配線*當前述登緣信铖無 輪出時*使其爲”〇Ν”·而將箱述第1電灏供醮予前述 第2電源配線。 <如申讅專利範國第3項所記載之半導讎記憶裝置，其 中，上述霣灝供_電晶黼JIpMOS霣晶鐮，而上述切換 霄路具有將前逑登錄信號變換為比前述第1電源爲离 的霄壓值之控制倍»的寒位變換霣路。 Yiai申請専利範圈第2項所記載之半導鼸記憶装置，其 中該切捵霣路包含有： 一激膽登錄鬣路*愾依據前述橋行位址激螢傕號 ，蝙出一將晶片從待機狀豔切換爲激励狀態的激膽登 錄倍鷥； 一電源供應用nMOS霉晶鼸，係設在觭述第1霄躧 配線與第2電藏配線之閹，於待機時，依據上述激勵 登錄倍轚，使其悉”0fT·将前述第1霱顬之霣g降低 ，而產生萠述第2電源並供應予前述第2電嫌配雄； 以及* —霄濛供醸用PM0S電晶鼸，僳設在箱逑第1霣灞 配線與第2電躁配線之間•於激_時，依據荊述激勵 本紙張尺度遄用中國國家橾窣（CNS丨Α4規格（210X 297^ ) ^------、1T------0 ~* (請先閱讀背面之注意事項再填寫本頁) 18 Λ8 B8 <：g m 申請專利範圍 登錄佶號，使其為"ON"，而將前逑第1電源供應予前 述第2霄源配線。 請-I 先I 閱 I讀·. 背I 面-I $ I 項 I 再 填I 馬裝 本f 頁I I I 訂 I I 經濟部中央標率局員工消费合作社印裝 it —^n - -81- .^m ml — m nm m ml I a i-— I 本紙浪尺度逋用中國國家樓準（CNS ) A4*見格（210X29·?公缓） 19