TW202322393A - 溝槽式功率半導體元件及其製造方法 - Google Patents
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Abstract
本發明公開一種溝槽式功率半導體元件及其製造方法。溝槽式功率半導體元件包括磊晶層、底部絕緣層、閘絕緣層、遮蔽電極、閘極以及隔離結構。磊晶層具有至少一溝槽，底部絕緣層與閘絕緣層分別覆蓋溝槽的下方內壁面與上方內壁面。遮蔽電極設置於至少一溝槽內，閘極設置於遮蔽電極上，並通過隔離結構與遮蔽電極隔離。隔離結構包括覆蓋部以及間隔部分。覆蓋部覆蓋遮蔽電極的頂部以及底部絕緣層，並連接於閘絕緣層。覆蓋部定義出至少一凹陷區，間隔部分位於至少一凹陷區內。間隔部分包括第一阻隔部分以及填充主體部。第一阻隔部分位於填充主體部與覆蓋部之間。填充主體部封閉至少一所述凹陷區，且填充主體部與第一阻隔部分分別由不同材料構成。
Description
本發明涉及一種功率半導體元件及其製造方法，且特別是關於一種具有遮蔽電極的溝槽式功率半導體元件及其製造方法。
現有的溝槽式功率金氧半場效電晶體(Power Metal Oxide Semiconductor Field Transistor, Power MOSFET)的工作損失可分成切換損失(switching loss)及導通損失(conducting loss)兩大類。為了降低閘極/汲極的電容值(Cgd)，進而減少切換損失，現有的溝槽式功率金氧半場效電晶體會具有一位於閘極溝槽下半部的遮蔽電極(shielding electrode)。
在現有的溝槽式功率金氧半場效電晶體的製造流程中，在通過熱氧化處理，一併形成閘極氧化層以及形成用來隔離遮蔽電極與閘極的極間介電層之後，會直接形成閘極。然而，採用熱氧化處理所形成的極間介電層在局部區域的厚度偏低。另外，在遮蔽電極的頂端與閘極的底端都會形成尖角，較易累積電荷而增加電場。如此，會導致閘極與遮蔽電極之間耐壓不足或是產生漏電流，而影響元件可靠度。
本發明所要解決的技術問題在於，針對現有技術的不足提供一種溝槽式功率半導體元件及其製造方法，可避免在遮蔽電極的頂端與閘極的底端形成尖角，而提升元件可靠度。
為了解決上述的技術問題，本發明所採用的另外一技術方案是，提供一種溝槽式功率半導體元件，其包括磊晶層、底部絕緣層、閘絕緣層、遮蔽電極、閘極以及隔離結構。磊晶層具有至少一溝槽，底部絕緣層與閘絕緣層分別覆蓋溝槽的下方內壁面與上方內壁面。遮蔽電極設置於至少一溝槽內，且底部絕緣層圍繞遮蔽電極。閘極設置於遮蔽電極上，並通過閘絕緣層與磊晶層隔離。隔離結構位於閘極與遮蔽電極之間，且包括覆蓋部以及間隔部分。覆蓋部覆蓋遮蔽電極的頂部以及底部絕緣層，並連接於閘絕緣層。覆蓋部定義出至少一凹陷區，間隔部分位於至少一凹陷區內。間隔部分包括第一阻隔部分以及填充主體部。第一阻隔部分夾設於填充主體部與覆蓋部之間。填充主體部封閉至少一凹陷區，且填充主體部與第一阻隔部分分別由不同材料構成。
為了解決上述的技術問題，本發明所採用的另外再一技術方案是，提供一種溝槽式功率半導體元件的製造方法，其包括下列步驟：在一磊晶層內形成一溝槽；在溝槽內形成一底部絕緣層以及一遮蔽電極，其中，所述底部絕緣層覆蓋所述溝槽的一下方內壁面，且遮蔽電極的一頂部凸出於底部絕緣層的一頂面；形成一隔離結構於遮蔽電極上；以及形成一閘極於溝槽內。形成隔離結構的步驟至少包括：形成一覆蓋部，其中，覆蓋部覆蓋遮蔽電極以及底部絕緣層，且定義出至少一凹陷區；及形成一間隔部分於至少一凹陷區內，其中，間隔部分包括一第一阻隔部分以及一填充主體部，填充主體部封閉凹陷區，第一阻隔部分夾設在覆蓋部與填充主體部之間，且填充主體部與阻隔層分別由不同材料構成。
本發明的其中一有益效果在於，本發明所提供的溝槽式功率半導體元件及其製造方法，其能通過“位於閘極與遮蔽電極之間的隔離結構的間隔部分位於凹陷區內，且包括一第一阻隔部分以及一填充主體部”以及“第一阻隔部分位於填充主體部與覆蓋部之間，填充主體部封閉至少一凹陷區，且填充主體部與第一阻隔部分分別由不同材料構成”的技術方案，以減少閘極與遮蔽電極之間的漏電流，並提升元件可靠度。
為使能更進一步瞭解本發明的特徵及技術內容，請參閱以下有關本發明的詳細說明與圖式，然而所提供的圖式僅用於提供參考與說明，並非用來對本發明加以限制。
以下是通過特定的具體實施例來說明本發明所公開有關“溝槽式功率半導體元件及其製造方法”的實施方式，本領域技術人員可由本說明書所公開的內容瞭解本發明的優點與效果。本發明可通過其他不同的具體實施例加以施行或應用，本說明書中的各項細節也可基於不同觀點與應用，在不悖離本發明的構思下進行各種修改與變更。另外，本發明的附圖僅為簡單示意說明，並非依實際尺寸的描繪，事先聲明。以下的實施方式將進一步詳細說明本發明的相關技術內容，但所公開的內容並非用以限制本發明的保護範圍。
應當可以理解的是，雖然本文中可能會使用到“第一”、“第二”、“第三”等術語來描述各種元件或者信號，但這些元件或者信號不應受這些術語的限制。這些術語主要是用以區分一元件與另一元件，或者一信號與另一信號。另外，本文中所使用的術語“或”，應視實際情況可能包括相關聯的列出項目中的任一個或者多個的組合。
[第一實施例]
參照圖1，本發明第一實施例提供一種溝槽式功率半導體元件的製造方法，其可用來製造至少一種溝槽式功率半導體元件。溝槽式功率半導體元件可以是溝槽式功率電晶體或者是其他功率半導體元件。如圖1所示，溝槽式功率半導體元件的製造方法至少包括下列步驟：在步驟S100中，在一磊晶層內形成一溝槽；在步驟S110中，在溝槽內形成一底部絕緣層以及一遮蔽電極；在步驟S120中，形成一隔離結構於遮蔽電極上；以及在步驟S130中，形成閘極於溝槽內。
進一步而言，在形成隔離結構的步驟(S120)中，還進一步包括：在步驟S121中，形成一覆蓋部，其中，覆蓋部覆蓋遮蔽電極以及底部絕緣層，且定義出至少一凹陷區；以及在步驟S122中，形成一間隔部分於至少一凹陷區內，其中，間隔部分包括第一阻隔部分以及填充主體部，第一阻隔部分夾設在覆蓋部與填充主體部之間，填充主體部封閉凹陷區。以下以製造本發明第一實施例的溝槽式功率半導體元件為例，來詳細說明各個步驟的具體流程與細節。
請參照圖2並配合參照圖1的步驟S100，在磊晶層11’內形成溝槽11H。須說明的是，在此步驟之前，磊晶層11’可以先被形成在一基材10上。基材10具有高濃度的導電性雜質，以作為溝槽式功率半導體元件的汲極(drain)。前述的導電性雜質可以是N型或P型導電性雜質。假設基材10為矽基材，N型導電性雜質為五價元素離子，例如磷離子或砷離子，而P型導電性雜質為三價元素離子，例如硼離子、鋁離子或鎵離子。若所要製作的溝槽式功率半導體元件為N型溝槽式功率電晶體，基材10可摻雜N型導電性雜質。另一方面，若所要製作的溝槽式功率半導體元件為P型溝槽式功率半導體元件，則基材10摻雜P型導電性雜質。
磊晶層(epitaxial layer)11’與基材10具有相同的導電型，但磊晶層11’具有較低的摻雜濃度。如圖2所示，溝槽11H被形成於磊晶層11’內，並由磊晶層11’的表面向下延伸至靠近於基材10的位置，但並沒有延伸到基材10內。
請參照圖3至圖5，其分別繪示第一實施例的溝槽式功率半導體元件在形成底部絕緣層與遮蔽電極的各步驟中的示意圖。詳細而言，如圖3所示，形成一初始底部絕緣層12’於溝槽11H內，且初始底部絕緣層12’覆蓋溝槽11H的內壁面。初始底部絕緣層12’的厚度可以根據溝槽式功率半導體元件所要承受的耐壓而調整。另外，構成初始底部絕緣層12’的材料可以是氧化物，如：氧化矽，或者是其他絕緣材料。此外，可以通過熱氧化、物理氣相沉積或者是化學氣相沉積等方式來形成初始底部絕緣層12’，本發明並不限制。
請參照圖4，形成遮蔽電極13於溝槽11H內。在一實施例中，可以反覆式地形成重摻雜半導體材料於磊晶層11’上，並填入溝槽11H內。接著，回蝕(etch back)去除磊晶層11表面上所覆蓋的重摻雜半導體材料，而留下位於溝槽11H下半部的重摻雜半導體材料，來製作遮蔽電極13。前述的重摻雜半導體材料可以是含導電雜質的多晶矽 (doped poly-Si)。
請參照圖5，以遮蔽電極13為罩冪，可去除位於溝槽11H上半部的一部分初始底部絕緣層12’，而形成位於溝槽11H下半部的底部絕緣層12。也就是說，底部絕緣層12覆蓋溝槽11H的下方內壁面。
另外，如圖5所示，遮蔽電極13的一部分會凸出於底部絕緣層12的頂面12s。在本實施例中，遮蔽電極13凸出於底部絕緣層12而未被底部絕緣層12圍繞的部分被定義為頂部131，而遮蔽電極13內埋於底部絕緣層12內的另一部分被定義為主體部130。遮蔽電極13的主體部130會被底部絕緣層12包覆，以與磊晶層11’隔離。
請參照圖6至圖9，其分別繪示第一實施例的溝槽式功率半導體元件在形成隔離結構於遮蔽電極的各步驟中的示意圖。進一步而言，請參照圖6並配合參照圖1的步驟S121，形成介電層14，以覆蓋遮蔽電極13的頂部131。如圖6所示，介電層14還覆蓋溝槽11H的上方內壁面以及底部絕緣層12。在本實施例中，是通過執行熱氧化處理，同時氧化溝槽11H的上方內壁面以及遮蔽電極13的頂部131(其未被底部絕緣層12覆蓋)，以形成介電層14。據此，在本實施例中，介電層14為熱氧化矽層，且在不同的部分分別具有不同的厚度。
進一步而言，本實施例的介電層14包括覆蓋部140以及側壁部141。覆蓋部140是覆蓋遮蔽電極13的頂部131以及底部絕緣層12，而側壁部141覆蓋在溝槽11H的上方內壁面。在熱氧化處理時，相較於磊晶層11’而言，遮蔽電極13的頂部131被氧化的部分較多。因此，位於遮蔽電極13正上方的覆蓋部140的厚度會大於側壁部141的厚度。另外，溝槽11H的上半部的寬度會大於溝槽11H下半部的寬度。然而，本發明不以前述舉例為限。在其他實施例中，介電層14也可以通過其他沉積製程來形成，而具有較均勻的厚度。此外，在本實施例中，在形成介電層14之後，遮蔽電極13的頂部131的寬度會小於主體部130的寬度。
值得注意的是，介電層14會在溝槽11H內定義出至少一凹陷區14h。進一步而言，覆蓋部140會在遮蔽電極13的頂部131旁定義出前述凹陷區14h。在圖6所示的剖面中，凹陷區14h會朝向遮蔽電極13的側表面斜向延伸，使凹陷區14h的剖面形狀近似於尖齒形。據此，凹陷區14h的底端會靠近於遮蔽電極13，而較遠離於溝槽11H的側壁。
須說明的是，在本發明實施例中，是通過填充凹陷區14h，以減少漏電流，並改善元件的可靠度。詳細而言，請繼續參照圖7至圖9，其分別繪示第一實施例的溝槽式功率半導體元件在形成阻隔層與填充主體部的各步驟中的示意圖。如圖7所示，阻隔層15順形地覆蓋磊晶層11’的表面、溝槽11H的上方內壁面與介電層14的覆蓋部140。據此，阻隔層15至少包括位於凹陷區14h內的第一阻隔部分150以及覆蓋在介電層14的側壁部141上(以及溝槽11H的上方內壁面)的第二阻隔部分151。
在形成阻隔層15之後，再形成完全覆蓋阻隔層15的多晶矽層16’。據此，阻隔層15會夾設在多晶矽層16’與介電層14之間。多晶矽層16’可以是未摻雜多晶矽層(本質多晶矽層)或者經摻雜的多晶矽層，本發明並不限制。另外，如圖7所示，多晶矽層16’的一部分會位於凹陷區14h內，但並未封閉凹陷區14h而定義出一開口16h。
須先說明的是，在後續步驟中，多晶矽層16’會被氧化，以填充凹陷區14h。因此，通過形成覆蓋在磊晶層11’的表面以及溝槽11H的上方內壁面的阻隔層15，可以避免磊晶層11’在後續步驟中也持續地被氧化，而增加溝槽式功率半導體元件的臨界電壓(threshold voltage)，影響元件電性表現。在一實施例中，構成阻隔層15的材料為氮化物或氮氧化物，如：氮化矽或氮氧化矽，但本發明不以此為限。
此外，通過控制多晶矽層16’的厚度t1與阻隔層15的厚度t2，可以避免多晶矽層16’與阻隔層15將開口16h封閉。配合參照圖6與圖7，舉例而言，阻隔層15的厚度t2以及多晶矽層16’的厚度t1的總和會小於至少一凹陷區14h在水平方向的最大寬度W。在一實施例中，多晶矽層16’的厚度t1、阻隔層15的厚度t2以及凹陷區14h在水平方向的最大寬度W之間可滿足下列關係式：W＞2×(t1+t2)。
多晶矽層16’所定義出的開口16h在一水平方向具有一最大寬度W1。另外，通過開口16h在水平方向的最大寬度W1與多晶矽層16’的厚度t1之間的比值，可以在對多晶矽層16’執行熱氧化處理後，使凹陷區14h被完全封閉。
請參照圖7與8，對多晶矽層16’執行一熱氧化處理，以使多晶矽層16’氧化而形成一熱氧化層16。熱氧化層16的一部分填入至少一凹陷區14h內形成填充主體部160，熱氧化層16的另一部分161覆蓋在阻隔層15的第二阻隔部分151上，也就是覆蓋在溝槽11H的上方內壁面上。
另外，須說明的是，由於製程條件的限制，位於凹陷區14h底部的多晶矽層16’不一定會完全被氧化。因此，在一實施例中，構成填充主體部160的材料也可能會包括氧化矽及多晶矽，且多晶矽會被氧化矽包覆。由於多晶矽會內埋於氧化物內，且與閘極隔離，因此並不會影響溝槽式功率半導體元件的電性表現。在另一實施例中，位於凹陷區14h底部的多晶矽層16’可能在氧化之後無法相互結合(merge)，而使填充主體部160內具有孔洞，但填充主體部160仍可完全封閉凹陷區14h。也就是說，位於填充主體部160內部的孔洞也會與閘極隔離，而不會影響溝槽式功率半導體元件的電性表現。據此，即便因為製程條件限制而可能在凹陷區14h內形成未氧化的多晶矽或者是孔洞，都不會影響元件的正常運作。
請參照圖9，去除一部分熱氧化層16，而保留位於凹陷區14h內的填充主體部160。據此，熱氧化層16覆蓋在溝槽11H的上方內壁面的部分161以及位於遮蔽電極13正上方的部分會一併被去除。也就是說，除了位於凹陷區14h內的填充主體部160之外，熱氧化層16的其他部分都會被移除。在一實施例中，可通過執行選擇性蝕刻，來去除部分的熱氧化層16。在進行選擇性蝕刻時，阻隔層15仍會被保留而不會被去除。據此，位於凹陷區14h內的第一阻隔部分150與填充主體部160共同形成填充凹陷區14h的間隔部分SA。通過上述步驟，可以在溝槽11H內形成位於遮蔽電極13上方的隔離結構(未標號)。隔離結構至少包括覆蓋部140、第一阻隔部分150與填充主體部160。
另外，請參照圖9，在本實施例中，填充主體部160的頂表面160s會有由第二阻隔部分151朝向遮蔽電極13的頂部131傾斜延伸。在一實施例中，填充主體部160的頂表面160s為傾斜弧面。
請參照圖10，並配合參照圖1的步驟S130，在溝槽11H內形成閘極17。閘極17會位於隔離結構上，並與遮蔽電極13相互隔離。值得一提的是，在本實施例中，由於填充主體部160的頂表面160s為傾斜弧面，閘極17的底部會配合填充主體部160的頂表面160s而具有弧形表面。因此，較不會在閘極17的底部累積電荷，而增加電場強度。
另外，通過在不同區域摻雜不同濃度及不同類型的導電性雜質，可在磊晶層11內形成漂移區110(drift region)、基體區111(body region)及源極區112(source region)。基體區111與源極區112是形成於溝槽11H側邊的磊晶層11中，而形成於磊晶層11的上半部，且源極區112是位於基體區111上。漂移區110則位於磊晶層11中靠近基材10的一側，也就是位於磊晶層11的下半部。
詳細而言，基體區111與基材10分別具有不同的導電型，而源極區112與基材10具有相同的導電型，且相對於基體區111而言具有較高的摻雜濃度。舉例而言，當溝槽式功率半導體元件T1為N型溝槽式功率電晶體時，基體區111被摻雜P型導電性雜質(如P型井，P-well)。磊晶層11未再被進一步摻雜的部分，也就是位於基體區111下方的區域，被定義為溝槽式功率半導體元件T1的漂移區110。
進一步而言，本實施例的溝槽式功率半導體元件T1包括磊晶層11、底部絕緣層12、閘絕緣層、遮蔽電極13、閘極17以及隔離結構。磊晶層11具有溝槽11H，且底部絕緣層12、閘絕緣層、遮蔽電極13、閘極17以及隔離結構位於溝槽11H內。底部絕緣層12覆蓋溝槽11H的下方內壁面，而閘絕緣層覆蓋溝槽11H的上方內壁面。
遮蔽電極13設置在溝槽11H內，並通過底部絕緣層12與磊晶層11隔離。詳細而言，遮蔽電極13可被區分為頂部131以及主體部130，頂部131會凸出於底部絕緣層12，主體部130會被底部絕緣層12包覆而與磊晶層11隔離。
閘極17設置於遮蔽電極13上，並通過閘絕緣層與磊晶層11隔離。在本實施例中，覆蓋溝槽11H的上方內壁面的側壁部141與第二阻隔部分151共同形成閘絕緣層，但本發明不以此為限。
在本發明實施例中，於溝槽11H底部設置遮蔽電極13可降低閘極/汲極的電容(Cgd)，以減少工作損失，提高溝槽式功率半導體元件T1操作時的電壓轉換效率。除此之外，遮蔽電極13可電性連接於源極，以使漂移區110達到電荷平衡(charge balance)，而進一步提高崩潰電壓。因此，漂移區110的雜質摻雜濃度可相對地提高，以降低在漂移區110中的導通電阻。
隔離結構位於閘極17與遮蔽電極13之間，且包括覆蓋部140以及間隔部分SA。如圖10所示，覆蓋部140覆蓋遮蔽電極13的頂部131以及底部絕緣層12，並連接於閘絕緣層。覆蓋部140定義出至少一凹陷區14h(圖10繪示兩個為例)，且凹陷區14h位於遮蔽電極13的頂部131旁。另外，凹陷區14h的底端會較靠近於遮蔽電極13，而較遠離溝槽11H的側壁。
間隔部分SA位於凹陷區14h內，且包括阻隔層15的第一阻隔部分150以及填充主體部160。第一阻隔部分150夾設於填充主體部160與覆蓋部140之間，且填充主體部160與第一阻隔部分150是分別由不同材料構成。詳細而言，第一阻隔部分150順形地形成於凹陷區14h的內表面，而填充主體部160填入凹陷區14h的剩餘空間，且完全封閉凹陷區14h的開口端。
如前所述，構成填充主體部160的材料可以只包括氧化矽，也可以包括氧化矽與多晶矽。當構成填充主體部160的材料包括氧化矽及多晶矽時，多晶矽被內埋在氧化矽內，且與閘極17隔離。另外，在本實施例中，阻隔層15除了第一阻隔部分150與第二阻隔部分151之外，還進一步具有位於閘極17與覆蓋部140之間的另一部分。
基於上述，由於間隔部分SA填入凹陷區14h內，可以避免使閘極17在其底部形成尖角。如此，可以降低閘極17與遮蔽電極13之間的電場強度，提升閘極17與遮蔽電極13之間的耐壓以及降低閘極17與遮蔽電極13之間的漏電流。然而，上述所舉的例子只是其中一可行的實施例而並非用以限定本發明。
[第二實施例]
請參照圖11。圖11為本發明第二實施例的溝槽式功率半導體元件在去除一部分阻隔層的步驟中的示意圖。本實施例與第一實施例相同或相似的元件具有相同或相似的標號，且相同的部分不再贅述。
圖11可以接續圖9所示的步驟，也就是在去除一部分熱氧化層的步驟之後，去除一部分阻隔層15。詳細而言，可以去除阻隔層15的第二阻隔部分151以及位於覆蓋部140上的部分，而保留位於凹陷區14h內的第一阻隔部分150。
請參照圖12，形成閘極17以及在磊晶層11內形成基體區111與源極區112，從而形成本發明第二實施例的溝槽式功率半導體元件T2。在本實施例中，由於阻隔層15的第二阻隔部分151以及位於覆蓋部140上的部分都被移除。閘絕緣層只包括介電層14的側壁部141。另外，閘極17會直接連接於覆蓋部140。
相較於第一實施例的溝槽式功率半導體元件T1而言，本實施例中，閘絕緣層的厚度較小。然而，本實施例的溝槽式功率半導體元件T2中，仍可避免閘極17具有形成於其底部的尖角，而可提升閘極17與遮蔽電極13之間的耐壓以及降低閘極17與遮蔽電極13之間的漏電流。
[第三實施例]
請參照圖13。圖13為本發明第三實施例的溝槽式功率半導體元件在形成絕緣層的步驟中的示意圖。本實施例與第二實施例相同或相似的元件具有相同或相似的標號，且相同的部分不再贅述。
圖13可以接續圖11所示的步驟，也就是在去除一部分阻隔層15之後，再於溝槽11H內形成另一修復層18。修復層18覆蓋閘絕緣層的內表面以及隔離結構的頂表面，並圍繞閘極17。由於在去除阻隔層15的第二阻隔部分151時，可能會使介電層14的側壁部141具有一些缺陷，這些缺陷可能會影響元件的電性表現。因此，通過形成覆蓋側壁部141的修復層18，可以修復側壁部141的缺陷，避免影響元件的電性表現。在本實施例中，修復層18還會覆蓋先前步驟中所形成的隔離結構，也就是覆蓋在間隔部分SA以及介電層14的覆蓋部140上。在一實施例中，修復層18與側壁部141由相同的材料構成，如：氧化矽。
請參照圖14，形成閘極17以及在磊晶層11內形成基體區111與源極區112，從而形成本發明第三實施例的溝槽式功率半導體元件T3。在本實施例中，阻隔層15的第二阻隔部分151以及位於覆蓋部140上的部分都被移除。據此，閘絕緣層可包括介電層14的側壁部141以及修復層18。另外，閘極17的底面會直接連接於修復層18。
相較於第二實施例的溝槽式功率半導體元件T2而言，本實施例的溝槽式功率半導體元件T3中，閘絕緣層的缺陷較少，可以避免閘極17與汲極之間的漏電流，而影響溝槽式功率半導體元件T3的操作。另外，本實施例的溝槽式功率半導體元件T3仍可避免閘極17具有形成於其底部的尖角，而可提升閘極17與遮蔽電極13之間的耐壓以及降低閘極17與遮蔽電極13之間的漏電流。
[實施例的有益效果]
本發明的其中一有益效果在於，本發明所提供的溝槽式功率半導體元件及其製造方法，其能通過“位於閘極17與遮蔽電極13之間的隔離結構包括覆蓋部140以及間隔部分SA，覆蓋部140定義出至少一凹陷區14h”、“間隔部分SA位於至少一凹陷區14h內，其中，間隔部分SA包括第一阻隔部分150以及一填充主體部160＂以及“填充主體部160封閉凹陷區14h，第一阻隔部分150位於介電層14(或覆蓋部140)與填充主體部160之間，且填充主體部160與阻隔層15分別由不同材料構成”的技術方案，以提升閘極17與遮蔽電極13之間的耐壓以及降低閘極17與遮蔽電極13之間的漏電流，進而提升溝槽式功率半導體元件T1-T3的可靠度。
以上所公開的內容僅為本發明的優選可行實施例，並非因此侷限本發明的申請專利範圍，所以凡是運用本發明說明書及圖式內容所做的等效技術變化，均包含於本發明的申請專利範圍內。
T1-T3:溝槽式功率半導體元件
10:基材
11, 11’:磊晶層
110:漂移區
111:基體區
112:源極區
11H:溝槽
12’:初始底部絕緣層
12:底部絕緣層
12s:底部絕緣層頂面
13:遮蔽電極
131:頂部
130:主體部
14:介電層
140:覆蓋部
141:側壁部
14h:凹陷區
W:最大寬度
15:阻隔層
t2:阻隔層厚度
150:第一阻隔部分
151:第二阻隔部分
16’:多晶矽層
16h:開口
W1:開口最大寬度
t1:多晶矽層厚度
16:熱氧化層
160:填充主體部
161:熱氧化層部分
160s:頂表面
SA:間隔部分
17:閘極
18:修復層
S100, S110, S120-S122, S130:流程步驟
圖1為本發明實施例的溝槽式功率半導體元件的製造方法的流程圖。
圖2為本發明第一實施例的溝槽式功率半導體元件在步驟S100的示意圖。
圖3為本發明第一實施例的溝槽式功率半導體元件在形成初始底部絕緣層的步驟中的示意圖。
圖4為本發明第一實施例的溝槽式功率半導體元件在形成遮蔽電極的步驟中的示意圖。
圖5為本發明實施例的製造方法的步驟S110的示意圖。
圖6為本發明實施例的製造方法的步驟S121的示意圖。
圖7為本發明第一實施例的溝槽式功率半導體元件在形成阻隔層以及多晶矽層的步驟中的示意圖。
圖8為本發明第一實施例的溝槽式功率半導體元件在熱氧化處理中的示意圖。
圖9為本發明第一實施例的溝槽式功率半導體元件在去除一部分熱氧化層的步驟中的示意圖。
圖10為本發明第一實施例的溝槽式功率半導體元件的剖面示意圖。
圖11為本發明第二實施例的溝槽式功率半導體元件在去除一部分阻隔層的步驟中的示意圖。
圖12為本發明第二實施例的溝槽式功率半導體元件的剖面示意圖。
圖13為本發明第三實施例的的溝槽式功率半導體元件在形成絕緣層的步驟中的示意圖。
圖14為本發明第三實施例的溝槽式功率半導體元件的剖面示意圖。
S100,S110,S120-S122,S130:流程步驟
Claims (13)
- 一種溝槽式功率半導體元件，其包括： 一磊晶層，其具有至少一溝槽； 一底部絕緣層，其覆蓋所述溝槽的一下方內壁面； 一閘絕緣層，其覆蓋所述溝槽的一上方內壁面； 一遮蔽電極，設置於至少一所述溝槽內，其中，所述底部絕緣層圍繞所述遮蔽電極； 一閘極，其設置於所述遮蔽電極上，並通過所述閘絕緣層與所述磊晶層隔離；以及 一隔離結構，其位於所述閘極與所述遮蔽電極之間，其中，所述隔離結構包括： 一覆蓋部，其覆蓋所述遮蔽電極的一頂部以及所述底部絕緣層，並連接於所述閘絕緣層，其中，所述覆蓋部定義出至少一凹陷區；以及 一間隔部分，其位於至少一所述凹陷區內，且包括一第一阻隔部分以及一填充主體部，所述第一阻隔部分夾設於所述填充主體部與所述覆蓋部之間，所述填充主體部封閉至少一所述凹陷區，且所述填充主體部與所述第一阻隔部分分別由不同材料構成。
- 如請求項1所述的溝槽式功率半導體元件，其中，構成所述覆蓋部以及所述填充主體部的材料都是氧化矽，且構成所述第一阻隔部分的材料為氮化物或氮氧化物。
- 如請求項1所述的溝槽式功率半導體元件，其中，構成所述填充主體部的材料包括氧化矽及多晶矽，所述多晶矽內埋於所述氧化物內，且與所述閘極隔離。
- 如請求項1所述的溝槽式功率半導體元件，其中，所述閘絕緣層包括一側壁部，所述側壁部與所述覆蓋部連接並由相同的材料所構成。
- 如請求項4所述的溝槽式功率半導體元件，其中，所述閘絕緣層還進一步包括一第二阻隔部分，所述側壁部位於所述第二阻隔部分與所述溝槽的所述上方內壁面之間，且所述第二阻隔部分與所述第一阻隔部分連接並由相同的材料所構成。
- 如請求項4所述的溝槽式功率半導體元件，其中，所述閘絕緣層還進一步包括：一修復層，其覆蓋所述側壁部、所述覆蓋部以及所述填充主體部的表面，且所述修復層與所述側壁部由相同的材料構成。
- 一種溝槽式功率半導體元件的製造方法，其包括： 在一磊晶層內形成一溝槽； 在所述溝槽內形成一底部絕緣層以及一遮蔽電極，其中，所述底部絕緣層覆蓋所述溝槽的一下方內壁面，且所述遮蔽電極的一頂部凸出於所述底部絕緣層的一頂面； 形成一隔離結構於所述遮蔽電極上，其中，形成所述隔離結構的步驟至少包括： 形成一覆蓋部，其中，所述覆蓋部覆蓋所述遮蔽電極以及所述底部絕緣層，且定義出至少一凹陷區；及 形成一間隔部分於至少一所述凹陷區內，其中，所述間隔部分包括一第一阻隔部分以及一填充主體部，所述填充主體部封閉所述凹陷區，所述第一阻隔部分夾設在所述覆蓋部與所述填充主體部之間，且所述填充主體部與所述阻隔層分別由不同材料構成；以及 形成一閘極於所述溝槽內。
- 如請求項7所述的溝槽式功率半導體元件的製造方法，其中，形成所述間隔部分的步驟包括： 形成一阻隔層覆蓋所述覆蓋部與所述溝槽的上方內壁面，所述阻隔層包括所述第一阻隔部分以及覆蓋在所述溝槽的上方內壁面的一第二阻隔部分； 形成一多晶矽層，以完全覆蓋所述阻隔層，其中，所述多晶矽層的一部分位於至少一所述凹陷區內，但並未封閉至少一所述凹陷區，而在至少一所述凹陷區內定義出一開口；以及 對所述多晶矽層執行一熱氧化處理，以使所述多晶矽層氧化而形成一熱氧化層，所述熱氧化層的一部分填入至少一所述凹陷區內形成所述填充主體部。
- 如請求項8所述的溝槽式功率半導體元件的製造方法，其中，所述阻隔層的厚度以及所述多晶矽層的厚度的總和小於至少一所述凹陷區在一水平方向的最大寬度。
- 如請求項8所述的溝槽式功率半導體元件的製造方法，其中，在對所述多晶矽層執行所述熱氧化處理之後，所述熱氧化層覆蓋所述第二阻隔部分，且在形成所述閘極的步驟之前，去除覆蓋所述第二阻隔部分的一部分熱氧化層，而保留位於至少一所述凹陷區內的所述填充主體部。
- 如請求項8所述的溝槽式功率半導體元件的製造方法，還進一步包括： 在形成所述閘極的步驟之前，去除位於所述溝槽的所述上方內壁面上的所述第二阻隔部分以及去除一部分所述熱氧化層，而保留所述第一阻隔部分以及所述填充主體部。
- 如請求項11所述的溝槽式功率半導體元件的製造方法，在形成所述覆蓋部的步驟中，一併形成覆蓋所述溝槽的所述上方內壁面的一側壁部，且所述製造方法還包括： 在去除所述第二阻隔部分之後，形成一修復層覆蓋所述側壁部的內表面以及所述隔離結構的頂表面，並圍繞所述閘極。
- 如請求項7所述的溝槽式功率半導體元件的製造方法，其中，構成所述覆蓋部以及所述填充主體部的材料都是氧化矽，且構成所述阻隔層的材料為氮化物或氮氧化物。
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