TW202314984A - 半導體封裝結構及其軟性電路板 - Google Patents
半導體封裝結構及其軟性電路板 Download PDFInfo
- Publication number
- TW202314984A TW202314984A TW110135688A TW110135688A TW202314984A TW 202314984 A TW202314984 A TW 202314984A TW 110135688 A TW110135688 A TW 110135688A TW 110135688 A TW110135688 A TW 110135688A TW 202314984 A TW202314984 A TW 202314984A
- Authority
- TW
- Taiwan
- Prior art keywords
- width
- connection
- semiconductor package
- package structure
- circuit board
- Prior art date
Links
Images
Landscapes
- Wire Bonding (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
Abstract
一種半導體封裝結構包含一軟性電路板及一覆晶單元,該軟性電路板具有一軟性基板及複數個內引線,該軟性基板具有一上表面,該些內引線設置於該上表面,各該內引線具有一第一連接面及一第二連接面,該些第一連接面連接該上表面,其中該第一連接面之一寬度大於該第二連接面之一寬度,該覆晶單元具有一晶片及複數個凸塊,各該凸塊具有一第一接合面及一第二接合面,該些第一接合面連接該晶片,各該第二接合面連接各該內引線之該第二連接面。
Description
本發明是關於一種半導體封裝結構,特別是關於一種具軟性電路板之半導體封裝結構及其軟性電路板。
覆晶製程是在晶片的主動面上形成凸塊,再將晶片倒置使凸塊與軟性基板上的線路連接,使得晶片可經由凸塊及線路進行訊號的傳輸,由於覆晶製程形成之半導體封裝結構具有體積小及可彎曲之功效,目前被大量使用於可攜式個人行動裝置中。也因為被使用於可攜式個人行動裝置中,覆晶製程之半導體封裝結構仍朝向縮小體積的趨勢發展,不論是設置於晶片上的凸塊或是設置於軟性基板的線路寬度皆越來越細小,但又必須維持高電流的承載能力,導致電遷移效應所導致的線路故障更趨嚴重,因此,如何在縮小體積的同時避免電遷移效應的影響已經成為覆晶製程之半導體封裝結構必須重視的問題。
本發明的主要目的在於藉由內引線之第一連接面的寬度大於內引線之第二連接面的寬度,可有效地提高內引線的電遷移壽命,並降低覆晶製程中內引腳接合時所需的壓合力,以減少因壓合力過大所導致之接合滑移(Bond shift)的風險。
本發明之一種半導體封裝結構包含一軟性電路板及一覆晶單元,該軟性電路板具有一軟性基板及複數個內引線,該軟性基板具有一上表面,該些內引線設置於該上表面,各該內引線具有一第一連接面及一第二連接面,該些第一連接面連接該上表面,其中該第一連接面之一寬度大於該第二連接面之一寬度,且各該第二連接面之該寬度大於等於各該第一連接面之該寬度的0.7倍,該覆晶單元具有一晶片及複數個凸塊,各該凸塊具有一第一接合面及一第二接合面,該些第一接合面連接該晶片,各該第二接合面連接各該內引線之該第二連接面。
本發明之一種半導體封裝結構之軟性電路板包含一軟性基板及複數個內引線,該軟性基板具有一上表面,該些內引線設置於該上表面,各該內引線具有一第一連接面及一第二連接面,該些第一連接面連接該上表面,該第一連接面之一寬度大於該第二連接面之一寬度,且各該第二連接面之該寬度大於等於各該第一連接面之該寬度的0.7倍。
本發明藉由各該內引線之該第二連接面的該寬度小於該第一連接面的該寬度以提高該些內引線的電遷移壽命,而可增加該半導體封裝結構的可靠度,此外,該第二連接面的該寬度小於該第一連接面的該寬度還可降低該些內引線於覆晶製程中所需的壓合力,減少接合滑移的風險,而改善該半導體封裝結構的製程良率。
請參閱第1圖,其為本發明之一實施例,一種半導體封裝結構100的俯視圖,該半導體封裝結構100包含一軟性電路板110及一覆晶單元120,該軟性電路板110具有一軟性基板111、複數個內引線112、複數個傳輸線113及複數個外引線114,該軟性基板111具有一上表面111a,該些內引線112、該些傳輸線113及該些外引線114設置於該上表面111a。在本實施例中,該軟性基板111之材料可為聚醯亞胺(Polyimide)薄膜,或其他具有可撓性、高耐熱、耐化學腐蝕及高介電強度之材料,而該些內引線112、該些傳輸線113及該些外引線114則為電鍍於該軟性基板111之該上表面111a上的銅層經由圖案化蝕刻而成。
請再參閱第1圖,圖中該些內引線112、該些傳輸線113及該些外引線114僅揭示其設置之區域,實際上該些內引線112、該些傳輸線113及該些外引線114為間距極窄的細微線路,該些線路用以提供該覆晶單元120與外部電子元件(例如玻璃基板、控制電路板…等)之間進行訊號傳輸。其中,該些內引線112位於該覆晶單元120設置於該軟性基板111的區域中,且該些內引線112用以在覆晶製程中與該覆晶單元120共晶連接,該些外引線114鄰近該軟性基板111的邊緣,該些外引線114用以與外部電子元件電性連接,各該傳輸線113位於各該內引線112及各該外引線114之間,且各該傳輸線113用以電性連接各該內引線112及各該外引線114。
請參閱第2圖,為該覆晶單元120與該些內引線112連接之側視示意圖,各該內引線112具有一第一連接面112a及一第二連接面112b,該些第一連接面112a連接該軟性基板111之該上表面111a。該覆晶單元120具有一晶片121及複數個凸塊122,各該凸塊122具有一第一接合面122a及一第二接合面122b,該些第一接合面122a連接該晶片121,各該第二接合面122b連接各該內引線112之該第二連接面112b,在本實施例中,該覆晶單元120之各該凸塊122是透過覆晶製程的熱壓合與各該內引線112共晶連接,其中,該些凸塊122的材料可選自為銅、鎳、金、錫、其他金屬或其合金。
請參閱第2圖中的局部放大圖,在本實施例中,該第一連接面112a之一寬度W1大於該第二連接面112b之一寬度W2,使得各該內引線112之橫截面呈一梯形,藉此可提高該內引線112的電遷移壽命並降低該內引線112於覆晶製程中所需的壓合力。較佳的,在本實施例中,各該第二連接面112b之該寬度W2大於等於各該第一連接面112a之該寬度W1的0.7倍並小於各該第一連接面112a之該寬度W1的0.75倍,藉此能夠讓提高該內引線112的電遷移壽命及降低該內引線112於覆晶製程中所需壓合力的功效達到最佳。
請參閱下表,其為各該內引線112之各該第一連接面112a與各該第二連接面112b之間在各種比例下實測而得之數據,其中所需壓合力及電遷移壽命是與各該第二連接面112b之該寬度W1為該第一連接面112a之該寬度W1的0.9倍比對而得:
由表中可以看到,各該第二連接面112b之該寬度W2大於等於各該第一連接面112a之該寬度W1的0.7倍並小於各該第一連接面112a之該寬度W1的0.75倍時,可在各該內引線112於覆晶製程中所需之壓合力下降的同時提高其電遷移壽命至1.32~1.47倍,而能夠避免電遷移效應所導致的線路故障,且此區間可通過壓合偏移(Bonding shift)的測試,確實可使用於覆晶製程中。
0.65W1≤W2<0.7W1 | 0.7W1≤W2<0.75W1 | 0.75W1≤W2<0.8W1 | 0.8W1≤W2<0.85W1 | |
所需壓合力 | 下降7.64% | 下降2.36% | 上升5.56% | 上升12.16% |
電遷移壽命 | 0.9倍 | 1.32~1.47倍 | 1.51~1.72倍 | 1.72~1.96倍 |
壓合偏移 | 通過 | 通過 | 未通過 | 未通過 |
此外,在本實施例中,各該內引線112之該第二連接面112b的該寬度W2小於各該凸塊122之該第二接合面122b的一寬度W3,可避免各該凸塊122與各該內引線112在覆晶製程中因為對位的些許偏差而產生壓合位移的問題(Bonding shift),並讓各該凸塊之一橫截面為一矩形而提高強度。較佳的,各該第二連接面112b的該寬度W1介於該第二接合面122b之該寬度W3的0.4倍及該第二接合面122b之該寬度W3的0.8倍之間,以在確保通過之電流密度能符合需求的前提下避免各該凸塊122與各該內引線112之間產生壓合偏移的問題。
本發明藉由各該內引線112之該第二連接面112b的該寬度W2小於該第一連接面112a的該寬度W1以提高該些內引線112的電遷移壽命,而可增加該半導體封裝結構100的可靠度,此外,該第二連接面112b的該寬度W2小於該第一連接面112a的該寬度W1還可降低該些內引線112於覆晶製程中所需的壓合力,而改善該半導體封裝結構100的製程良率。
本發明之保護範圍當視後附之申請專利範圍所界定者為準,任何熟知此項技藝者,在不脫離本發明之精神和範圍內所作之任何變化與修改,均屬於本發明之保護範圍。
100:半導體封裝結構 110:軟性電路板
111:軟性基板 111a:上表面
112:內引線 112a:第一連接面
112b:第二連接面 120:覆晶單元
121:晶片 122:凸塊
122a:第一接合面 122b:第二接合面
W1:第一連接面之寬度 W2:第二連接面之寬度
W3:第二接合面之寬度
第1圖:依據本發明之一實施例,一種半導體封裝結構的俯視圖。
第2圖:依據本發明之一實施例,該半導體封裝結構的側視圖。
100:半導體封裝結構
110:軟性電路板
111:軟性基板
111a:上表面
112:內引線
112a:第一連接面
112b:第二連接面
120:覆晶單元
121:晶片
122:凸塊
122a:第一接合面
122b:第二接合面
W1:第一連接面之寬度
W2:第二連接面之寬度
W3:第二接合面之寬度
Claims (10)
- 一種半導體封裝結構,其包含: 一軟性電路板,具有一軟性基板及複數個內引線,該軟性基板具有一上表面,該些內引線設置於該上表面,各該內引線具有一第一連接面及一第二連接面,該些第一連接面連接該上表面,其中該第一連接面之一寬度大於該第二連接面之一寬度,且各該第二連接面之該寬度大於等於各該第一連接面之該寬度的0.7倍;以及 一覆晶單元,具有一晶片及複數個凸塊,各該凸塊具有一第一接合面及一第二接合面,該些第一接合面連接該晶片,各該第二接合面連接各該內引線之該第二連接面。
- 如請求項1之半導體封裝結構,其中各該第二連接面之該寬度小於各該第一連接面之該寬度的0.75倍。
- 如請求項1之半導體封裝結構,其中各該內引線之該第二連接面的該寬度小於各該凸塊之該第二接合面的一寬度。
- 如請求項3之半導體封裝結構,其中各該第二連接面的該寬度介於該第二接合面之該寬度的0.4倍及該第二接合面之該寬度的0.8倍之間。
- 如請求項1之半導體封裝結構,其中各該凸塊之一橫截面為一矩形。
- 一種半導體封裝結構之軟性電路板,其包含: 一軟性基板,具有一上表面;以及 複數個內引線,設置於該上表面,各該內引線具有一第一連接面及一第二連接面,該些第一連接面連接該上表面,該第一連接面之一寬度大於該第二連接面之一寬度,且各該第二連接面之該寬度大於等於各該第一連接面之該寬度的0.7倍。
- 如請求項6之半導體封裝結構之軟性電路板,其中各該第二連接面之該寬度小於各該第一連接面之該寬度的0.75倍。
- 如請求項6之半導體封裝結構之軟性電路板,其中各該內引線之該第二連接面用以與一凸塊之一接合面連接。
- 如請求項8之半導體封裝結構之軟性電路板,其中各該內引線之該第二連接面的該寬度小於該凸塊之該接合面的一寬度。
- 如請求項9之半導體封裝結構之軟性電路板,其中各該第二連接面的該寬度介於該接合面之該寬度的0.4倍及該接合面之該寬度的0.8倍之間。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW110135688A TW202314984A (zh) | 2021-09-24 | 2021-09-24 | 半導體封裝結構及其軟性電路板 |
JP2021198024A JP2023047255A (ja) | 2021-09-24 | 2021-12-06 | 半導体パッケージ構造とそのフレキシブル回路基板 |
KR1020210172830A KR20230043649A (ko) | 2021-09-24 | 2021-12-06 | 반도체 패키지 구조 및 그 연성 회로 기판 |
CN202111544414.7A CN115939078A (zh) | 2021-09-24 | 2021-12-16 | 半导体封装结构及其软性电路板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW110135688A TW202314984A (zh) | 2021-09-24 | 2021-09-24 | 半導體封裝結構及其軟性電路板 |
Publications (1)
Publication Number | Publication Date |
---|---|
TW202314984A true TW202314984A (zh) | 2023-04-01 |
Family
ID=85778436
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW110135688A TW202314984A (zh) | 2021-09-24 | 2021-09-24 | 半導體封裝結構及其軟性電路板 |
Country Status (4)
Country | Link |
---|---|
JP (1) | JP2023047255A (zh) |
KR (1) | KR20230043649A (zh) |
CN (1) | CN115939078A (zh) |
TW (1) | TW202314984A (zh) |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007317851A (ja) * | 2006-05-25 | 2007-12-06 | Fujikura Ltd | プリント配線板、プリント配線板形成方法及び基板間接続構造 |
-
2021
- 2021-09-24 TW TW110135688A patent/TW202314984A/zh unknown
- 2021-12-06 KR KR1020210172830A patent/KR20230043649A/ko not_active Application Discontinuation
- 2021-12-06 JP JP2021198024A patent/JP2023047255A/ja active Pending
- 2021-12-16 CN CN202111544414.7A patent/CN115939078A/zh active Pending
Also Published As
Publication number | Publication date |
---|---|
JP2023047255A (ja) | 2023-04-05 |
CN115939078A (zh) | 2023-04-07 |
KR20230043649A (ko) | 2023-03-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8067267B2 (en) | Microelectronic assemblies having very fine pitch stacking | |
US20080237884A1 (en) | Packaging substrate structure | |
TWI381464B (zh) | The bump structure and its making method | |
CA2687424C (en) | A contact pad and method of forming a contact pad for an integrated circuit | |
US20060091524A1 (en) | Semiconductor module, process for producing the same, and film interposer | |
US7755203B2 (en) | Circuit substrate and semiconductor device | |
JP2014120773A (ja) | パッケージ構造及びパッケージ方法 | |
JP3000975B2 (ja) | 半導体素子の実装構造 | |
TW579560B (en) | Semiconductor device and its manufacturing method | |
KR100635425B1 (ko) | Ic 칩 접합 구조 및 방법 | |
TW202314984A (zh) | 半導體封裝結構及其軟性電路板 | |
US9368467B2 (en) | Substrate structure and semiconductor package using the same | |
TWI705748B (zh) | 雙面銅之軟性電路板及其佈線結構 | |
JP3838530B2 (ja) | 半導体装置の製造方法 | |
JP2002289735A (ja) | 半導体装置 | |
TWI784661B (zh) | 軟性電路板之佈線結構 | |
JP2003249606A (ja) | 半導体装置及びインターポーザー | |
TWI804169B (zh) | 電子封裝件及其基板結構 | |
TWI805216B (zh) | 電子封裝件及其基板結構 | |
TWI395319B (zh) | 避免封裝堆疊接點斷裂之半導體組合構造 | |
TWI418276B (zh) | 導電凸塊無翼部的封裝基板之製法 | |
KR100986294B1 (ko) | 인쇄회로기판의 제조방법 | |
US6433415B2 (en) | Assembly of plurality of semiconductor devices | |
JP2004214373A (ja) | バンプ付き半導体素子およびその実装方法 | |
Hatano et al. | Modified flip-chip attach process using high performance non-flow underfill paste |