TW202118093A - 發光模組及其製造方法 - Google Patents

發光模組及其製造方法 Download PDF

Info

Publication number
TW202118093A
TW202118093A TW109124667A TW109124667A TW202118093A TW 202118093 A TW202118093 A TW 202118093A TW 109124667 A TW109124667 A TW 109124667A TW 109124667 A TW109124667 A TW 109124667A TW 202118093 A TW202118093 A TW 202118093A
Authority
TW
Taiwan
Prior art keywords
light
layer
emitting
chip
electrically connected
Prior art date
Application number
TW109124667A
Other languages
English (en)
Other versions
TWI782297B (zh
Inventor
高健峰
林貞秀
林文翔
Original Assignee
大陸商光寶光電（常州）有限公司
光寶科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 大陸商光寶光電（常州）有限公司, 光寶科技股份有限公司 filed Critical 大陸商光寶光電（常州）有限公司
Publication of TW202118093A publication Critical patent/TW202118093A/zh
Application granted granted Critical
Publication of TWI782297B publication Critical patent/TWI782297B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/165—Containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/52—Encapsulations
    • H01L33/54—Encapsulations having a particular shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02371—Disposition of the redistribution layers connecting the bonding area on a surface of the semiconductor or solid-state body with another surface of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02377—Fan-in arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H01L2224/06182—On opposite sides of the body with specially adapted redistribution layers [RDL]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H01L2933/005—Processes relating to semiconductor body packages relating to encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H01L2933/0058—Processes relating to semiconductor body packages relating to optical field-shaping elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H01L2933/0066—Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0091—Scattering means in or on the semiconductor body or semiconductor body package
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/52—Encapsulations
    • H01L33/56—Materials, e.g. epoxy or silicone resin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/58—Optical field-shaping elements
    • H01L33/60—Reflective elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Led Device Packages (AREA)

Abstract

本發明公開一種發光模組及其製造方法。發光模組包括驅動元件以及至少一發光晶片。驅動元件包括驅動晶片以及設置於驅動晶片上的重分佈線路結構。驅動晶片具有第一表面以及與第一表面相反的第二表面。重分佈線路結構至少包括位於第一表面上的多個第一焊墊以及位於第二表面上的多個第二焊墊，且其中一第一焊墊電性連接於其中一第二焊墊。至少一發光晶片設置於驅動晶片的第一表面上，並通過多個第一焊墊電性連接於所述驅動晶片。

Description

發光模組及其製造方法
相關申請案
本發明係主張大陸專利申請案第201911032149.7號（申請日：2019年10月28日）之優先權，該申請案之完整內容納入為本發明專利說明書的一部分以供參照。
本發明涉及一種發光模組及其製造方法，特別是涉及一種無封裝基板的發光模組及其製造方法。
在現有技術中，發光二極體封裝模組通常包括分別用以產生紅光、藍光以及綠光的發光晶片以及與這些發光晶片電性連接的驅動晶片。驅動晶片控制這些發光晶片，以使發光二極體模組可產生不同的色光。在現有的發光二極體封裝模組中，這些發光晶片以及驅動晶片都設置在封裝基板上，並通過打線而連接於封裝基板上所對應的焊墊，以建立發光晶片與驅動晶片之間的電性連結。然而，具有打線結構以及封裝基板的發光二極體封裝模組的尺寸較難再進一步縮減，而難以符合現今電子產品朝向輕薄短小的發展趨勢。
本發明所要解決的技術問題在於，針對現有技術的不足提供一種發光模組及其製造方法，以縮減發光模組的整體封裝尺寸，符合電子產品輕薄短小的發展趨勢。
為解決上述的技術問題，本發明所採用的其中一技術方案是提供一種發光模組。發光模組包括驅動元件以及至少發光晶片。驅動元件包括驅動晶片以及設置於驅動晶片上的重分佈線路結構。驅動晶片具有第一表面以及與第一表面相反的第二表面。重分佈線路結構至少包括位於第一表面上的多個第一焊墊以及位於第二表面上的多個第二焊墊，且其中一第一焊墊電性連接於其中一第二焊墊。至少一發光晶片設置於驅動晶片的第一表面上，並通過多個第一焊墊電性連接於所述驅動晶片。
為解決上述的技術問題，本發明所採用的另外一技術方案是提供一種發光模組的製造方法。將至少一驅動元件暫時設置在暫時性載板上。至少一驅動元件包括驅動晶片以及設置於驅動晶片上的重分佈線路結構。驅動晶片具有第一表面以及與第一表面相反的第二表面。重分佈線路結構至少包括位於第一表面上的多個第一焊墊以及位於第二表面上的多個第二焊墊，且第一焊墊電性連接於第二焊墊。將至少一發光晶片設置於驅動晶片的第一表面上。至少一發光晶片通過多個第一焊墊電性連接於驅動晶片。形成初始封裝結構，以包覆至少一發光晶片以及至少一驅動元件。切割初始封裝結構並移除暫時性載板，以形成包括有至少一發光晶片與至少一驅動元件的發光模組。
本發明的其中一有益效果在於，本發明實施例所提供的發光模組及其製造方法中，通過“驅動元件包括一驅動晶片以及設置於驅動晶片上的一重分佈線路結構”、“重分佈線路結構至少包括位於所述第一表面上的多個第一焊墊以及位於所述第二表面上的多個第二焊墊，其中一所述第一焊墊電性連接於其中一所述第二焊墊”以及“至少一發光晶片，其設置於驅動晶片的第一表面上，並通過多個第一焊墊電性連接於驅動晶片”的技術手段，可以形成無封裝基板以及無打線結構的發光模組，從而縮減發光模組的整體封裝尺寸且可提升出光效果。
為使能更進一步瞭解本發明的特徵及技術內容，請參閱以下有關本發明的詳細說明與圖式，然而所提供的圖式僅用於提供參考與說明，並非用來對本發明加以限制。
以下是通過特定的具體實施例來說明本發明所公開有關“發光模組及其製造方法”的實施方式，本領域技術人員可由本說明書所公開的內容瞭解本發明的優點與效果。本發明可通過其他不同的具體實施例加以施行或應用，本說明書中的各項細節也可基於不同觀點與應用，在不背離本發明的構思下進行各種修改與變更。另外，本發明的附圖僅為簡單示意說明，並非依實際尺寸的描繪，事先聲明。以下的實施方式將進一步詳細說明本發明的相關技術內容，但所公開的內容並非用以限制本發明的保護範圍。另外，本文中所使用的術語“或”，應視實際情況可能包括相關聯的列出項目中的任一個或者多個的組合。
[第一實施例]
請參照圖1至圖3，圖1為本發明第一實施例的發光模組的立體分解***示意圖。圖2為本發明第一實施例的發光模組在另一角度的立體分解示意圖。圖3顯示本發明第一實施例的發光模組沿圖1的線III-III的剖面示意圖。
如圖1所示，本發明實施例中，發光模組M1包括驅動元件1以及至少一發光晶片2a/2b/2c。在本實施例中，本實施例的發光模組M1可以是單一發光模組，例如:發光二極體( LED)、紅外光(IR)、鐳射(Laser)等等，或是混光式發光模組。需說明的是，本實施例中，雖是以多個發光晶片2a~2c為例來說明，且多個發光晶片2a~2c可以是分別用以產生具有不同峰值波長的光束，如：紅光、綠光以及藍光，但本發明並不限於此。
在一實施例中，驅動元件1電性連接至多個發光晶片2a~2c，以控制輸出至多個發光晶片2a~2c的信號。具體而言，驅動元件1可分別控制多個發光晶片2a~2c的電流，從而可調控該發光晶片2a~2c所發出光束的亮度，進而使發光模組M1產生具有不同色溫的白光或者是其他色光。在另一實施例中，發光模組M1也可以只包括一個發光晶片2a/2b/2c，而驅動元件1用於控制該發光晶片2a/2b/2c的電流，進而可調控該發光晶片2a/2b/2c的亮度。
如圖１所示，驅動元件1包括驅動晶片10以及設置於驅動晶片10上的一重分佈線路結構11。請同時參考圖2所示，驅動晶片10具有一第一表面10a以及與第一表面10a相反的一第二表面10b。驅動晶片10本身已具有多個位於第一表面10a上的多個接觸焊盤100a~100e，以使驅動晶片10可電性連接至多個發光晶片2a~2c以及外部電路(圖未繪示)。
多個接觸焊盤100a~100e可包括工作電壓(Vdd)接觸焊盤100a、資料輸入(Din)接觸焊盤100b、資料輸出(Dout)接觸焊盤100c、公共連線(Vss)接觸焊盤100d以及分別對應於不同發光晶片2a~2c的多個電流輸出接觸焊盤100e。接觸焊盤100a~100e的數量以及功能可以根據實際的電路設計來配置，本發明並不限制於前述舉例。
在本發明中，發光模組M1省去使用傳統的封裝基板，而直接在驅動晶片10上形成重分佈線路(Redistribution Layer，RDL)結構11，以使驅動晶片10可電性連接於發光晶片2a~2c。
如圖1所示，本實施例的重分佈線路結構11包括第一介電層110、圖案化導電層111、第二介電層112、多個第一焊墊113a、113b以及多個第二焊墊114a~114d。第一介電層110、圖案化導電層111、第二介電層112以及多個第一焊墊113a、113b是依序地設置於驅動晶片10的第一表面10a上，而多個第二焊墊114 a~114d是位於驅動晶片10的第二表面10b上。
詳細而言，第一介電層110位於驅動晶片10的第一表面10a上，並具有多個第一導電通孔110h，且多個第一導電通孔110h的位置分別對應於驅動晶片10的多個接觸焊盤100a~100e的位置。圖案化導電層111設置於第一介電層110上，並可透過多個第一導電通孔110h而電性連接於驅動晶片10上的多個接觸焊盤100a~100e。
進一步而言，圖案化導電層111包括第一線路層111a、第二線路層111b以及第三線路層111c，其彼此分隔設置且相互絕緣。此外，多個線路層111a~111c會分別通過第一介電層110的多個第一導電通孔110h，而分別電性連接於多個接觸焊盤100a~100e。在一實施例中，可以利用電鍍金屬，如:銅，在第一介電層110上形成多個線路層111a~111c。較佳地，每兩個相鄰的線路層111a~111c之間的間距至少40μm。
第一線路層111a、第二線路層111b以及第三線路層111c的個別數量可以根據接觸焊盤100a~100e的數量配置。參照圖3，每一線路層(如：第二線路層111b)的其中一部份會延伸至第一導電通孔110h內，以電性連接對應的接觸焊盤(如: 電流輸出接觸焊盤100e)。另外，每一個線路層111a~111c的形狀設計可根據實際需求改變，本發明並不限制。
在本實施例中，第一線路層111a會電性連接於驅動晶片10的工作電壓(Vdd)接觸焊盤100a。另外，第二線路層111b電性連接於驅動晶片10的電流輸出接觸焊盤100e，其用以控制發光晶片2a~2c。其中，第二線路層111b的數量與位置可根據電流輸出接觸焊盤100e的數量以及位置改變。在本實施例中，電流輸出接觸焊盤100e的數量有三個，因此，第二線路層111b的數量也是三個，但本發明並不以此為限。
請再參照圖1，第三線路層111c電性連接於驅動晶片10的其餘接觸焊盤100b、100c、100d。在一實施例中，第三線路層111c的數量為三個，且分別電性連接於資料輸入(Din)接觸焊盤100b、資料輸出(Dout)接觸焊盤100c以及公共連線(Vss)接觸焊盤100d。
第二介電層112設置於圖案化導電層111上，並具有多個第二導電通孔112h。多個第一焊墊113a、113b可以是以電鍍金屬層的方式設置於第二介電層112上，並分別通過多個第二導電通孔112h電性連接於圖案化導電層111。在一實施例中，第一焊墊(113a、113b)的數量小於線路層(111a~111c)的數量。也就是說，只有一部份的線路層(111a、111b)會通過對應的第二導電通孔112h與第一焊墊113a、113b電性連接。多個發光晶片2a~2c可通過對應的多個第一焊墊113a、113b而設置在驅動晶片10的第一表面10a上，並與驅動晶片10電性連接。但值得注意的是，第一焊墊(113a、113b)與線路層(111a~111c)的數量可以根據實際的電路設計來配置，本發明並不限制於前述舉例。
此外，在本實施例中，第一焊墊113a是作為多個發光晶片2a~2c的共同陽極，並通過第一線路層111a電性連接於工作電壓(Vdd)接觸焊盤100a。其他的第一焊墊113b分別電性連接於多個發光晶片2a~2c的陰極，並分別通過多個第二線路層111b，以分別電性連接於多個電流輸出接觸焊盤100e。須說明的是，發光晶片2a~2c的陰陽兩極可以根據實際的電路設計來配置，本發明並不限制於前述舉例。換句話說，第一焊墊113a可作為多個發光晶片2a~2c的共同陰極，而第一焊墊113b作為分別電性連接於多個發光晶片2a~2c的陽極。
另外，請參照圖2，多個第二焊墊114a~114d設置於驅動晶片10的第二表面10b。也就是說，多個第一焊墊113a、113b與多個第二焊墊114a~114d是分別位於驅動晶片10的兩相反側，而發光模組M1可通過多個第二焊墊114a~114d設置於一電路板(圖未繪示)上。進一步而言，發光模組M1可耦接於外部電源，且外部電源可透過驅動元件1來驅動發光晶片2a~2c。
具體而言，請參照圖1以及圖2，在一實施例中，彼此電性連接的第一焊墊113a與第二焊墊114a是共同電性連接於第一線路層111a。也就是說，作為多個發光晶片2a~2c的共同陽極的第一焊墊113a，會通過第一線路層111a電性連接於工作電壓接觸焊盤100a，且工作電壓接觸焊盤100a會電性連接於對應的第二焊墊114a，而通過第二焊墊114a設置於一電路板(圖未繪示)上耦接外部電源。外部電源即可透過驅動元件1來驅動發光晶片2a~2c。
值得一提的是，在本實施例中，重分佈線路結構11還包括多個貫穿驅動晶片10以及第一介電層110的導電柱115a~115d。如圖1所示，導電柱115a貫穿驅動晶片10並通過第一介電層110的通孔110a，而延伸至第一線路層111a。相似地，導電柱115b~115d貫穿驅動晶片10，並分別通過第一介電層110的多個通孔110b~110d，而延伸至第三線路層111c。
需先說明的是，多個接觸焊盤100a~100d可通過對應的第一線路層111a與第三線路層111c，而與對應的導電柱115a~115d電性連接。詳細而言，工作電壓(Vdd)接觸焊盤100a電性連接於第一線路層111a，而第一線路層111a再通過其中一導電柱115a電性連接於對應的第二焊墊114a。基於上述，第一焊墊113a與對應的第二焊墊114a可彼此電性連接。
相似地，資料輸入(Din)接觸焊盤100b、資料輸出(Dout)接觸焊盤100c與公共連線(Vss)接觸焊盤100d分別電性連接於多個第三線路層111c。多個第三線路層111c分別通過多個導電柱115b~115d，而分別電性連接於其他的多個第二焊墊114b~114c。
換句話說，多個第二焊墊114b、114c、114d可分別通過其他多個導電柱115b、115c、115d以及多個第三線路層111c，以分別電性連接於資料輸入(Din)接觸焊盤100b、資料輸出(Dout)接觸焊盤100c以及公共連線(Vss)接觸焊盤100d。基於上述，每一個第二焊墊114a~114d可分別電性連接於對應的接觸焊盤100a~100d。
另外，其他的多個第一焊墊113b會分別電性連接於對應的第二線路層111b。如前所述，多個第二線路層111b電性連接於多個電流輸出接觸焊盤100e。據此，多個第一焊墊113b也會分別電性連接於多個電流輸出接觸焊盤100e。
具體而言，本實施例是利用矽穿孔(Through-Silicon Via，TSV)技術進行立體堆疊整合，以有效縮短線路傳導路徑的長度，因而能降低導通電阻，且能減少晶片面積，進而具有體積小、高整合度、高效率、降低耗電量等優點，並同時符合數位電子輕薄短小的需求。
此外，如圖2所示，多個第二焊墊114a~114d會共同形成一焊墊圖案層114。請一併參照圖1與圖2，在本發明實施例中，所述焊墊圖案層114的總面積會稍大於所述線路圖案層111的總面積。較佳地，圖案化導電層111的總面積與焊墊圖案層114的總面積的比值至少大於0.8。也就是說，圖案化導電層111的總面積與焊墊圖案層114的總面積之間的差值偏低。舉例而言，圖案化導電層111的總面積與焊墊圖案層114的總面積之間的差值相對於圖案化導電層111的總面積(或者相對於焊墊圖案層114的總面積)之間的比值不超過0.2。
需說明的是，由於圖案化導電層111與第一介電層110或者與第二介電層112之間有熱膨脹係數的差異，而減少圖案化導電層111的總面積與焊墊圖案層114的總面積之間的差異，可以降低圖案化導電層111剝離的幾率。
基於上述，當發光晶片2a~2c設置在驅動晶片10的第一表面10a所在的一側時，發光晶片2a~2c可通過對應的第一焊墊113a、113b以及圖案化導電層111，以電性連接於驅動晶片10上對應的工作電壓(Vdd)接觸焊盤100a以及電流輸出接觸焊盤100e。
請繼續參照圖1至圖3，本實施例的發光模組M1還進一步包括：一封裝結構3，其包覆驅動元件1以及發光晶片2a~2c。如圖2以及圖3所示，封裝結構3包括封裝膠層30、擴光層31以及反射邊框32。封裝膠層30可被區分為上半部301以及下半部302，其中，封裝膠層30的材料例如是透光矽膠。封裝膠層30的下半部302圍繞驅動晶片10的側表面，並且覆蓋一部份第二表面10b而裸露出多個第二焊墊114a~114d表面。進一步而言，多個第二焊墊114a~114d之間彼此分離形成一間隙，而封裝膠層30的下半部302的一部份會填入由任兩個第二焊墊114 a~114d所定義的間隙內。
參照圖2與圖3，在本實施例中，封裝膠層30的底面30b並未覆蓋第二焊墊114a~114d的表面。詳細而言，封裝膠層30的底面30b是與第二焊墊114a~114d的表面共平面。如此，當發光模組M1設置於電路板上時，封裝膠層30的底面30b與第二焊墊114a~114d的表面切齊可以避免吃錫短路問題(導致組裝偏移或者降低良率)，從而提高組裝良率。
另外，封裝膠層30的上半部301包覆發光晶片2a~2c的側面。在本實施例中，封裝膠層30的上半部301不但會包覆發光晶片2a~2c的側面且會填滿多個發光晶片2a~2c之間的空隙。值得注意的是，封裝膠層30的上半部301並未覆蓋發光晶片2a~2c的出光面20。在一實施例中，封裝膠層30的頂面30a是與發光晶片2a~2c的出光面20大致切齊(可以是齊平、稍微高於或稍微低於出光面20)。具體而言，封裝膠層30的頂面30a與發光晶片2a~2c的出光面20齊平或者是鄰近於發光晶片2a~2c的出光面20。
擴光層31設置在發光晶片2a~2c的出光面20上方。在本實施例中，由於封裝膠層30的頂面30a是與發光晶片2a~2c的出光面20大致齊平，因此，發光晶片2a~2c的出光面20以及封裝膠層30的頂面30a都會被擴光層31覆蓋。擴光層31的材料可為透明或半透明矽膠，其中半透明矽膠例如是摻雜螢光粉、二氧化鈦或者是二氧化矽等等的可透光矽膠。多個發光晶片2a~2c所產生的光束可通過擴光層31而混合，並由擴光層31的外表面射出。
此外，反射邊框32設置於封裝膠層30上且環繞地設置在多個發光晶片2a~2c周圍。具體而言，如圖3所示，封裝膠層30的上半部301的一側表面相對於下半部302的一側表面內縮，而形成一平台。反射邊框32位於平台(也就是下半部302)上且環繞地設置在封裝膠層30的上半部301周圍。在一實施例中，反射邊框32的材料為不透光且可反射光的材質，例如是摻雜二氧化鈦或者是二氧化矽的白色矽膠，可反射由發光晶片2a~2c所產生的光束，並調整發光模組M1的出光角度。
[第二實施例]
請參照圖4至圖6。圖4與圖5分別顯示本發明第二實施例的發光模組在不同角度的立體分解示意圖。圖6為本發明第二實施例的發光模組沿圖4的線VI-VI的剖面示意圖。本實施例的發光模組M2與第一實施例的發光模組M1相同的元件具有相同的標號，且相同的部份不再贅述。
本實施例的發光模組M2中，重分佈線路結構11更包括一側表面線路層116，用以使圖案化導電層111電性連接至多個第二焊墊114a~114d。進一步而言，側表面線路層116是設置於驅動晶片10的一側表面10s上。側表面線路層116由位於驅動晶片10的第一表面10a上的圖案化導電層111，朝向第二表面10b的方向延伸，並連接於位於第二表面10b的多個第二焊墊114 a~114d。
進一步而言，側表面線路層116包括多個彼此分離設置的側面導電部份116a~116d。每一個側面導電部份116a~116d電性連接於對應的線路層111a~111c以及對應的第二焊墊114a~114d之間。據此，第一線路層111a通過其中一個(或者多個)側面導電部份116a，以電性連接於其中一第二焊墊114a。相似地，多個第三線路層111c可分別通過對應的側面導電部份116b~116d，以分別電性連接於其他對應的第二焊墊114b~114d。也就是說，在本實施例中，位於驅動晶片10的第一表面10a上的其中一部份接觸焊盤，如：工作電壓(Vdd)接觸焊盤100a、資料輸入(Din)接觸焊盤100b、資料輸出(Dout)接觸焊盤100c以及公共連線(Vss)接觸焊盤100d，是通過圖案化導電層111以及側表面線路層116a~116d，以分別電性連接位於第二表面10b上的多個第二焊墊114a~114d。
在本實施例中，不需要如同第一實施例的發光模組M1一般，在驅動晶片10內形成貫穿其的導電柱115a~115d。因此，本實施例的發光模組M2具有相對較低的製造成本。
基於上述，本發明實施例中的發光模組M1、M2是利用驅動元件1來承載發光晶片2a~2c，並通過在驅動晶片10上設置重分佈線路結構11，使驅動元件1在兩相反側分別具有設置用以電性連接於發光晶片2a~2c的多個第一焊墊113a、113b，以及用以電性連接於電路板的多個第二焊墊114a~114d。如此，本發明實施例的發光模組M1、M2可以不使用複雜的打線制程，而直接通過位於底部的多個第二焊墊114a~114d而設置在電路板上，不但可以縮減發光模組M1、M2的尺寸，還可提升電子裝置的信賴性。
此外，本發明並提供一種發光模組的製造方法，可用以製造第一實施例以及第二實施例的發光模組M1、M2。請參照圖7，顯示本發明實施例的發光模組的製造方法的流程圖。
在步驟S100中，將至少一驅動元件暫時設置在一暫時性載板上，其中，至少一驅動元件包括一驅動晶片以及設置於驅動晶片上的一重分佈線路結構。驅動晶片具有一第一表面以及與第一表面相反的一第二表面，且重分佈線路結構至少包括位於第一表面上的多個第一焊墊以及位於第二表面上的多個第二焊墊，且其中一第一焊墊電性連接於其中一第二焊墊。
在步驟S110中，將至少一發光晶片固設於驅動晶片的第一表面上，其中，至少一發光晶片通過多個第一焊墊電性連接於驅動晶片。
在步驟S120中，形成一初始封裝結構，以包覆至少一發光晶片以及至少一驅動元件。
在步驟S130中，切割初始封裝結構並移除暫時性載板，以形成包括有至少一發光晶片與至少一驅動元件的發光模組。
請繼續參照圖8至圖15，顯示本發明的發光模組在各步驟中的局部剖面示意圖。請先參照圖8，多個驅動元件1被設置在一暫時性載板上。驅動元件1例如是第一實施例或者是第二實施例的驅動元件1。
據此，參照圖3，每一個驅動元件1包括驅動晶片10以及設置於驅動晶片10上的重分佈線路結構11。驅動晶片10具有第一表面10a以及與第一表面10a相反的第二表面10b。如前文所述，重分佈線路結構11包括依序設置在第一表面10a的第一介電層110、圖案化導電層111以及第二介電層112。每一個第一焊墊113a、113b會電性連接於驅動晶片10的其中一對應的接觸焊盤100a~100e。
重分佈線路結構11還包括設置在第二表面10b的多個第二焊墊114a~114d。重分佈線路結構11還進一步包括貫穿驅動晶片10的多個導電柱115a~115d(或者是一側表面線路層116)，以使每一個第二焊墊114a~114d可電性連接於驅動晶片10的對應的接觸焊盤100a~100d。其中一個第二焊墊114a會電性連接於其中一個第一焊墊113a，其餘第二焊墊114b~114d分別電性連接於100b~100d。在一實施例中，可以在晶圓階段，也就是切割晶圓之前，完成驅動晶片10的製備，以及在驅動晶片10上形成圖1以及圖4的實施例所繪示的重分佈線路結構。之後，再對晶圓執行切割步驟，以將晶圓切割成多個彼此獨立的驅動元件1。
接著，如圖8所示，將多個彼此獨立的驅動元件1設置在一暫時性載板P1上。需說明的是，在圖8的實施例中，只繪示重分佈線路結構11的第一焊墊113a與第二焊墊114b、114c，而省略繪示其他部份。第一焊墊113a與第二焊墊114b、114c分別位於驅動元件1的兩相反側。當多個驅動元件1設置在暫時性載板P1上時，任兩個驅動元件1相隔一預定距離，且每一個驅動元件1的第二焊墊114b、114c朝向暫時性載板P1設置。
請繼續參照圖9，將至少一發光晶片2a~2c設置在每一個驅動元件1上。在圖9中，繪示三個發光晶片2a~2c為例。每一個發光晶片2a~2c以焊接方式設置在驅動元件1上，也就是通過對應的第一焊墊113a、113b而設置在驅動元件1上，並電性連接於驅動晶片10。
之後，形成初始封裝結構，以包覆每一個發光晶片2a~2c以及每一個驅動元件1。請參照圖10至圖14，繪示形成初始封裝結構的詳細流程。
如圖10所示，形成初始封裝膠層30’，以包覆每一驅動元件1以及每一個發光晶片2a~2c。每一發光晶片2a~2c的出光面20會裸露在初始封裝膠層30’的頂面30’a。換句話說，初始封裝膠層30’並不會覆蓋住發光晶片2a~2c的出光面20，每一發光晶片2a~2c的出光面20會與初始封裝膠層30’的頂面 30’a大致切齊。
在一實施例中，形成初始封裝膠層30’的方式可以是執行熱壓合工藝，以使一膠料填入任兩個驅動元件1之間的間隙以及任兩個發光晶片2a~2c之間的間隙，從而形成初始封裝膠層30’。前述的膠料可選擇在經過加熱之後具有流動性的材料，例如是半固化膠片或者是固態膠片。在本實施例中，初始封裝膠層30’的材料為透光矽膠。
另外，要說明的是，在形成初始封裝膠層30’的過程中，膠料也會流到驅動晶片10的第二表面10b以及暫時性載板P1之間的空隙。也就是說，初始封裝膠層30’會填入由任兩個第二焊墊114b、114c所定義的一間隙內。據此，初始封裝膠層30’的底面30b是與第二焊墊114b、114c的表面大致切齊，可以避免吃錫短路問題所導致的組裝偏移或者降低良率。
請參照圖11，設置一初始擴光層31’於初始封裝膠層30’的頂面30’a上，以讓出光混光更均勻。初始擴光層31’的材料可以選擇透明或半透明的材料。在一實施例中，初始擴光層31’的材料可選擇摻雜螢光粉、二氧化鈦或者是二氧化矽的可透光矽膠。在本實施例中，由於發光晶片2a~2c的出光面20會裸露於初始封裝膠層30’的頂面30’a，因此初始擴光層31’會共同接觸初始封裝膠層30’的頂面30’a以及發光晶片2a~2c的出光面20。
請參照圖12，接著對位於各發光模組M1/M2週邊的初始封裝膠層30’以及初始擴光層31’執行一預切步驟，以形成一開槽H1。開槽H1位於發光晶片2a~2c周圍，並由初始擴光層31’的一外表面向下延伸至初始封裝膠層30’內直至大約與第一焊墊113a、113b表面齊平或稍微低於該表面。也就是說，開槽H1的深度至少會等於或大於發光晶片2a~2c的厚度與初始擴光層31’的厚度的總和。
請參照圖13，填入一反射膠於開槽H1內，以形成環繞發光晶片2a~2c側壁的一初始反射邊框32’。 換句話說，反射邊框的高度至少會等於或大於發光晶片2a~2c的厚度與擴光層31’的厚度的總和。在一實施例中，形成初始反射邊框32’的方式可以是執行熱壓合工藝。初始反射邊框32’的材料可以是摻雜二氧化鈦或者是二氧化矽的矽膠，可反射由發光晶片2a~2c所產生的光束，並調整發光模組M1/M2的出光角度。在形成初始反射邊框32’之後，即完成初始封裝結構3的製作。
之後，請參照圖14以及圖15，對初始封裝結構3執行切割步驟C1，以將初始封裝結構3分割成多個發光模組M1/M2。每一個發光模組M1/M2具有至少一驅動元件1以及設置在驅動元件1上的發光晶片2a~2c。
[實施例的有益效果]
綜上所述，本發明的其中一有益效果在於，在本發明實施例所提供的發光模組及其製造方法中，通過驅動元件1包括一驅動晶片10以及設置於驅動晶片10上的一重分佈線路結構11，且重分佈線路結構11至少包括位於第一表面10a上的多個第一焊墊113a、113b以及位於第二表面10b上的多個第二焊墊114a~114d，其中一第一焊墊113a電性連接於其中一第二焊墊114a，以及至少一發光晶片2a~2c設置於驅動晶片10的第一表面10a上，並通過多個第一焊墊113a、113b電性連接於驅動晶片10的技術手段，可以形成無封裝基板以及無打線結構的發光模組M1、M2，從而縮減發光模組M1、M2的整體尺寸。
進一步而言，在本發明中，具有重分佈線路結構11的驅動元件1本身除了可用來承載發光晶片2a~2c之外，並可使發光晶片2a~2c與驅動晶片10之間電性連接，而且可利用重分佈線路層(RDL)形成側表面線路層以及矽穿孔(TSV)等方式充份應用於驅動元件1，藉由上、下電性相連，提供較短的導電線路導電路徑，以便減少信號傳播距離、降低電容並提高總的電路性能。此外，發光模組M1、M2的整體封裝體積小、具高整合度、高效率。因此，相較於現有發光二極體封裝模組，其使用一般的封裝基板來承載發光晶片以及驅動晶片，本發明實施例的發光模組M1、M2的整體尺寸可被進一步縮減，而符合電子產品朝向輕薄短小發展的趨勢。
再者，相較於現有技術的發光二極體封裝模組(其發光晶片與驅動晶片是分別水平設置在同一電路板上)，本發明所提供的發光模組M1、M2中，發光晶片2a~2c是被獨立封裝於驅動元件1上，因此，發光晶片2a~2c所產生的光束較不會受驅動晶片10的干擾，從而可使混光更均勻。
另外，在發光模組M1、M2的底部直接設置第二焊墊114a~114d，可以使發光模組M1、M2通過焊接而直接裝設在電路板上。據此，本發明實施例的發光模組M1、M2可以不使用複雜的打線制程，而直接通過位於底部的多個第二焊墊114a~114d設置在電路板上，可提升電子裝置的信賴性。
另一方面，當發光模組M1、M2中包括多個發光晶片2a~2c時，擴光層31以及反射邊框32可用以使這些發光晶片2a~2c所產生的光束混光更均勻且出光角度得以改善。
以上所公開的內容僅為本發明的優選可行實施例，並非因此侷限本發明的申請專利範圍，所以凡是運用本發明說明書及圖式內容所做的等效技術變化，均包含於本發明的申請專利範圍內。
M1,M2:發光模組 1:發光模組 10:驅動晶片 10a:第一表面 100a:工作電壓接觸焊盤 100b:資料輸入接觸焊盤 100c:資料輸出接觸焊盤 100d:公共連線接觸焊盤 100e:電流輸出接觸焊盤 10b:第二表面 10s:側表面 11:重分佈線路結構 110:第一介電層 110h:第一導電通孔 110a~110d:通孔 111:圖案化導電層 111a:第一線路層 111b:第二線路層 111c:第三線路層 112:第二介電層 112h:第二導電通孔 113a,113b:第一焊墊 114:焊墊圖案層 114a~114d:第二焊墊 115a~115d:導電柱 116:側表面線路層 116a~116d:側面導電部份 2a~2c:發光晶片 20:出光面 3:封裝結構 30:封裝膠層 30a:頂面 30b:底面 301:上半部 302:下半部 31:擴光層 32:反射邊框 P1:暫時性載板 30’:初始封裝膠層 30’a:頂面 31’:初始擴光層 H1:開槽 32’:初始反射邊框 C1:切割步驟
圖1為本發明第一實施例的發光模組的立體分解***示意圖。
圖2為本發明第一實施例的發光模組在另一角度的立體示意圖。
圖3為本發明第一實施例的發光模組沿圖1的線III-III的剖面示意圖。
圖4為本發明第二實施例的發光模組的立體分解示意圖。
圖5為本發明第二實施例的發光模組在另一角度的立體示意圖。
圖6為本發明第二實施例的發光模組沿圖4的線VI-VI的剖面示意圖。
圖7為本發明實施例的發光模組的製造方法的流程圖。
圖8為本發明實施例的發光模組在圖7的步驟S100中的局部剖面示意圖。
圖9為本發明實施例的發光模組在圖7的步驟S110中的局部剖面示意圖。
圖10至圖14分別為本發明實施例的發光模組在圖7的步驟S120的各流程中的局部剖面示意圖。
圖15為本發明實施例的發光模組在圖7的步驟S130中的局部剖面示意圖。
M1:發光模組
1:發光模組
10:驅動晶片
10a:第一表面
100a:工作電壓接觸焊盤
100b:資料輸入接觸焊盤
100c:資料輸出接觸焊盤
100d:公共連線接觸焊盤
100e:電流輸出接觸焊盤
10b:第二表面
11:重分佈線路結構
110:第一介電層
110h:第一導電通孔
110a~110d:通孔
111:圖案化導電層
111a:第一線路層
111b:第二線路層
111c:第三線路層
112:第二介電層
112h:第二導電通孔
113a,113b:第一焊墊
114:焊墊圖案層
114a~114d:第二焊墊
115a~115d:導電柱
2a~2c:發光晶片
20:出光面
3:封裝結構
30:封裝膠層
30a:頂面
30b:底面
301:上半部
302:下半部
31:擴光層
32:反射邊框

Claims (18)

  1. 一種發光模組，其包括： 一驅動元件，其包括驅動晶片以及設置於所述驅動晶片上的重分佈線路結構，其中，所述驅動晶片具有第一表面以及與所述第一表面相反的第二表面，所述重分佈線路結構包括位於所述第一表面上的多個第一焊墊以及位於所述第二表面上的多個第二焊墊，至少一所述第一焊墊電性連接於至少一所述第二焊墊；以及 至少一發光晶片，其設置於所述驅動晶片的所述第一表面上，並通過所述多個第一焊墊電性連接於所述驅動晶片。
  2. 如請求項1所述的發光模組，其中，所述驅動晶片還包括位於所述第一表面上的多個接觸焊盤，多個所述接觸焊盤包括工作電壓接觸焊盤、資料輸入接觸焊盤、資料輸出接觸焊盤、公共連線接觸焊盤以及至少一電流輸出接觸焊盤。
  3. 如請求項2所述的發光模組，其中，所述重分佈線路結構還包括第一介電層以及圖案化導電層，其中，所述第一介電層位於所述圖案化導電層與所述第一表面之間，並具有多個第一導電通孔，且所述圖案化導電層設置於所述第一介電層上，並分別通過所述多個第一導電通孔電性連接於所述多個接觸焊盤。
  4. 如請求項3所述的發光模組，其中，所述重分佈線路結構還包括一第二介電層，所述第二介電層設置於所述圖案化導電層上，並具有多個第二導電通孔，且多個所述第一焊墊設置於所述第二介電層上，並分別通過所述多個第二導電通孔電性連接於所述圖案化導電層，從而所述至少一發光晶片電性連接於所述驅動晶片。
  5. 如請求項4所述的發光模組，其中，所述圖案化導電層包括彼此分隔設置且相互絕緣的多個線路層，所述多個線路層包括： 第一線路層，其電性連接於所述工作電壓接觸焊盤，其中，所述第一線路層電性連接於其中一所述第一焊墊以及其中一所述第二焊墊； 第二線路層，其電性連接於至少一所述電流輸出接觸焊盤，其中，所述第二線路層電性連接於另一所述第一焊墊；以及 多個第三線路層，多個所述第三線路層分別電性連接於所述資料輸入接觸焊盤、所述資料輸出接觸焊盤與公共連線接觸焊盤，其中，至少一個所述第三線路層電性連接於另一所述第二焊墊。
  6. 如請求項5所述的發光模組，其中，所述重分佈線路結構包括側表面線路層，所述側表面線路層設置於所述驅動晶片的一側表面上，且所述第一線路層與所述第三線路層通過所述側表面線路層，以分別電性連接於其中一所述第二焊墊與另一所述第二焊墊。
  7. 如請求項5所述的發光模組，其中，所述重分佈線路結構包括多個貫穿所述驅動晶片的導電柱，所述圖案化導電層通過所述多個導電柱電性連接於所述多個第二焊墊。
  8. 如請求項2所述的發光模組，其中，所述多個第二焊墊共同形成焊墊圖案層，且所述圖案化導電層的總面積小於所述焊墊圖案層的總面積。
  9. 如請求項1至8中任一項所述的發光模組，其中，所述發光模組還進一步包括：封裝結構，其包覆所述驅動元件以及所述至少一發光晶片，其中，所述封裝結構覆蓋所述第二表面的一部份，以裸露所述多個第二焊墊表面。
  10. 如請求項9所述的發光模組，其中，所述發光模組為包括多個發光晶片的混光式發光模組，其中，所述多個發光晶片都設置於所述驅動晶片的所述第一表面上，並通過所述多個第一焊墊電性連接於所述驅動晶片，以分別用以產生具有不同峰值波長的光束。
  11. 如請求項9所述的發光模組，其中，所述封裝結構包括： 封裝膠層，其圍繞所述驅動晶片以及所述至少一發光晶片的所述側表面，其中，所述封裝膠層的其中一部份填入由任兩個所述第二焊墊所定義的間隙內，且所述封裝膠層的另一部份包覆所述至少一發光晶片周圍； 擴光層，其設置於所述至少一發光晶片的出光面上；以及 反射邊框，其設置于所述封裝膠層上，並環繞所述至少一發光晶片以及所述擴光層。
  12. 如請求項11所述的發光模組，其中，所述封裝膠層的頂面與所述至少一發光晶片的出光面齊平或者所述封裝膠層的頂面鄰近於所述至少一發光晶片的出光面。
  13. 如請求項12所述的發光模組，其中，所述封裝膠層的底面與所述第二焊墊所裸露出的表面齊平。
  14. 如請求項13所述的發光模組，其中，所述封裝膠層的材料為透明材料，所述擴光層的材料為透明或半透明材料，所述反射邊框的材料為摻雜二氧化鈦或者是二氧化矽的矽膠。
  15. 如請求項11所述的發光模組，其中，所述反射邊框的高度至少會等於或大於所述至少一發光晶片的厚度與所述擴光層的厚度的總和。
  16. 一種製造如請求項1至15中任一項所述的發光模組的方法，其中，所述方法包括： 配置至少一驅動元件，其中，所述至少一驅動元件包括驅動晶片以及設置於所述驅動晶片上的重分佈線路結構，其中，所述驅動晶片具有第一表面以及與所述第一表面相反的第二表面，所述重分佈線路結構至少包括位於所述第一表面上的多個第一焊墊以及位於所述第二表面上的多個第二焊墊，且至少一所述第一焊墊電性連接於至少一所述第二焊墊； 將至少一發光晶片設置於每一所述驅動晶片的所述第一表面上，其中，所述至少一發光晶片通過所述多個第一焊墊電性連接於所述驅動晶片； 形成初始封裝結構，以包覆所述至少一發光晶片以及所述至少一驅動元件；以及 切割所述初始封裝結構，以形成包括有所述至少一發光晶片與所述至少一驅動元件的發光模組。
  17. 如請求項16所述的方法，其中，形成所述初始封裝結構的步驟還進一步包括： 形成初始封裝膠層，其中，所述初始封裝膠層包覆每一所述驅動元件以及所述至少一發光晶片，其中，所述至少一發光晶片的出光面裸露在所述初始封裝膠層的頂面； 設置初始擴光層於所述初始封裝膠層的所述頂面上； 對所述初始封裝膠層以及所述初始擴光層執行預切步驟，以形成開槽，所述開槽圍繞所述至少一發光晶片，並由所述初始擴光層的外表面向下延伸至所述初始封裝膠層內；以及 填入反射膠於所述開槽內，以形成初始反射邊框，所述初始反射邊框環繞所述至少一發光晶片的側壁。
  18. 如請求項17所述的方法，其中，在形成所述初始封裝膠層的步驟中，所述初始封裝膠層填入由任兩個所述第二焊墊所定義的間隙內。
TW109124667A 2019-10-28 2020-07-22 發光模組及其製造方法 TWI782297B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201911032149.7 2019-10-28
CN201911032149.7A CN112736072B (zh) 2019-10-28 2019-10-28 发光模组及其制造方法

Publications (2)

Publication Number Publication Date
TW202118093A true TW202118093A (zh) 2021-05-01
TWI782297B TWI782297B (zh) 2022-11-01

Family

ID=75586298

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109124667A TWI782297B (zh) 2019-10-28 2020-07-22 發光模組及其製造方法

Country Status (3)

Country Link
US (1) US11437355B2 (zh)
CN (1) CN112736072B (zh)
TW (1) TWI782297B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7407531B2 (ja) * 2019-07-12 2024-01-04 株式会社ジャパンディスプレイ Ｌｅｄモジュール及びｌｅｄモジュールを含む表示装置
JP7216678B2 (ja) * 2020-02-10 2023-02-01 株式会社東芝 光結合装置
CN212648273U (zh) * 2020-07-29 2021-03-02 隆达电子股份有限公司 发光二极管装置
CN113838959A (zh) * 2021-09-23 2021-12-24 錼创显示科技股份有限公司 微型发光二极管封装结构与微型发光二极管显示装置
CN114141937B (zh) * 2021-11-16 2024-01-09 Tcl华星光电技术有限公司 背光板及显示面板
CN114783959A (zh) * 2022-03-30 2022-07-22 弘凯光电(江苏)有限公司 一种封装结构及封装方法
TW202347752A (zh) * 2022-05-23 2023-12-01 晶元光電股份有限公司 發光裝置及其製造方法
CN115763453A (zh) * 2022-10-21 2023-03-07 武汉华星光电半导体显示技术有限公司 拼接显示面板和显示终端
CN116544209B (zh) * 2023-07-03 2023-09-26 苏州科阳半导体有限公司 一种发光芯片及其制备方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWM386573U (en) * 2009-08-03 2010-08-11 Blue Star Lighting Technology Co Ltd Light-emitting component structure with a driving circuit
US10665578B2 (en) * 2015-09-24 2020-05-26 Apple Inc. Display with embedded pixel driver chips
US10068853B2 (en) * 2016-05-05 2018-09-04 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package and method of fabricating the same
US10516081B1 (en) * 2017-04-20 2019-12-24 Apple Inc. High efficiency hexagon LED for micro LED application
US10733930B2 (en) * 2017-08-23 2020-08-04 Facebook Technologies, Llc Interposer for multi-layer display architecture
TWI699012B (zh) * 2018-02-21 2020-07-11 華立捷科技股份有限公司 發光晶片封裝結構及封裝方法
CN111684576B (zh) * 2018-02-28 2023-12-19 苹果公司 具有嵌入式像素驱动器芯片的显示器
TWI662660B (zh) * 2018-09-03 2019-06-11 欣興電子股份有限公司 發光二極體封裝結構及其製造方法
TWI676262B (zh) * 2018-09-28 2019-11-01 大陸商北京易萊特科技有限公司 超小間距覆晶集成顯示模組及利用其之顯示裝置
TWI703685B (zh) * 2018-11-21 2020-09-01 欣興電子股份有限公司 發光二極體封裝及其製作方法
TWM581770U (zh) * 2019-03-13 2019-08-01 葳天科技股份有限公司 Light-emitting diode package structure
TWI734175B (zh) * 2019-08-21 2021-07-21 矽品精密工業股份有限公司 電子封裝件及其製法與電子封裝模組

Also Published As

Publication number Publication date
TWI782297B (zh) 2022-11-01
US11437355B2 (en) 2022-09-06
US20210125973A1 (en) 2021-04-29
CN112736072A (zh) 2021-04-30
CN112736072B (zh) 2024-02-09

Similar Documents

Publication Publication Date Title
TWI782297B (zh) 發光模組及其製造方法
TWI528508B (zh) 高功率發光二極體陶瓷封裝之製造方法
CN105990309B (zh) 封装基板及应用其的封装结构
JP5112049B2 (ja) サブマウントを置かないフリップチップ発光ダイオード素子
TWI441350B (zh) 樹脂填封發光體及其製造方法
TWI459581B (zh) 用於半導體發光裝置封裝之子基板及包含子基板之半導體發光裝置封裝
WO2013168802A1 (ja) Ｌｅｄモジュール
US20070278513A1 (en) Semiconductor light emitting device and method of fabricating the same
CN210778585U (zh) 发光二极管封装器件和显示装置
KR101488451B1 (ko) 멀티칩 ｌｅｄ 패키지
WO2012050110A1 (ja) Ｌｅｄモジュール
WO2010050067A1 (ja) 発光素子パッケージ用基板及び発光素子パッケージ
US10699988B2 (en) Chip packaging method and package structure
CN101728466A (zh) 高功率发光二极管陶瓷封装结构及其制造方法
KR20120084554A (ko) 발광소자 패키지 및 그 제조 방법
TW201937763A (zh) 發光晶片封裝結構及封裝方法
TWI416773B (zh) 發光二極體製造方法
CN112086405B (zh) 具有内埋芯片的基板结构及使用其的发光装置
TWI395346B (zh) 發光元件的封裝結構
EP2668675B1 (en) Light emitting device chip scale package
JP5286122B2 (ja) 半導体発光装置および半導体発光装置の製造方法
JPH10229097A (ja) チップ型半導体の製造方法
CN214956944U (zh) 发光封装模组
JP2013120898A (ja) 半導体デバイスおよびその製造方法
TWI775682B (zh) 光源元件、光源元件的製備方法及顯示裝置