TW202103330A - 碳化矽半導體元件 - Google Patents

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Abstract

一種碳化矽半導體元件包括漂移層、多個第一摻雜區、多個第二摻雜區和金屬層。漂移層具有第一導電性以及表面，主動區被定義在表面中。第一摻雜區具有第二導電性，並且規則佈置在主動區中。第一摻雜區具有第一最小寬度和第一面積，並且彼此之間以第一最小間距相互隔開。第二摻雜區具有第二導電性，並且規則佈置在主動區之中。第二摻雜區具有大於第一最小寬度的第二最小寬度以及大於第一面積的第二面積，且第二摻雜區與第一摻雜區之間以小於第一最小間距的第二最小間距相互隔開。金屬層設置在漂移層的表面上，且與漂移層形成蕭特基能障接觸。

Description

碳化矽半導體元件
本說明書是有關於一種碳化矽半導體元件，特別是有關於一種具有蕭特基能障(Schottky barrier)的碳化矽半導體元件。
蕭特基能障二極體(Schottky barrier diodes，SBDs)是利用金屬層和摻雜半導體層之間產生的金屬-半導體接面(metal-semiconductor junction)所形成的二極體，具有兩個比傳統PiN二極體(PiN diodes)更優異的特性。第一，蕭特基能障二極體的蕭特基能障小於PiN二極體的內建電位(built-in potential)，具有較低的順向壓降。因此，只需要較小的順向電壓即可開啟蕭特基能障二極體，並允許電流沿順向偏壓方向流動。第二，蕭特基能障二極體是單載子元件，只有一種載子(通常是電子)參與元件的導通電流；而PiN二極體則有兩種載子(電子和電洞)參與元件的導通過程。這使得PiN二極體的反向恢復時間較長，且使PiN二極體在能夠阻斷反向電壓之前，產生較大的反向恢復電流，因此限制了PiN二極體的開關速度並增加了開關損耗。由於矽的能隙較小(1.1eV)，由矽製成的蕭特基能障二極體僅可用於阻斷低於300V的電壓。採用碳化矽(SiC)製成的蕭特基能障二極體可以承受高達3300V的偏壓，並且已有額定電壓從650V至1700V的商用化產品且廣泛用於電力電子領域。然而，在高反向偏壓下，由於施加在半導體-金屬界面上的電場所引起的能障降低效應(barrier lowering effect)，會降低使得蕭特基能障降低，造成單純的蕭特基能障二極體反向漏電流增加，甚至導致提早崩潰。
為了減少漏電流，目前經常使用例如接面能障蕭特基(junction barrier Schottky，JBS)二極體或整併PiN蕭特基(merged PiN Schottky，MPS)二極體等結構，來屏蔽反向偏壓下施加在能障接面上的電場。其中，蕭特基能障接觸形成在兩個p型重摻雜(p +)區域之間的n型漂移層的表面上。由於，這些p型重摻雜區和n型漂移層形成的pn接面隨反向偏壓形成空乏區的速度比蕭特基能障接觸更快。因此，如果搭配n型漂移層的摻雜濃度和設定的額定電壓來適當設計這些p型重摻雜區之間的間距，則可以提供良好的屏蔽。一般而言，如果p型重摻雜區之間的間距越小，在反向偏壓下夾止電場(pinch-off)的效果更好，因此可以有效地降低漏電流。但是，p型重摻雜區之間的間距較小時，也會因為場效電晶體通道 (JFET channel) 電阻增加，而提高接面能障蕭特基二極體/整併PiN蕭特基二極體(JBS/MPS)的整體微分電阻(differential resistance)。
與簡單的蕭特基二極體相比，接面能障蕭特基二極體/整併PiN蕭特基二極體的另一個優勢，是能夠承受較高的順向浪湧電流(surge currents)。例如，在電源啟動的瞬間，可能會產生很高的瞬態順向湧浪電流(inrush currents)，並且必須將其導走。接面能障蕭特基二極體/整併PiN蕭特基二極體中在這種狀態下，其中的pn接面會開始導通病植入少數載子(電洞)，而產生漂移層的電導率調變 (conductivity modulation)效應，降低電阻並減少熱量的產生，從而避免元件發生熱跑脫 (thermal run-away)而失效。 理想情況下，接面能障蕭特基二極體/整併PiN蕭特基二極體的特定的比微分電阻 (specific differential resistance)(即微分電阻乘上主動區面積 R x A，單位為mΩ.cm2 ) 越小越好。較小的比微分電阻，可在相同的額定電流下擁有更高的順向電流密度，並可實現更小的晶片尺寸。這不僅可降低成本，也可降低碳化矽蕭特基能障二極體中主要影響切換損耗的電容電荷(capacitive charge，Qc)。接面能障蕭特基二極體/整併PiN蕭特基二極體中，蕭特基能障接觸區域所佔的比例高，可降低元件的比微分電阻，但是增加p型重摻雜區的面積比例，則會提高元件承受浪湧電流的能力，如美國專利第US 6,861,723號和第US 8,232,558號中所述。有時候p型重摻雜區佔主動區的比例甚至會超過50％，例如論文 Mater. Sci. Forum, 717, pp.929-932, 2012所載。降低元件的比微分電阻R×A和維持良好的順向浪湧電流承受能力之間存在著一取捨(trade-off)關係。
本說明書的一實施例公開一種碳化矽半導體元件，其中碳化矽半導體元件包括一個漂移層、多個第一摻雜區、多個第二摻雜區和一個金屬層。漂移層具有第一導電性以及一表面，主動區被定義在此表面中。此多個第一摻雜區具有第二導電性，並且規則地佈置在主動區之中。其中，每一個第一摻雜區具有第一最小寬度和第一面積，並且彼此之間以第一最小間距(spacing)相互隔開。此多個第二摻雜區具有第二導電性，並且規則地佈置在主動區之中。其中，每一個第二摻雜區具有大於第一最小寬度的第二最小寬度以及大於第一面積的第二面積，且第二摻雜區與第一摻雜區之間以小於第一最小間距的第二最小間距相互隔開。金屬層設置在漂移層的表面上，並且與漂移層形成蕭特基能障接觸。
本說明書的另一實施例公開一種碳化矽半導體元件，其中碳化矽半導體元件包括一個漂移層、多個第一摻雜區、多個第二摻雜區、至少一個第三摻雜區和一個金屬層。漂移層具有第一導電性以及一表面，主動區被定義在此表面中。此多個第一摻雜區具有第二導電性，並且規則地佈置在主動區之中。其中，每一個第一摻雜區具有第一最小寬度和第一面積，並且彼此之間以第一最小間距相互隔開。此多個第二摻雜區具有第二導電性，並且規則地佈置在主動區之中。其中，每一個第二摻雜區具有大於第一最小寬度的第二最小寬度以及大於第一面積的第二面積，且第二摻雜區與第一摻雜區之間以小於第一最小間距的第二最小間距相互隔開。此至少一個第三摻雜區具有第二導電性，並且佈置在主動區內。其中，此至少一個第三摻雜區顯著大於多個第一摻雜區中的每一個。金屬層設置在漂移層的表面上並且與漂移層形成蕭特基能障接觸。
本說明書的實施例提供一種具有蕭特基能障接觸的碳化矽半導體元件，可以降低比微分電阻，並在保持較低反向漏電流的同時，具有良好的順向浪湧電流承受能力。為讓本說明書上述實施例和其他目的、特徵和優點能更明顯易懂，下文特舉數個實施例，並配合所附圖式，作詳細說明如下。
但必須注意的是，這些特定的實施案例與方法，並非用以限定本發明。本發明仍可採用其他特徵、元件、方法及參數來加以實施。較佳實施例的提出，僅用以例示本發明的技術特徵，並非用以限定本發明請求保護的專利範圍。本領域的技術人員可根據以下說明書的描述，在不脫離本發明的精神範圍內，作均等的修飾與變化。在不同實施例與圖式之中，相同的元件，將以相同的元件符號加以表示。
請參照圖1A和圖1B，圖1A是根據本說明書的一實施例所繪示的接面能障蕭特基二極體/整併PiN蕭特基二極體100的結構剖面圖；圖1B是根據圖1A所示的接面能障蕭特基二極體/整併PiN蕭特基二極體100的簡化電路圖。接面能障蕭特基二極體/整併PiN蕭特基二極體100包括陰極112、重摻雜的n型碳化矽基板101、輕摻雜的n型漂移層102、重摻雜的p型區(p +摻雜區)103和金屬層104 。其中，重摻雜的n型碳化矽基板101位於陰極112上。n型漂移層102形成在重摻雜的n型碳化矽基板101的頂部上並且通常採用磊晶技術所形成。p+摻雜區103是以從表面離子植入的方式形成在n型漂移層中。該p+摻雜區103從n型漂移層102的表面102a延伸到n型漂移層102之中。金屬層104設置在n型漂移層102上，並且在其表面上與n型漂移層102的n型區域102b形成蕭特基能障接觸(蕭特基區域)105。在本說明書的一些實施例中，構成金屬層104的材料，包括鈦、鉬、鎳、鋁、氮化鈦、氮化鉬、氮化鎳、氮化鋁、氧化鈦、氧化鉬、氧化鎳、氧化鋁或以上的組合。當對元件施加順向偏壓時，沿著電流路徑，該接面能障蕭特基二極體/整併PiN蕭特基二極體100的半單元晶胞的串聯比微分電阻包含了通道電阻(
Figure 02_image001
)、擴散電阻(
Figure 02_image003
)、漂移電阻(
Figure 02_image005
)和基板電阻(
Figure 02_image007
)，且可分別以下述算式(1)、(2)、(3)和(4)表示之：
Figure 02_image009
(1)
Figure 02_image011
(2)
Figure 02_image013
(3)
Figure 02_image015
(4)
其中，p是單元晶胞的跨距寬度，w是p +摻雜區103的寬度，s是蕭特基區105的寬度，
Figure 02_image017
是n型區102b的空乏區寬度(depletion width)，
Figure 02_image019
是p +摻雜區103的接面深度。
Figure 02_image021
是n型漂移層102的電阻率，
Figure 02_image023
是重摻雜的n型碳化矽基板101的電阻率。
當對接面能障蕭特基二極體/整併PiN蕭特基二極體100施以順向偏壓(
Figure 02_image025
)時，其順向壓降可以寫為算式(5)：
Figure 02_image026
(5)
其中，
Figure 02_image028
是順向電流密度，Vt是蕭特基二極體(蕭特基區域105)的切入電壓。從算式(1)和(2)可知，當蕭特基區域105與晶胞跨距寬度的比值(s/p)較大，則比微分電阻會較低。
圖2A是根據本說明書的一實施例所繪示的一種碳化矽半導體元件200的部分結構俯視圖；圖2B是沿著圖2A中的切線C1所繪示的碳化矽半導體元件200結構剖面圖。碳化矽半導體元件200包括基板211、漂移層201、多個第一摻雜區202、多個第二摻雜區203(圖2A和圖2B僅繪示多個第二摻雜區中的其中一個)、陰極接觸212和陽極金屬層213。
其中，漂移層201形成在基板211的一側上；陰極接觸212形成在基板211的一側，且與漂移層202相對。漂移層201具有上表面201a，在上表面201a中定義了至少一個主動區210。多個第一摻雜區202和多個第二摻雜區203均具有p型導電性，且都形成在主動區210之中。
陰極接觸212包括能夠與材料為n型碳化矽的基板211形成歐姆接觸的金屬，例如鎳。
漂移層201可以例如是2H、4H、6H、3C或15R等多型的n型碳化矽。其摻雜濃度約為(但不限於)2xl014 cm-3 至1x1017 cm-3 ，摻雜濃度的選擇係由設計對於碳化矽半導體元件200的阻斷電壓和比微分電阻的要求所決定。
第一摻雜區202和第二摻雜區203可以例如藉由離子植入的方式，將例如鋁或硼等p型摻質(較佳為鋁)植入到n型漂移層201中來形成。在本說明書的一些實施例中，多個第一摻雜區202和第二摻雜區203可以通過相同的離子植入製程同時形成；且二者具有相同的摻雜濃度。第一摻雜區202和第二摻雜區203的摻雜濃度範圍，可以為(但不限於)從1x1018 cm-3 至3x1019 cm-3 之間。
在本說明書的另一些實施例中，多個第一摻雜區202和第二摻雜區203可以通過不同的離子植入製程分別形成；且二者具有不同的摻雜濃度。
陽極金屬層213設置在漂移層201的表面201a上，分別與漂移層201的表面201a以及第一摻雜區202和第二摻雜區203接觸。陽極金屬層213包括鈦、鋁或鎳，其與未被第一摻雜區202和第二摻雜區203佔據的n型漂移層201形成蕭特基能障接觸205，並與第一摻雜區202和第二摻雜區203形成歐姆接觸206。
圖2A是根據本說明書的一實施例所繪示的碳化矽半導體元件200的主動區210的部分俯視結構，主動區210包括第一摻雜區202和第二摻雜區203。如圖3所繪示，主動區210是被接面終結延伸區220，例如p型保護環或接面終端延伸(junction termination extension，JTE)，所圍繞的區域。
第一摻雜區202規則地佈置在碳化矽半導體元件200的主動區210內。第一摻雜區202所述的「規則佈置」，較佳是指: 第一摻雜區202的幾何中心位於以歐幾里得平鋪方式排列(Euclidean tilings)的正多邊形單位晶胞207的幾何中心處。在本實施例中，如圖2A所繪示，每一個單位晶胞207具有正方形的形狀。且佈置在單位晶胞207幾何中心的第一摻雜區202也具有正方形的形狀且其幾何中心與單位晶胞207的幾何中心重疊。多個第一摻雜區202之每一者，具有第一最小寬度W1和第一面積A1，並且以第一最小間距S1彼此隔開。在本實施例中，根據圖2A和圖2B，第一最小寬度W1是正方形的第一摻雜區202的邊長，且第一最小寬度W1 加上第一最小間距S1等於對應單位晶胞207的正方形邊長(W1+S1)。第二摻雜區203規則地佈置在主動區210內。第一摻雜區域202中的任何相鄰二者之間存在一最小跨距(pitch)，在本實施例中該最小跨距即為單位晶胞207的正方形邊長(W1+S1)；第一最小寬度S1與此一最小跨距的比質介於1％至50％之間。第二摻雜區203所述的「規則佈置」，較佳是指:第二摻雜區203的幾何中心位於對應單位晶胞207的幾何中心處，進而在其所在的位置取代了第一摻雜區202，且以間隔特定數量的單位晶胞207的方式重複佈置。在一較佳實施例中，第二摻雜區203係以間隔兩個單位晶胞207的方式重複佈置(每一第二摻雜區203與下一第二摻雜區203間隔的跨距為兩單位晶胞207)。每一個第二摻雜區203具有第二最小寬度W2和第二面積A2，並且以第二最小間距S2與第一摻雜區202間隔。第二最小寬度W2大於第一最小寬度W1，且第二最小間距S2小於第一最小間距S1。
通過使用第二最小寬度W2大於第一最小寬度W1，且第二最小間距S2小於第一最小間距S1的設計，可以提高碳化矽半導體元件200承受浪湧電流的能力，如圖2B所繪示，用以打開位於碳化矽接面能障蕭特基二極體/整併PiN蕭特基二極體元件中的PiN二極體的導通開啟電壓(on-set voltage)
Figure 02_image029
，可以算式(6)表示之:
Figure 02_image031
(6)
通過增加p+區域的寬度w(第二最小寬度W2)和減小蕭特基區的寬度s(第二最小間距S2)的方式，可以使通道電阻和擴展電阻增加，並降低導通電壓，從而實現使位於第二摻雜區203中的嵌入PiN二極體比第一摻雜區202更早導通。第二摻雜區203較佳是規則地佈置在整個主動區上，而不是集中在主動區210的特定部分上。這是因為碳化矽的晶格具有比矽更高的點缺陷(point defeats)密度，因此所植入的電洞本來就具有較短的載子生命週期。利用分散的第二摻雜區203的和其較早導通的現象，可提供較佳的電導率調變效果。
決定最佳的第一最小間距S1的因素，包括n型漂移層201的摻雜濃度和厚度、p型第一摻雜區202的摻雜濃度和接面的深度等參數。且第一最小間距S1，應該大於零偏壓下在n型漂移區201中所產生的空乏區寬度的兩倍。例如，在一實施例中，當n型漂移層201具有 1x1016 cm-3 的摻雜濃度，且厚度為5μm；第一摻雜區20 2具有1x1019 cm-3 的摻雜濃度，且接面深度為0.3μm時；2μm的第一最小間距S1可以在反向650V下時提供低漏電流。上述條件所計算出的n型漂移層201的空乏區寬度約為0.57μm，小於第一最小間距S1的一半，從而確保導電通道不會被夾止(pinched off)。
第一最小寬度W1應為第一摻雜區202內部的空乏區寬度的至少兩倍。例如，利用上述n型漂移層201和p型第一摻雜區202的摻雜濃度進行估計，得到，在650V的反向偏壓下，位於第一摻雜區202內部的空乏區寬度約為0.008μm。這表示，即使第一最小寬度W1為0.02μm仍足以避免第一摻雜區202被完全空乏掉 (其中W1/(W1+S1)= 0.02/(2.02)= 0.099％)。
在本說明書的一個實施例中，正方形的第一摻雜區201的第一最小寬度W1為0.5μm，正方形的第一摻雜區201之間的第一最小間距S1為2μm。正方形第二摻雜區203的第二最小寬度W2為1μm，第二最小間距S2為1.5μm。如果碳化矽半導體元件200內僅包括第一摻雜區202，則p +區總計將僅佔據主動區210的4％面積。雖然可提供良好的比微分電阻，但是承受浪湧電流的能力仍然有限。如果將，例如50％的第一摻雜區202替換為第二摻雜區203，則可以提高承受浪湧電流的能力，而p+區所佔據的總面積僅占主動區210的10％。 相較之下，採用2μm寬度和2μm間距的正方形p+區域，則會佔據主動區210的有效面積25％。並且針對第一摻雜區201的不同寬度/間距0.5μm/2μm、1μm/1.5μm和2μm/2μm進行導通開啟電壓
Figure 02_image029
進行模擬，結果分別為14.74V、9.75V和9.95V。
圖4是根據本說明書的另一實施例的所繪示的一種碳化矽半導體元件400的局部結構俯視圖。碳化矽半導體元件400的結構與碳化矽半導體元件200的結構相似，差別在於第一摻雜區402的形狀和第二摻雜區403的形狀不同。在本實施例中，第一摻雜區402的形狀為圓形，並且根據正方形單位晶胞407的排列方式，規則的佈置在主動區410中。第二摻雜區403的形狀也為圓形，規則的佈置在主動區410中，並且在其所在的位置取代了第一摻雜區402。
圖5是根據本說明書的再一實施例的所繪示的一種碳化矽半導體元件500的局部結構俯視圖。碳化矽半導體元件500的結構與碳化矽半導體元件200的結構相似，差別在於第一摻雜區502、第二摻雜區503和單位晶胞507的形狀有所不同。在本實施方式中，單位晶胞507的形狀為六邊形；第一摻雜區502的形狀為六邊形，且根據單位晶胞507的排列方式規則地佈置在主動區510中。第二摻雜區503的形狀也為六邊形，規則地佈置在主動區510中，並且在其所在的位置取代了第一摻雜區502。
圖6是根據本說明書的又另一實施例的所繪示的一種碳化矽半導體元件600的局部結構俯視圖。碳化矽半導體元件600的結構與碳化矽半導體元件500的結構相似，差別在於第一摻雜區602、第二摻雜區603的形狀和單位晶胞607的形狀有所不同。在本實施方式中，單位晶胞607的形狀為六邊形。第一摻雜區602的形狀為圓形，並且根據單位晶胞607的排列方式，規則地佈置在主動區610中。第二摻雜區603的形狀也為圓形，規則地佈置在主動區610中，並且在其所在的位置取代了第一摻雜區602。
圖7是根據本說明書的又再一實施例的所繪示的一種碳化矽半導體元件700的局部結構俯視圖。碳化矽半導體元件700的結構與碳化矽半導體元件200的結構相似，差別在於第二摻雜區703的尺寸有所不同。在本實施方式中，單位晶胞707的形狀為正方形；第一摻雜區702的形狀為圓形，並且根據單位晶胞707的排列方式，規則地佈置在主動區710中。第二摻雜區703的形狀也為圓形，其規則地佈置在主動區710中。其中，第二摻雜區703的第二最小寬度W2大於第一最小寬度W1和第一最小間距S1的總合(即，W2＞W1+S1)，且第二摻雜區703在其所在的位置取代了與其完全或部分重疊的第一摻雜區702。
圖8A是根據本說明書的再另一實施例的所繪示的一種碳化矽半導體元件800的局部結構俯視圖。碳化矽半導體元件800的結構與碳化矽半導體元件200的結構相似，差別在於碳化矽半導體元件800還包括至少一個p型第三摻雜區808佈置在主動區810內。在本實施例中，第一摻雜區802的形狀為正方形，並且根據正方形單位晶胞807的排列方式，規則地佈置在主動區810中。第二摻雜區803的形狀也為正方形，規則地佈置在主動區810中，並在其所在的位置取代第一摻雜區802。一部分第一摻雜區802和第二摻雜區803，在佈置有第三摻雜區808的位置，被第三摻雜區808完全或部分取代。每一個第三摻雜區808顯著大於每一個第一摻雜區802。其中，所述的「顯著大於」是指第三摻雜區808的最小寬度至少是第一摻雜區802第一最小寬度W1的100倍。在本實施例中，如圖8A所繪示，僅繪示單一個形狀為圓形的第三摻雜區808。第一摻雜區802的第一最小寬度W1為0.5μm(即正方形第一摻雜區802的邊長)，第三摻雜區的最小寬度為50μm(即圓形第三摻雜區808的直徑)。在將碳化矽半導體元件800封裝成分立式元件或模組時，係將碳化矽半導體元件800晶粒的陰極812以錫膏等方式焊接到導線架或直接覆銅基板(direct bonded copper，DBC) 的銲墊(die-pad)上。而碳化矽半導體元件800晶粒的陽極804 ，如圖8B所示，通過例如鋁質封裝接合焊線 (bonding wire)、接合銲帶 (ribbon) 或接合銅片夾(copper clip)等方式的連接到另一個引腳上。第三摻雜區808的位置，較佳是根據接合焊線809或接合銅片夾在碳化矽半導體元件800上的焊點位置而定。在本實施例中，接合焊線係焊接至碳化矽半導體元件800的中央，即位於佈置於主動區810中央的第三摻雜區808上方。在面對短脈衝(short duration pulses)(例如10µs) 的浪湧電流時，電流會將被侷限在有限的側向區域內，顯著更大的第三摻雜區808可使嵌入式PiN二極體能夠更快地導通並有效吸收瞬態的高電流。
圖9A是根據本說明書的一實施例的所繪示的一種碳化矽半導體元件900的局部結構俯視圖。碳化矽半導體元件900的結構與碳化矽半導體元件800的結構相似，差別在於第三摻雜區908的形狀有所不同。在本實施方式中，碳化矽半導體元件900中第三摻雜區908的形狀為正方形。圖9B是根據本說明書的另一實施例的所繪示的一種碳化矽半導體元件900’的局部結構俯視圖。碳化矽半導體元件900’的結構與碳化矽半導體元件900的結構相似，差別在於第三摻雜區908’的形狀有所不同。在本實施方式中，碳化矽半導體元件900’中第三摻雜區908’的形狀為帶有圓角的正方形。
綜上所述，雖然本發明已提出複數個實施例將技術內容公開如上，但這些實施例並非用以限定本發明的保護範圍。當然，本發明還可有其它多種實施例，在不背離本發明精神及其實質的情況下，熟悉本領域的技術人員當可根據本發明作出各種相應的改變和變形，但這些相應的改變和變形都應屬於本發明所附的權利要求的保護範圍。
100:接面能障蕭特基二極體/整併PiN蕭特基二極體 112:陰極 101:n型碳化矽基板 102:n型漂移層102a:n型漂移層的表面 102b :n型漂移層的n型區域 103:重摻雜的p型區 104:金屬層105:蕭特基區 112:陰極200:碳化矽半導體元件 201:漂移層201a:漂移層的表面 202:第一摻雜區203:第二摻雜區 205:蕭特基能障接觸206:歐姆接觸 207:單位晶胞210:主動區 211:基板212:陰極接觸 213:陽極金屬層220:接面終結延伸區 400:碳化矽半導體元件402:第一摻雜區 403:第二摻雜區407:單位晶胞 410:主動區500:碳化矽半導體元件 502:第一摻雜區503:第二摻雜區 507:單位晶胞510:主動區 600:碳化矽半導體元件602:第一摻雜區 603:第二摻雜區607:單位晶胞 610:主動區700:碳化矽半導體元件 702:第一摻雜區703:第二摻雜區 707:單位晶胞710:主動區 800:碳化矽半導體元件802:第一摻雜區 803:第二摻雜區804:陽極 807:單位晶胞810:主動區 808:第三摻雜區809:鍵合導線 812:陰極900:碳化矽半導體元件 900’:碳化矽半導體元件908:第三摻雜區 908’:第三摻雜區A1:第一面積 A2:第二面積C1:切線 W1:第一最小寬度W2:第二最小寬度 S1:第一最小間距S2:第二最小間距 P:晶胞間距的寬度w:p+摻雜區的寬度 S:蕭特基區的寬度
Figure 02_image017
:n型區的耗盡寬度
Figure 02_image019
:p +摻雜區的接面深度
為了對本發明的上述實施例及其他目的、特徵和優點能更明顯易懂，特舉數個較佳實施例，並配合所附圖式，作詳細說明如下： 圖1A是根據本說明書的一實施例所繪示的接面能障蕭特基二極體/整併PiN蕭特基二極體的結構剖面圖； 圖1B是根據圖1A所示的接面能障蕭特基二極體/整併PiN蕭特基二極體的簡化電路圖; 圖2A是根據本說明書的一實施例所繪示的一種碳化矽半導體元件的部分結構俯視圖； 圖2B是沿著圖2A中的切線C1所繪示的碳化矽半導體元件結構剖面圖; 圖3是根據本說明書的一實施例所繪示的一種碳化矽半導體元件的結構俯視圖； 圖4是根據本說明書的另一實施例的所繪示的一種碳化矽半導體元件的局部結構俯視圖； 圖5是根據本說明書的再一實施例的所繪示的一種碳化矽半導體元件的局部結構俯視圖； 圖6是根據本說明書的又另一實施例的所繪示的一種碳化矽半導體元件的局部結構俯視圖； 圖7是根據本說明書的又再一實施例的所繪示的一種碳化矽半導體元件的局部結構俯視圖； 圖8A是根據本說明書的再另一實施例的所繪示的一種碳化矽半導體元件的局部結構俯視圖； 圖8B是根據圖8A中所繪示的碳化矽半導體元件分立或模組封裝結構剖面圖; 圖9A是根據本說明書的一實施例的所繪示的一種碳化矽半導體元件的局部結構俯視圖；以及 圖9B是根據本說明書的另一實施例的所繪示的一種碳化矽半導體元件的局部結構俯視圖。
無。
201:漂移層
201a:漂移層的表面
202:第一摻雜區
203:第二摻雜區
205:蕭特基能障接觸
206:歐姆接觸
207:單位晶胞
210:主動區
211:基板
212:陰極接觸
213:陽極金屬層
220:接面終結延伸區

Claims (16)

  1. 一種碳化矽半導體元件，包括： 一漂移層，具有一第一導電性以及一表面，一主動區被定義在該表面上； 多個第一摻雜區，具有一第二導電性，並且規則地佈置在該主動區之中；該多個第一摻雜區的每一者，具有一第一最小寬度和一第一面積，並且彼此之間以第一最小間距(spacing)相互隔開； 多個第二摻雜區，具有該第二導電性，並且規則地佈置在該主動區之中；該多個第二摻雜區的每一者，具有大於該第一最小寬度的一第二最小寬度以及大於該第一面積的一第二面積，且該第二摻雜區與第一摻雜區之間以小於該第一最小間距的一第二最小間距相互隔開；以及 一金屬層，設置在該漂移層的該表面上，並且與該漂移層形成一蕭特基能障接觸。
  2. 如申請專利範圍第1項所述之碳化矽半導體元件，其中該多個第一摻雜區和該多個第二摻雜區的一總面積，小於該主動區的一面積的25％。
  3. 如申請專利範圍第1項所述之碳化矽半導體元件，其中該多個第一摻雜區域中的任何相鄰二者之間存在一最小跨距(pitch)；該第一最小寬度與該最小跨距的一比值介於1％至50％之間。
  4. 如申請專利範圍第1項所述之碳化矽半導體元件，其中該第二最小寬度大於該第一最小寬度和該第一間距的加總。
  5. 如申請專利範圍第1項所述之碳化矽半導體元件，其中該多個第一摻雜區的每一者具有圓形、正方形、矩形、六邊形或條紋的一形狀。
  6. 如申請專利範圍第1項所述之碳化矽半導體元件，其中該多個第二摻雜區的每一者具有圓形、正方形、矩形、六邊形或條紋的一形狀。
  7. 如申請專利範圍第1項所述之碳化矽半導體元件，其中該金屬層包括鈦、鉬、鎳、鋁、氮化鈦、氮化鉬、氮化鎳、氮化鋁、氧化鈦、氧化鉬、氧化鎳、氧化鋁或上述的任意組合。
  8. 一種碳化矽半導體元件，包括： 一漂移層，具有一第一導電性以及一表面，一主動區被定義在該表面上； 多個第一摻雜區，具有一第二導電性，並且規則地佈置在該主動區之中；該多個第一摻雜區的每一者，具有一第一最小寬度和一第一面積，並且彼此之間以第一最小間距相互隔開； 多個第二摻雜區，具有該第二導電性，並且規則地佈置在該主動區之中；該多個第二摻雜區的每一者，具有大於該第一最小寬度的一第二最小寬度以及大於該第一面積的一第二面積，且該第二摻雜區與第一摻雜區之間以小於該第一最小間距的一第二最小間距相互隔開； 至少一第三摻雜區，具有該第二導電性，並佈置在該主動區內，且大於該多個第一摻雜區的每一者；以及 一金屬層，設置在該漂移層的該表面上，且與該漂移層形成一蕭特基能障接觸。
  9. 如申請專利範圍第8項所述之碳化矽半導體元件，其中該多個第一摻雜區、該多個第二摻雜區和該至少一個第三摻雜區的一總面積，小於該主動區的一面積的25％。
  10. 如申請專利範圍第8項所述之碳化矽半導體元件，其中該多個第一摻雜區域中的任何相鄰二者之間存在一最小跨距；該第一最小寬度與該最小跨距的一比值介於1％至50％之間。
  11. 如申請專利範圍第8項所述之碳化矽半導體元件，其中該第二最小寬度大於該第一最小寬度和該第一間距的加總。
  12. 如申請專利範圍第8項所述之碳化矽半導體元件，其中該多個第一摻雜區的每一者具有圓形、正方形、矩形、六邊形或條紋的一形狀。
  13. 如申請專利範圍第8項所述之碳化矽半導體元件，其中該多個第二摻雜區的每一者具有圓形、正方形、矩形、六邊形或條紋的一形狀。
  14. 如申請專利範圍第8項所述之碳化矽半導體元件，其中該至少一第三摻雜區具有圓形、正方形、矩形、六邊形或條紋的一形狀。
  15. 如申請專利範圍第8項所述之碳化矽半導體元件，其中該金屬層包括鈦、鉬、鎳、鋁、氮化鈦、氮化鉬、氮化鎳、氮化鋁、氧化鈦、氧化鉬、氧化鎳、氧化鋁或上述的任意組合。
  16. 如申請專利範圍第8項所述之碳化矽半導體元件，其中該至少一第三摻雜區是依據一接合焊線(bonding wire)或一接合銅片夾(copper clip)的一焊接位置而佈置於該主動區之中。
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CN114284344B (zh) * 2021-12-23 2023-04-28 电子科技大学 一种优化电流分布的碳化硅结势垒肖特基二极管
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US20070228505A1 (en) * 2006-04-04 2007-10-04 Mazzola Michael S Junction barrier schottky rectifiers having epitaxially grown p+-n junctions and methods of making
US8232558B2 (en) * 2008-05-21 2012-07-31 Cree, Inc. Junction barrier Schottky diodes with current surge capability
US9117739B2 (en) * 2010-03-08 2015-08-25 Cree, Inc. Semiconductor devices with heterojunction barrier regions and methods of fabricating same
US9318623B2 (en) * 2011-04-05 2016-04-19 Cree, Inc. Recessed termination structures and methods of fabricating electronic devices including recessed termination structures
TWI541998B (zh) * 2015-03-10 2016-07-11 Hestia Power Inc Silicon carbide interface energy barrier Schottky rectifier
TWI652818B (zh) * 2017-02-18 2019-03-01 瀚薪科技股份有限公司 一種碳化矽半導體元件

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