CN109524458B - 半导体装置 - Google Patents
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Abstract
一种半导体装置具备第1电极、第2电极、第1半导体区域、多个第2半导体区域、多个第3半导体区域、多个第3电极以及多个栅极电极。在由从上述第1电极朝向上述第2电极的方向和上述第2方向规定的截面内的第1区域中，上述栅极电极以及上述第3电极以第3配置周期在上述第2方向上并行地且周期性地配置，上述第3配置周期是通过将上述栅极电极以及上述第3电极的个数之比为m1比1的第2方向上的第1配置周期、与上述栅极电极以及上述第3电极的个数之比为m2比1的上述第2方向上的第2配置周期组合而成为第1区域中的上述栅极电极以及上述第3电极的个数之比为m3比m4的配置周期，m1、m2、m3、m4为正整数，且m3为m4以上。
Description
相关申请的交叉引用
本申请基于日本专利申请2017－180357号(申请日：2017年9月20日)主张优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
实施方式一般涉及半导体装置。
背景技术
作为用于功率控制等用途的半导体装置，有MOSFET(Metal Oxide SemiconductorField Effect Transistor：金属氧化物半导体场效应晶体管)。关于这样的MOSFET，提出了内置有二极管的构造。MOSFET的动作中，通过漏极电极相对于源极电极被正向偏置，从漏极电极向源极电极流过电流。另一方面，二极管的动作中，通过漏极电极相对于源极电极被负向偏置，内置二极管成为导通状态，从源极电极向漏极电极流过电流。
用于功率控制等用途的一般的MOSFET中，与源极电极接触的p基底区域起到pn二极管的p区域(阳极)的作用，与漏极电极接触的n区域起到pn二极管的n区域(阴极)的作用，通过在MOSFET内部具有pn二极管，在栅极断开(gate off)时向漏极施加了负偏置时，从与源极电极接触的p基底区域流过空穴，从与漏极电极接触的n区域流过电子，内置二极管导通。
但是，存在以下问题：所注入的空穴会损害MOSFET的栅极氧化膜或半导体材料本身的可靠性，例如半导体材料中使用SiC时，因所注入的空穴与电子再结合而产生的能量被供给到SiC半导体层中内在的基面位错部，变换为层叠缺陷，从而成为高电阻层。
因此，用于功率控制等用途的MOSFET中，希望有能抑制内置二极管动作时的空穴注入并提高可靠性的构造。
发明内容
实施方式提供可靠性提高的半导体装置。
实施方式所涉及的半导体装置具备：第1电极、第2电极、第1半导体区域、多个第2半导体区域、多个第3半导体区域、多个第3电极、多个栅极电极。上述第1半导体区域设置在上述第1电极以及上述第2电极之间，其导电型为第1导电型。上述多个第2半导体区域设置在上述第1半导体区域以及上述第2电极之间，在与从上述第1电极朝向上述第2电极的方向垂直的平面内，在第1方向上延伸并在与上述第1方向交叉的第2方向上配置，其导电型为第2导电型。上述多个第3半导体区域设置在上述多个第2半导体区域以及上述第2电极之间，与上述第2电极电连接，其导电型为第1导电型。上述多个第3电极与在上述第2方向上位于上述第2半导体区域间的上述第1半导体区域之间进行肖特基连接，在上述第1方向上延伸，在上述第2方向上配置，与上述第2电极电连接。上述多个栅极电极在上述第1半导体区域、上述第2半导体区域以及上述第3半导体区域上，隔着栅极绝缘膜而设置，在上述第1方向上延伸，在上述第2方向上与上述多个第3电极并行地配置。在由从上述第1电极朝向上述第2电极的方向和上述第2方向规定的截面内的第1区域中，上述栅极电极以及上述第3电极以第3配置周期在上述第2方向上并行地且周期性地配置，上述第3配置周期是通过将上述栅极电极以及上述第3电极的个数之比为m1比1(m1为正整数)的上述第2方向上的第1配置周期、与上述栅极电极以及上述第3电极的个数之比为m2比1(m2为正整数)的上述第2方向上的第2配置周期组合而成为第1区域中的上述栅极电极以及上述第3电极的个数之比为m3比m4(m3、m4为正整数，且m3为m4以上)的配置周期。
附图说明
图1是表示第1实施方式的半导体装置的截面图。
图2是表示第1实施方式的半导体装置的一部分的俯视图。
图3是说明参考例的半导体装置的电气特性的图。
图4是说明参考例的半导体装置的电气特性的图。
图5是说明参考例的半导体装置的电气特性的图。
图6是表示第1实施方式的半导体装置的截面图。
图7是说明参考例以及第1实施方式的半导体装置的电气特性的图。
图8是表示第2实施方式的半导体装置的截面图。
图9是表示第3实施方式的半导体装置的截面图。
具体实施方式
以下，参照附图对本发明的各实施方式进行说明。
另外，附图是示意性的或者是概念性的，各部分的厚度与宽度的关系、部分间的大小的比率等并不一定与现实相同。此外，即使在表示相同部分的情况下，根据附图也有相互的尺寸或比率等被不同地表现的情况。
另外，在本申请说明书和各图中，对于与已出现的图中说明过的要素相同的要素赋予相同的标号，并适当省略详细的说明。
(第1实施方式)
图1是表示半导体装置1的截面图。
如图1所示，在半导体装置1设有第1导电型的半导体区域10、第1导电型的半导体区域20、第2导电型的半导体区域30、第1导电型的半导体区域40、第2导电型的半导体区域50、栅极绝缘膜60、层间绝缘膜61、绝缘膜62、层间绝缘膜63、栅极电极70、阳极电极71、源极电极80、使源极电极80与半导体区域40、50在电气上欧姆连接的源极接触电极81、以及漏极电极82。半导体装置1例如是使用了碳化硅(SiC)的以电子为载流子的n型的MOSFET。
以下，本说明书中，采用XYZ正交坐标系。将从漏极电极82朝向源极电极80的方向设为“Z方向”。将相对于Z方向垂直且相互正交的2个方向设为“X方向”及“Y方向”。另外，图1表示半导体装置1的Y－Z截面。
以第1导电型为n型、第2导电型为p型的情况为例进行说明。
半导体区域10例如包含碳化硅。例如，半导体区域10的导电型为n+型。半导体区域10例如作为漏极区域发挥功能。半导体区域10具有第1面10a以及第2面10b。第2面10b是第1面10a的相反侧的面。
“n+型”表示是n型、并且实际有效的杂质浓度比“n－型”高。关于“p+型”以及“p－型”也同样。“实际有效的杂质浓度”是指对半导体材料的导电性作出贡献的杂质浓度，在包含有作为施主的杂质和作为受主的杂质双方的情况下是指将其抵消量除去后的浓度。另外，n型杂质例如是氮(N)或磷(P)，p型杂质例如是铝(Al)或硼(B)。
半导体区域20设置在半导体区域10的第1面10a上，例如包含碳化硅。半导体区域20的导电型例如是n－型。半导体区域20例如是漂移区域。
半导体区域30在半导体区域20上设有多个，例如包含碳化硅。半导体区域30的导电型例如是p型。半导体区域30例如是基底区域。半导体区域30在X方向上延伸。
半导体区域40在半导体区域30上设有多个，例如包含碳化硅。半导体区域40的导电型例如是n+型。半导体区域40例如是源极区域。半导体区域40在X方向上延伸，在Y方向上相互离开而配置。
半导体区域50设置在半导体区域30上，例如包含碳化硅。半导体区域50的导电型例如是p+型。半导体区域50例如是接触区域。半导体区域50在X方向上延伸。半导体区域50位于在Y方向上相邻的半导体区域40之间。通过半导体区域50，在栅极断开时，当MOSFET的半导体区域20在从与半导体区域30之间的界面起进行耗尽时，位于半导体区域30的空穴经由相同的p型的半导体区域50而被向源极电极80侧排出(放电)，在栅极接通时，当耗尽层缩小时，相反地空穴从源极电极80经由半导体区域50流入半导体区域30(充电)。此外，在耗尽时，电子从漏极电极82侧经由半导体区域20被排出。
栅极绝缘膜60在半导体区域20、30、40上被设置多个。栅极绝缘膜60例如包含硅氧化物(SiO)。栅极绝缘膜60例如也可以使用高－k绝缘膜(高介电常数绝缘膜)。
层间绝缘膜61设置在栅极绝缘膜60以及栅极电极70上。层间绝缘膜61例如包含硅氧化物。
绝缘膜62在半导体区域30、40上设有多个。绝缘膜62例如包含与栅极绝缘膜60相同的材料。
层间绝缘膜63设置在绝缘膜62以及阳极电极71上。层间绝缘膜63例如包含与层间绝缘膜61相同的材料。
栅极电极70设置在栅极绝缘膜60上。栅极电极70被栅极绝缘膜60以及层间绝缘膜61包围。栅极电极70在X方向上延伸，在Y方向上相互离开而配置。栅极电极70包含例如含有p型杂质的多晶硅。此外，为了实现动作的稳定性，栅极电极70也可以隔着栅极绝缘膜60而其一部分伸出至半导体区域40之上。
阳极电极71设置在半导体区域20以及绝缘膜62上。阳极电极71与在Y方向上相邻的绝缘膜62之间的半导体区域20相接。也就是说，阳极电极71与半导体区域20相接的部分为肖特基势垒二极管(以下，有称为SBD的情况)区域25。在阳极电极71与半导体区域20之间进行肖特基连接，阳极电极71使用由肖特基势垒的设计决定的材料，例如使用钛(Ti)、钼(Mo)等金属、多晶硅(Si)、硅与金属的化合物等。
这里，绝缘膜62以及层间绝缘膜63是为了明确阳极电极71与半导体区域20的位置关系而设置的，但由于阳极电极71和源极电极80为同电位，因此并不一定需要设置。在该情况下，为了实现动作的稳定性，优选的是阳极电极71至少覆盖半导体区域30的一部分。
阳极电极71与半导体区域20之间的接合是肖特基接合。此外，阳极电极71与源极电极80电连接。例如，阳极电极71经由设置于层间绝缘膜63的开口而与源极电极80相接。
源极电极80设置在半导体区域40、50、层间绝缘膜61、63、阳极电极71以及源极接触电极81上。源极电极80例如包含金属材料。源极电极80例如是镍(Ni)、铝(Al)、钛、钨(W)、钼、铜(Cu)、金(Au)、铂(Pt)等金属。
源极接触电极81设置在源极电极80与半导体区域40、50之间，具有通过与半导体区域40、50欧姆接合而降低电阻的目的。源极接触电极81例如由镍、钛、钨、钼等金属、或者硅与金属的化合物构成。
漏极电极82设置在半导体区域10的第2面10b上。漏极电极82例如是镍、铝、钛、钨、钼、铜、金、铂等金属。
在半导体装置1内，设有MOSFET和SBD。半导体装置1具有在Y方向上以一定的周期、规则地配置的MOSFET单元(MC)和SBD单元(SC)。
图2是表示半导体装置1的一部分的俯视图。图2中示出了栅极电极70以及阳极电极71的配置。
如图2所示，栅极电极70以及阳极电极71在X方向上延伸。此外，栅极电极70的端部连接于在Y方向上延伸的栅极接触件73。栅极接触件73与阳极电极71电分离，因此栅极电极70与阳极电极71独立地被施加电位。
接着，对MOSFET单元以及SBD单元的配置周期进行说明。
半导体装置1中，MOSFET单元和SBD单元在Y方向上以周期C1配置。在MOSFET单元设有栅极电极70，在SBD单元设有阳极电极71。
周期C1中，SBD单元、MOSFET单元、SBD单元、MOSFET单元、MOSFET单元以及SBD单元在Y方向上以该顺序配置。例如，以将周期C1在Y方向上反复的方式，在芯片上设置多个MOSFET单元以及多个SBD单元。
接着，对半导体装置1的动作进行说明。
首先，在MOSFET的动作中，漏极电极82相对于源极电极80被正向偏置，对栅极电极70施加阈值以上的电压。由此，在位于半导体区域20以及半导体区域40之间的半导体区域30(基底区域)中形成沟道，从漏极电极82向源极电极80流过电流。也就是说，MOSFET成为导通状态。
在MOSFET为导通状态的情况下，通过从源极电极80侧被注入电子，从源极电极80向漏极电极82流过电子电流。
如果将施加到栅极电极70的电压降低，则在半导体区域30以及栅极绝缘膜60的界面感应出的电子的浓度减少，半导体区域20以及半导体区域40之间的导通被切断。也就是说，MOSFET成为截止状态。
在SBD的动作中，漏极电极82相对于源极电极80被负向偏置。由此，如果超过基于阳极电极71以及半导体区域20之间的肖特基结的二极管的上升电压，则从源极电极80向漏极电极82流过电流。也就是说，SBD成为导通状态。
另外，在基于半导体区域30以及半导体区域20之间的pn结的二极管中，如果超过其上升电压，则也经由基于pn结的二极管，从源极电极80向漏极电极82流过电流。
接着，对本实施方式的效果进行说明。
图3～图5说明参考例的半导体装置的电气特性的图。图6是说明本实施方式的半导体装置的电气特性的图。图7是说明参考例以及本实施方式的半导体装置的电气特性的图。
图3～图6所示的区域相当于图1所示的区域的一部分。此外，图3～图6将图1所示的区域的一部分简化而表示，并将构成要素的一部分省略而表示。
图7是表示在参考例以及本实施方式的半导体装置中，漏极电极以及源极电极间的电压(V)与漏极电流(A)的关系的曲线图。图7中，线L1表示参考例的半导体装置110中漏极电极以及源极电极间的电压与漏极电流的关系。此外，线L2表示参考例的半导体装置120中漏极电极以及源极电极间的电压与漏极电流的关系。此外，线L3表示本实施方式的半导体装置1中漏极电极以及源极电极间的电压与漏极电流的关系。
另外，图7的纵轴表示漏极电流Isd(A)，图7的横轴表示漏极电极以及源极电极间的电压Vsd(V)。另外，漏极电极以及源极电极间的电压Vsd中，对漏极电极施加负电压，将相对为正的源极电位设为曲线图的正向。
如图3所示，在半导体装置100中，在Y方向上配置有MOSFET单元(MC)，而没有设置SBD单元(SC)。也就是说，没有内置SBD单元的半导体装置100中，在栅极断开时被施加反向偏置，在二极管中流过电流时，由于没有设置SBD单元，因此不流过电子电流，全部成为伴随空穴注入的pn二极管的电流。
如图4所示，在半导体装置110中，为了抑制内置二极管中流过的空穴的注入，设有SBD单元(SC)。在Y方向上交替地配置有这样的MOSFET单元(MC)以及SBD单元(SC)的半导体装置110的构造中，在MOSFET的栅极断开时被施加反向电压，在SBD中流过电流时，如果超过pn结的阈值则从半导体区域30注入空穴h，该现象以在半导体区域30内距SBD单元最远的场所为起点而发生。也就是说，空穴h被注入到MOSFET单元的正下方的半导体区域30内的、在Y方向上最远离SBD单元的位置。例如，如图4的区域A所示，MOSFET单元以及SBD单元以任意截面上的MOSFET单元以及SBD单元的个数比成为1比1的方式在Y方向上交替地配置。如果这样的配置在Y方向上反复，则空穴h从两个SBD单元间的MOSFET单元的正下方的半导体区域30内的、在Y方向上最远离两个SBD单元的位置即h部(黑点)注入。例如，在图4的区域A中，空穴h被注入到在Y方向上相互对置的半导体区域30的端部。
如图5所示，在半导体装置120中，MOSFET单元(MC)以及SBD单元(SC)在Y方向上以规定的周期配置。如图5的区域B所示，SBD单元、MOSFET单元、MOSFET单元以及SBD单元在Y方向上以该顺序配置，MOSFET单元以及SBD单元以任意截面上的MOSFET单元以及SBD单元的个数之比成为2比1的方式在Y方向上配置。
在Y方向上配置有这样的MOSFET单元(MC)以及SBD单元(SC)的半导体装置120的构造中，在MOSFET的栅极断开时被施加反向电压，在SBD中流过电流时，如果超过pn结的阈值则从半导体区域30被注入空穴h，该现象以在半导体区域30内距SBD单元最远的场所为起点而发生。也就是说，空穴h从两个SBD单元间的半导体区域30内的、在Y方向上最远离两个SBD单元的位置即h部(黑点)被注入。
此外，如果将图4的半导体装置110和图5的半导体装置120进行比较，则半导体装置120与半导体装置110相比SBD单元(SC)较少，所以SBD的电子电流流得不多，而由于MOSFET单元多，所以在栅极接通时流过MOSFET的电流多。但是，半导体装置120中，pn二极管的上升电压变低，容易发生空穴注入。
此外，在如图4的半导体装置110和图5的半导体装置120那样的、相对于一个SBD单元(SC)有m个(m为1以上的整数)MOSFET单元(MC)的重复构造中，实现处于权衡关系的栅极导通时的MOSFET单元的电流、和栅极断开时的同步整流模式下的二极管的电流的最优化的设计较为困难。此外，在使得SBD中流过期望的电流的设计中，MOSFET单元的面积过度地变大，或在使得MOSFET中流过期望的电流的设计中，SBD单元的面积过度地变大，元件面积变大而不良率上升，成品率下降。
另一方面，如图6所示，本实施方式的半导体装置1中，MOSFET单元(MC)以及SBD单元(SC)在Y方向上以周期C1配置。如图6的区域C所示，周期C1中，SBD单元、MOSFET单元、SBD单元、MOSFET单元、MOSFET单元以及SBD单元在Y方向上以该顺序配置。周期C1由周期C2和周期C3构成。如图6的区域C所示，在周期C2中，MOSFET单元以及SBD单元以任意截面中的MOSFET单元以及SBD单元的个数之比成为1比1的方式在Y方向上配置，在周期C3中，MOSFET单元以及SBD单元以任意截面中的MOSFET单元以及SBD单元的个数之比成为2比1的方式在Y方向上配置。也就是说，在周期C1中，MOSFET单元以及SBD单元以任意截面中的MOSFET单元以及SBD单元的个数之比成为3比2的方式在Y方向上配置。
在周期C1中配置的半导体装置1的构造中，在MOSFET的栅极断开时被施加反向电压，在SBD中流过电流时，如果超过pn结的阈值则从半导体区域30注入空穴h，在该现象中，空穴h被注入到周期C3内的位于MOSFET单元之间的半导体区域30内的、周期C3内的在Y方向上最远离SBD单元的位置。这样的半导体装置1的构造中，与周期C2内的半导体区域30相比，空穴h更早地从周期C3内的半导体区域30的h部(黑点)被注入。这是因为，在源极以及漏极之间的电流路径之中的、横向展开的部分中，距SBD单元的距离越远，与源极电极80的电位差越大。
这里，如图7所示，如果在区域D内将线L1、线L2以及线L3进行比较，则线L1的倾斜比线L3的倾斜大，线L3的倾斜比线L2大。在区域D内，线L1、线L2以及线L3的倾斜的大小表示SBD的电子电流的大小。此外，SBD的电子电流的大小与SBD单元在半导体装置内所占的比例成比例。也就是说，如图4的区域A所示，在半导体装置110内，MOSFET单元以及SBD单元以成为1比1的方式在Y方向上交替地配置。此外，如图5的区域B所示，在半导体装置120内，MOSFET单元以及SBD单元以成为2比1的方式在Y方向上配置。另一方面，如图6的区域C所示，在半导体装置1内，MOSFET单元以及SBD单元以成为3比2的方式在Y方向上配置。因此，线L1的倾斜比线L3的倾斜大，线L3的倾斜比线L2的倾斜大。
另一方面，半导体装置1中，SBD单元的比例的增加意味着MOSFET单元的比例的减少，栅极接通时流过MOSFET的电流变小，处于权衡关系。
此外，如图7所示，在位置点P1、位置点P2以及位置点P3中，线L1、线L2以及线L3的倾斜分别变大。如果将线L1的位置点P1与线L2的位置点P2进行比较，则漏极电极以及源极电极间的电压Vsd中，位置点P2比位置点P1小。此外，如果将线L2的位置点P2与线L3的位置点P3进行比较，则漏极电极以及源极电极间的电压Vsd中，位置点P2与位置点P3大致相同。线L1、线L2以及线L3的倾斜发生变化的位置点P1、位置点P2以及位置点P3表示pn二极管的上升电压。因此，被注入空穴h的电压中，半导体装置1比半导体装置110低。
因此，如本实施方式的半导体装置1那样，MOSFET单元(MC)以及SBD单元(SC)以任意截面中的MOSFET单元以及SBD单元的个数之比成为3比2的方式在Y方向上配置，从而实现MOSFET单元的面积和SBD单元的面积的最优化。此外，通过SBD单元能够抑制流过内置二极管的空穴电流，提高可靠性，并且能够提高MOSFET与SBD的比例的自由度。进而，能够提高成品率，减少半导体装置内的开关损失。
根据本实施方式，能够提供可靠性提高的半导体装置。
另外，在本实施方式中，MOSFET单元(MC)以及SBD单元(SC)以成为3比2的方式在Y方向上配置，但并不限定于此。例如，也可以采用MOSFET单元以及SBD单元为1比n(n为任意的正数)的任意的构造。在该情况下，例如，在图6的区域C中，周期C2及周期C3的MOSFET单元以及SBD单元以任意截面中的MOSFET单元以及SBD单元的个数之比成为任意的比率的方式在Y方向上配置。由此，如上所述，能够实现MOSFET单元与SBD单元的面积的最优化，抑制流过内置二极管的空穴电流，提高可靠性，并且能够提高MOSFET和SBD的比例的自由度，提高成品率，减少开关损失。
(第2实施方式)
图8是表示半导体装置2的截面图。
本实施方式的半导体装置2在MOSFET单元(MC)以及SBD单元(SC)的Y方向的配置(周期C1～C3)上与第1实施方式的半导体装置1不同。其以外的结构与第1实施方式相同，因此省略详细的说明。
如图8所示，在半导体装置2设有第1导电型的半导体区域10、第1导电型的半导体区域20、第2导电型的半导体区域30、第1导电型的半导体区域40、第2导电型的半导体区域50、栅极绝缘膜60、层间绝缘膜61、绝缘膜62、层间绝缘膜63、栅极电极70、阳极电极71、源极电极80、源极接触电极81和漏极电极82。
在半导体装置2内设有MOSFET和SBD。半导体装置2具有在Y方向上以一定的周期、规则地配置的MOSFET单元(MC)和SBD单元(SC)。
接着，对MOSFET单元以及SBD单元的配置周期进行说明。
半导体装置2中，MOSFET单元和SBD单元在Y方向上以周期C1配置。在MOSFET单元设有栅极电极70，在SBD单元设有阳极电极71。
如图8的区域D所示，在周期C1中，SBD单元、MOSFET单元、MOSFET单元、SBD单元、MOSFET单元、MOSFET单元、MOSFET单元以及SBD单元在Y方向上以该顺序配置。
周期C1由周期C2和周期C3构成，在周期C2中，MOSFET单元以及SBD单元以任意截面中的MOSFET单元以及SBD单元的个数之比成为2比1的方式在Y方向上配置，在周期C3中，MOSFET单元以及SBD单元以任意截面中的MOSFET单元以及SBD单元的个数之比成为3比1的方式在Y方向上配置。也就是说，在周期C1中，MOSFET单元以及SBD单元以任意截面中的MOSFET单元以及SBD单元的个数之比成为5比2的方式在Y方向上配置。
另外，本实施方式的效果与第1实施方式的效果相同。
(第3实施方式)
图9是表示半导体装置3的截面图。
本实施方式的半导体装置3在MOSFET单元(MC)以及SBD单元(SC)的Y方向的配置(周期C1～C3)上与第1实施方式的半导体装置1不同。其以外的结构与第1实施方式相同，因此省略详细的说明。
如图9所示，在半导体装置3设有第1导电型的半导体区域10、第1导电型的半导体区域20、第2导电型的半导体区域30、第1导电型的半导体区域40、第2导电型的半导体区域50、栅极绝缘膜60、层间绝缘膜61、绝缘膜62、层间绝缘膜63、栅极电极70、阳极电极71、源极电极80、源极接触电极81以及漏极电极82。
在半导体装置3内设有MOSFET和SBD。半导体装置3具有在Y方向上以一定的周期、规则地配置的MOSFET单元(MC)和SBD单元(SC)。
接着，对MOSFET单元以及SBD单元的配置周期进行说明。
在半导体装置3中，MOSFET单元和SBD单元在Y方向上以周期C1配置。在MOSFET单元设有栅极电极70，在SBD单元设有阳极电极71。
如图9的区域E所示，在周期C1中，SBD单元、MOSFET单元、MOSFET单元、MOSFET单元、SBD单元、MOSFET单元、MOSFET单元、MOSFET单元以及SBD单元在Y方向上以该顺序配置。
周期C1由周期C2和周期C3构成，在周期C2中，MOSFET单元以及SBD单元以任意截面中的MOSFET单元以及SBD单元的个数之比成为3比1的方式在Y方向上配置，在周期C3中，MOSFET单元以及SBD单元以任意截面中的MOSFET单元以及SBD单元的个数之比成为3比1的方式在Y方向上配置。也就是说，在周期C1中，MOSFET单元以及SBD单元以任意截面中的MOSFET单元以及SBD单元的个数之比成为3比1的方式在Y方向上配置。
另外，本实施方式的效果与第1实施方式的效果相同。
此外，如上所述，作为一例，各实施方式的半导体装置中，以第1导电型为n型、第2导电型为p型的情况为例进行了说明，但也可以是第1导电型为p型，第2导电型为n型。
以上，对本发明的几个实施方式进行了说明，但这些实施方式是作为例子来提示的，并没有要限定发明的范围。这些新的实施方式能够以其他多种形态实施，在不脱离发明的主旨的范围内能够进行各种省略、替换、变更。这些实施方式及其变形包含在发明的范围及主旨中，并且包含在权利要求书记载的发明及其等价物的范围中。
Claims (9)
1.一种半导体装置，其中，具备：
第1电极；
第2电极；
第1导电型的第1半导体区域，设置在上述第1电极以及上述第2电极之间；
多个第2导电型的第2半导体区域，设置在上述第1半导体区域以及上述第2电极之间，在与从上述第1电极朝向上述第2电极的方向垂直的平面内，在第1方向上延伸并在与上述第1方向交叉的第2方向上配置；
多个第1导电型的第3半导体区域，设置在上述多个第2半导体区域以及上述第2电极之间，与上述第2电极电连接；
多个第3电极，该多个第3电极与在上述第2方向上位于上述第2半导体区域间的上述第1半导体区域之间进行肖特基连接，该多个第3电极在上述第1方向上延伸，在上述第2方向上配置，与上述第2电极电连接；以及
多个栅极电极，在上述第1半导体区域、上述第2半导体区域以及上述第3半导体区域上，隔着栅极绝缘膜而设置，分别在上述第1方向上延伸，在上述第2方向上与上述多个第3电极并排地配置，
上述栅极电极以及上述第3电极以如下方式在上述第2方向上并排且周期性地配置，即：通过将具有上述栅极电极的数量以及上述第3电极的数量之比为m1比1的上述第2方向上的配置周期的第一区域与具有上述栅极电极的数量以及上述第3电极的数量之比为m2比1的上述第2方向上的配置周期的第二区域组合，从而在包含上述第一区域与上述第二区域的混合区域中，上述栅极电极的数量以及上述第3电极的数量之比为m3比m4，其中，m1为正整数，m2为正整数，m3、m4为正整数，且m3为m4以上。
2.如权利要求1所述的半导体装置，其中，
上述第一区域与上述第二区域沿上述第2方向交替地排列。
3.如权利要求1所述的半导体装置，其中，
m1以及m2为1至5的正整数。
4.如权利要求1所述的半导体装置，其中，
m2等于m1或m1+1。
5.如权利要求1或2所述的半导体装置，其中，
m1等于m2，
m1以及m2为1、2、3、4或5。
6.如权利要求1或2所述的半导体装置，其中，
m1为1，m2为2。
7.如权利要求1或2所述的半导体装置，其中，
m1为2，m2为3。
8.如权利要求1或2所述的半导体装置，其中，
m1为3，m2为4。
9.如权利要求1或2所述的半导体装置，其中，
m1为4，m2为5。
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