TW202043790A - 眼圖觀測裝置 - Google Patents

Abstract

本發明提供一種眼圖觀測裝置。眼圖觀測裝置包括眼圖判斷電路以及時脈產生器。眼圖判斷電路基於經延遲取樣時脈獲得對應於輸入信號對的眼圖。時脈產生器包括電壓時間轉換器。電壓時間轉換器依據輸入電壓的電壓值產生經延遲時脈。時脈產生器依據經延遲時脈產生經延遲取樣時脈。眼圖觀測裝置會藉由電壓時間轉換器降低電源消耗以及佈局面積。

Description

眼圖觀測裝置

本發明是有關於一種觀測裝置。且特別是有關於一種用以定義出輸入信號對的眼圖的眼圖觀測裝置。

眼圖（Eye Diagram）可以用來表示輸入信號對的表現狀態，例如是輸入信號對的同步、輸入信號對的電壓值、輸入信號對的雜訊等狀態。眼圖觀測裝置可以被設置於電子裝置的信號接收端或傳輸介面，藉以對輸入信號對的眼圖進行測量，藉以判斷輸入信號對的狀態。

然而，現行的眼圖觀測裝置的取樣時脈的多個不同的延遲大多以多級的環形震盪器來實現。當取樣時脈的多個不同的延遲的需求越多時，環形震盪器所需要的反相器的數量就越多。如此一來，眼圖觀測裝置的佈局面積就越大，消耗功率也就越大。

本發明提供一種節約電源以及減少佈局面積的眼圖觀測裝置。

本發明的眼圖觀測裝置用以定義出輸入信號對的眼圖。眼圖觀測裝置包括眼圖判斷電路以及時脈產生器。眼圖判斷電路經配置以接收第一經延遲取樣時脈以及輸入信號對，基於第一經延遲取樣時脈對輸入信號對的第一輸入信號與第二輸入信號進行比較以獲得多個比較結果，並比對上述多個比較結果，藉以獲得對應於輸入信號對的眼圖。時脈產生器耦接於眼圖判斷電路。時脈產生器包括電壓時間轉換器。電壓時間轉換器經配置以依據輸入電壓的電壓值產生經延遲時脈，其中經延遲時脈的延遲時間長度關聯於輸入電壓的電壓值。時脈產生器依據經延遲時脈產生第一經延遲取樣時脈。

在本發明的另一眼圖觀測裝置用以定義出輸入信號對的眼圖。眼圖觀測裝置包括眼圖判斷電路以及時脈產生器。眼圖判斷電路經配置以接收參考電壓控制時脈、第一經延遲取樣時脈以及輸入信號對，基於參考電壓控制時脈提供多個參考信號，並且基於第一經延遲取樣時脈使輸入信號對依序與上述多個參考信號進行比較以獲得多個比較結果，並比對上述多個比較結果，藉以獲得對應於輸入信號對的眼圖。時脈產生器耦接於眼圖判斷電路。時脈產生器經配置以產生參考電壓控制時脈以及第一經延遲取樣時脈。時脈產生器包括電壓時間轉換器。電壓時間轉換器經配置以依據輸入電壓的電壓值產生經延遲時脈。經延遲時脈的延遲時間長度關聯於輸入電壓的電壓值。時脈產生器依據經延遲時脈產生第一經延遲取樣時脈。

基於上述，眼圖觀測裝置的延遲取樣時脈是由電壓時間轉換器所產生。相較於多級的環形振盪器，電壓時間轉換器會具有較小的電源消耗以及佈局面積。如此一來，節約電源以及較小的佈局面積的眼圖觀測裝置可以被實現。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

請參考圖1，圖1是依據本發明第一實施例繪示的眼圖觀測裝置的框圖。在本實施例中，眼圖觀測裝置100包括眼圖判斷電路110以及時脈產生器120。眼圖判斷電路110接收第一經延遲取樣時脈CLKS1以及輸入信號對。輸入信號對可以是差動信號對。輸入信號對包括第一輸入信號RXP以及第二輸入信號RXN。眼圖判斷電路110基於第一經延遲取樣時脈CLKS1對第一輸入信號RXP以及第二輸入信號RXN進行比較，藉以獲得比較結果CS(1, 1)~CS(1, n)、CS(2, 1)~CS(2, n)。眼圖判斷電路110對比較結果CS(1, 1)~CS(1, n)、CS(2, 1)~CS(2, n)進行比對，藉以獲得對應於輸入信號對的眼圖HEOM。

在本實施例中，時脈產生器120耦接於眼圖判斷電路110。時脈產生器120包括電壓時間轉換器（Voltage to Time Converter，VTC）121。電壓時間轉換器121依據輸入電壓VIN的電壓值產生經延遲時脈CKO。經延遲時脈CKO的延遲時間長度會關聯於輸入電壓VIN的電壓值。時脈產生器120依據經延遲時脈CKO產生第一經延遲取樣時脈CLKS1。

在此值得一提的是，在本實施例中，時脈產生器120會藉由電壓時間轉換器121提供經延遲時脈CKO。相較於多級的環形振盪器，電壓時間轉換器121會具有較小的電源消耗以及佈局面積。如此一來，節約電源以及較小的佈局面積的眼圖觀測裝置100可以被實現。

進一步來說明，請參考圖2，圖2是依據圖1實施例繪示的眼圖觀測裝置的電路示意圖。在本實施例中，除了電壓時間轉換器121，時脈產生器120還包括時脈計數器122以及格式轉換電路123。時脈計數器122接收參考時脈CKS並對參考時脈進行計數以獲得計數值。時脈計數器122可以對參考時脈CKS的上升沿的發生次數或下降沿的發生次數進行計數。在本實施例中，時脈計數器122會被參考時脈CKS的上升沿觸發而遞增計數值。在本實施例中，格式轉換電路123耦接於時脈計數器122以及電壓時間轉換器121。格式轉換電路123接收來自於時脈計數器122所提供的計數值，並依據計數值提供輸入電壓VIN。輸入電壓VIN的電壓值會關聯於計數值。舉例來說，隨著參考時脈CKS的上升沿的數量的增加，時脈計數器122的計數值也會增加，輸入電壓VIN的電壓值也會增加。因此，輸入電壓VIN是漸增電壓。一旦時脈計數器122發生溢位（overflow），則計數值會被重置，輸入電壓VIN的電壓值則會回到初始的預設值。

在本實施例中，電壓時間轉換器121會依據輸入電壓VIN的電壓值產生經延遲時脈CKO。請參考圖3，圖3是依據本發明一實施例繪示的電壓時間轉換器電路示意圖。在本實施例中，電壓時間轉換器121包括輸入級電路1211、電容C1以及輸出級電路1212。輸入級電路1211會基於外部時脈CKIN將輸入電壓VIN作為轉換電壓VC1。電容C1的第一端耦接於輸入級電路1211以接收轉換電壓VC1。電容C1的第二端耦接於參考低電位（例如是接地）。輸出級電路1212耦接於電容C1的第一端以及輸入級電路1211。輸出級電路1212依據轉換電壓VC1的電壓值以及預設電壓VT的電壓值提供經延遲時脈。

在本實施例中，輸入級電路1211包括反相器N1、第一輸入級電晶體M1、第二輸入級電晶體M2、第三輸入級電晶體M3以及第四輸入級電晶體M4。反相器N1的輸入端用以接收外部時脈CKIN。第一輸入級電晶體M1的第一端用以接收輸入電壓VIN。第一輸入級電晶體M1的第二端耦接於電容C1的第一端。第一輸入級電晶體M1的控制端耦接於反相器N1的輸出端。第二輸入級電晶體M2的第一端耦接於第一輸入級電晶體M1的第二端。第二輸入級電晶體M2的控制端耦接於反相器N1的輸出端。第三輸入級電晶體M3的第一端耦接於第二輸入級電晶體M2的第二端。第三輸入級電晶體M3的第二端耦接於參考低電位。第三輸入級電晶體M3的控制端用以接收偏壓VBN。第三輸入級電晶體M3經配置為電流源。第四輸入級電晶體M4的第一端用以接收參考高電位VDD。第四輸入級電晶體M4的第二端耦接於第二輸入級電晶體M2的第二端。第四輸入級電晶體M4的控制端用以接收外部時脈CKIN。本實施例的第一輸入級電晶體M1可例如是由P型金屬氧化物半導體場效電晶體（Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET）來實現。本實施例的第二輸入級電晶體M2、第三輸入級電晶體M3以及第四輸入級電晶體M4可例如是由N型MOSFET來實現。

在本實施例中，輸入級電路1211還可以包括緩衝器B1（本發明不限於此）。依據電路設計的需求，緩衝器B1可用以維持或增益輸入電壓VIN。第一輸入級電晶體M1的第一端經由緩衝器B1接收輸入電壓VIN。

在本實施例中，輸出級電路1212包括第一輸出級電晶體M5、第二輸出級電晶體M6、第三輸出級電晶體M7、第四輸出級電晶體M8、第五輸出級電晶體M9以及反相器N2。第一輸出級電晶體M5的第一端用以接收參考高電壓VDD。第一輸出級電晶體M5的控制端用以接收偏壓VBP。第一輸出級電晶體M5經配置為電流源。第二輸出級電晶體M6的第一端耦接於第一輸出級電晶體M5的第二端，第二輸出級電晶體M6的控制端耦接於電容C1的第一端。第三輸出級電晶體M7的第一端耦接於第一輸出級電晶體M5的第二端，第三輸出級電晶體M7的控制端用以接收預設電壓VT。第四輸出級電晶體M8的第一端耦接於第二輸出級電晶體M6的第二端。第四輸出級電晶體M8的第二端耦接於參考低電位。第四輸出級電晶體M8的控制端用以接收外部時脈CKIN。反相器N2的輸入端耦接於第二輸出級電晶體M6的第二端。反相器N2的輸出端被作為電壓時間轉換器的輸出端。第五輸出級電晶體M9的第一端耦接於第三輸出級電晶體M7的第二端。第五輸出級電晶體M9的第二端耦接於參考低電位。第五輸出級電晶體M9的第一端耦接於反相器N2的輸出端。本實施例的第一輸出級電晶體M5、第二輸出級電晶體M6以及第三輸出級電晶體M7可例如是由P型MOSFET來實現。本實施例的第四輸入級電晶體M8以及第五輸入級電晶體M9可例如是由N型MOSFET來實現。

請同時參考圖3以及圖4，圖4是依據本發明一實施例繪示的波形示意圖。在本實施例中，在時間點t0，外部時脈CKIN被轉態為高邏輯準位。時間點t0之後，第一輸入級電晶體M1被導通以將輸入電壓VIN作為轉換電壓VC1，並將轉換電壓VC1提供到電容C1的第一端。因此，電容C1的第一端的電壓準位被抬升到轉換電壓VC1的電壓準位。第二輸入級電晶體M2被斷開。因此，轉換電壓VC1會被維持。此外，第三輸入級電晶體M3以及第四輸入級電晶體M4被導通。因此，位於第二輸入級電晶體M2的第二端的電壓準位可以被維持。在本實施例中，輸入電壓VIN的電壓值可以被設定為大於參考高電位VDD的電壓值。舉例來說，參考高電位VDD的電壓值為1.05伏特。輸入電壓VIN的電壓值的設定範圍可以被設定為0.8伏特到1.2伏特。

此時，第三輸出級電晶體M7依據預設電壓VT而被導通。第四輸出級電晶體M8依據高邏輯準位的外部時脈CKIN而被導通。此外，由於轉換電壓VC1被抬升。第二輸出級電晶體M6被斷開。第一輸出級電晶體M5所提供的電流會流經第三輸出級電晶體M7。第二輸出級電晶體M6的第二端的電壓準位為低電壓準位。反相器N2的輸出端的電壓準位被轉態為高電壓準位。因此，經延遲時脈CKO的邏輯準位被轉態為高邏輯準位。

在時間點t1，外部時脈CKIN由高邏輯準位被轉態為低邏輯準位。在時間點t1之後，第一輸入級電晶體M1以及第四輸入級電晶體M4被斷開，並且第二輸入級電晶體M2被導通。因此，第二輸入級電晶體M2以及第三輸入級電晶體M3會形成具有固定放電電流的放電路徑，並對電容C1的第一端進行放電。因此，轉換電壓VC1的電壓值會被下拉。第四輸出級電晶體M8被斷開。轉換電壓VC1的電壓準位被下拉以導通第二輸出級電晶體M6。然而轉換電壓VC1的電壓準位依舊大於預設電壓VT的情況下，第一輸出級電晶體M5所提供的電流還是會流經第三輸出級電晶體M7。第二輸出級電晶體M6的第二端的電壓準位為低電壓準位。因此，反相器N2的輸出端的電壓準位為高電壓準位。轉換電壓VC1的電壓準位持續被下拉，在時間點t2時轉換電壓VC1的電壓準位小於預設電壓VT。

在本實施例中，為了確保第一輸入級電晶體M1在時間點t1被完全地斷開，在第一輸入級電晶體M1的設計上會具有較大的臨界電壓值。第一輸入級電晶體M1的臨界電壓值會大於第一輸出級電晶體M5、第二輸出級電晶體M6以及第三輸出級電晶體M7的臨界電壓值。

在時間點t2，第一輸出級電晶體M5所提供的電流會開始流經第二輸出級電晶體M6。第二輸出級電晶體M6的第二端的電壓準位被抬升，進而使反相器N2的輸出端的電壓準位被轉態為低電壓準位。於此同時，第五輸入級電晶體M9被斷開，藉以使第一輸出級電晶體M5所提供的電流能夠完全地流經第二輸出級電晶體M6。在本實施例中，時間點t2與時間點t1之間的時間差即是電壓時間轉換器121對經延遲時脈CKO的下降沿進行延遲的時間長度。

應注意的是，轉換電壓VC1的放電速率會關聯於放電電流以及電容C1的電容值。因此，在具有固定放電電流的前提下，轉換電壓VC1的放電速率是固定的。因此，轉換電壓VC1的電壓值越高，轉換電壓VC1的放電時間越長，電壓時間轉換器121對經延遲時脈CKO的下降沿進行延遲的時間長度也就越長。

請參考圖5，圖5是依據本發明一實施例繪示的經延遲時脈的下降沿的波形示意圖。圖5示出了經延遲時脈CKO的下降沿的延遲可以被調整。

請再回到圖2的實施例，時脈計數器122可以是6位元的計數器（但不以此為限）。因此格式轉換電路123可產生64種不同電壓值的輸入電壓VIN。因此，電壓時間轉換器121可依據時脈計數器122位元數對經延遲時脈CKO進行64種不同的延遲。由此可知，電壓時間轉換器121可以取代多級的環形振盪器。

在本實施例中，時脈產生器120還包括致能時脈產生器124以及邏輯電路125（但本發明不限於此）。在本實施例中，致能時脈產生器124會依據參考時脈CKS以及經延遲時脈CKO產生致能時脈CKEN。邏輯電路125耦接於致能時脈產生器124、電壓時間轉換器121以及眼圖判斷電路110。邏輯電路125對致能時脈CKEN以及經延遲時脈CKO進行邏輯運算以產生第一經延遲取樣時脈CLKS1。

請參考圖2以及圖6，圖6是依據本發明一實施例繪示的致能時脈以及第一經延遲取樣時脈的波形示意圖。在本實施例中，致能時脈產生器124接收參考時脈CKS以及經延遲時脈CKO。經延遲時脈CKO的頻率大於參考時脈CKS的頻率。舉例來說，經延遲時脈CKO的頻率約為1 GHz，參考時脈CKS的頻率約為1 MHz。致能時脈產生器124會對參考時脈CKS進行反相以產生經反相的參考時脈。致能時脈產生器124會經反相的參考時脈與經延遲時脈CKO進行邏輯及（AND）運算以產生致能時脈CKEN。致能時脈CKEN能夠與經延遲時脈CKO的上升沿同步。

在本實施例中，邏輯電路125至少包括及邏輯閘A1。及邏輯閘A1的第一輸入端用以接收經延遲時脈CKO。及邏輯閘A1的第二輸入端用以接收致能時脈CKEN。及邏輯閘A1會致能時脈CKEN以及經延遲時脈CKO進行邏輯及（AND）運算以產生第一經延遲取樣時脈CLKS1。

在此值得一提的是，舉例來說，時脈計數器122會被參考時脈CKS的上升沿觸發而遞增計數值。格式轉換電路123會依據計數值以產生輸入電壓VIN。因此格式轉換電路123在時間點t3例如是依據參考時脈CKS的上升沿被觸發以產生輸入電壓VIN。因此，當參考時脈CKS處於高邏輯準位時，輸入電壓VIN的電壓準位可能還沒有達到預期的電壓準位。當參考時脈CKS處於低邏輯準位時，輸入電壓VIN的電壓準位已經達到預期的電壓準位（時間點t4）。由此可知，如果在時間點t3與時間點t4之間的時間區間進行取樣，不穩定的輸入電壓VIN會使經延遲時脈CKO發生不穩定的延遲。本實施例的致能時脈CKEN以及第一經延遲取樣時脈CLKS1在參考時脈CKS處於高邏輯準位時被維持在低邏輯準位。如此一來，眼圖判斷電路110會被確保在輸入電壓VIN處於穩定的電壓準位的時間區間內，基於第一經延遲取樣時脈CLKS1所經歷的多個延遲對第一輸入信號RXP與第二輸入信號RXN進行比較，藉以獲得比較結果。

請回到圖2，時脈產生器120還可以包括外部時脈延遲電路126（但本發明不限於此）。外部時脈延遲電路126可以被控制以對外部時脈CKIN的產生時間進行延遲（或，調整），藉以調整第一經延遲取樣時脈CLKS1與輸入信號的相對時間，藉以調整眼圖的水平位置。

在本實施例中，眼圖判斷電路110包括第一計數值產生器111、第二計數值產生器112、邏輯電路113以及反相器114。第一計數值產生器111耦接於時脈產生器120。第一計數值產生器111基於第一經延遲取樣時脈CLKS1在第一輸入信號RXP的電壓準位等於第二輸入信號RXN的電壓準位時獲得比較結果CS(1, 1)~CS(1, n)、CS(2, 1)~CS(2, n)的第一比較結果CS(1, 1)~CS(1, n)，並對各個第一比較結果CS(1, 1)~CS(1, n)的發生次數進行計數，藉以產生對應於各個第一比較結果CS(1, 1)~CS(1, n)的第一計數值CDF(1, 1)~CDF(1, n)。舉例來說，第一計數值CDF(1, 1)對應於第一比較結果CS(1, 1)，第一計數值CDF(1, 2)對應於第一比較結果CS(1, 2)，依此類推。

在本實施例中，第二計數值產生器112耦接於時脈產生器120。第二計數值產生器112基於第一經延遲取樣時脈CLKS1在第一輸入信號RXP的電壓準位與第二輸入信號RXN的電壓準位的差值等於一預設值時獲得比較結果CS(1, 1)~CS(1, n)、CS(2, 1)~CS(2, n)的第二比較結果CS(2, 1)~CS(2, n)，並對各個第二比較結果CS(2, 1)~CS(2, n)的發生次數進行計數，藉以產生對應於各個第二比較結果CS(2, 1)~CS(2, n)的第二計數值CDF(2, 1)~CDF(2, n)。舉例來說，第二計數值CDF(2, 1)對應於第二比較結果CS(2, 1)，第二計數值CDF(2, 2)對應於第二比較結果CS(2, 2)，依此類推。

在本實施例中，邏輯電路113耦接於第一計數值產生器111以及第二計數值產生器112。邏輯電路113依據第一計數值CS(1, 1)~CS(1, n)與第二計數值CS(2, 1)~CS(2, n)提供眼圖資訊。反相器114耦接於時脈產生器120。反相器114對第一經延遲取樣時脈CLKS1進行反相以產生第二經延遲取樣時脈CLKS2。

關於第一計數值產生器111，第一計數值產生器111包括第一比較單元1111、第一格式轉換電路1112、第一取樣電路1113、第一計數器1114以及第一計數值輸出器1115。第一比較單元1111耦接於時脈產生器120。在本實施例中，第一比較單元1111接收第一經延遲取樣時脈CLKS1、第一輸入信號RXP以及第二輸入信號RXN，並基於第一經延遲取樣時脈CLKS1在第一輸入信號RXP的電壓準位等於第二輸入信號RXN的電壓準位時獲得比較結果CS(1, 1)~CS(1, n)。舉例來說，在第一經延遲取樣時脈CLKS1經歷第一延遲，第一比較單元1111對第一輸入信號RXP的電壓準位等於第二輸入信號RXN的電壓準位時獲得比較結果CS(1, 1)。在經歷第一延遲之後的第二延遲，第一比較單元1111對第一輸入信號RXP的電壓準位等於第二輸入信號RXN的電壓準位時獲得比較結果CS(1, 2)，依此類推。以比較結果CS(1, 1)為例，比較結果CS(1, 1)會基於第一經延遲取樣時脈CLKS1的多個觸發獲得比較結果CS(1, 1)的多個判斷結果。進一步舉例來說，當第一經延遲取樣時脈CLKS1經歷第一延遲時，如果第一輸入信號RXP的電壓準位明顯不同於（明顯大於或明顯小於）第二輸入信號RXN的電壓準位，比較結果CS(1, 1)會包括多個大致相同的判斷結果。在另一方面，如果第一輸入信號RXP的電壓準位相近於第二輸入信號RXN的電壓準位，則比較結果CS(1, 1)會包括多個不同的判斷結果。

在本實施例中，第一格式轉換電路1112耦接於第一比較單元1111將比較結果CS(1, 1)~CS(1, n)分別轉換為第一比較邏輯結果。第一格式轉換電路1112可以將類比信號格式的比較結果CS(1, 1)~CS(1, n)分別轉換為數位格式的第一比較邏輯結果。也就是，第一格式轉換電路1112可以將類比信號格式的比較結果CS(1, 1)~CS(1, n)的上述多個大致相同的判斷結果分別轉換為數位格式的第一比較邏輯結果。第一取樣電路1113耦接於反相器114以及第一格式轉換電路1112。第一取樣電路1113基於第二經延遲取樣時脈CLKS2對第一比較邏輯結果進行取樣，藉以提供對應於比較結果CS(1, 1)~CS(1, n)的第一取樣結果。第一取樣電路1113是依據第二經延遲取樣時脈CLKS2的多個上升沿提供第一取樣結果。也就是說，第一計數值產生器111是基於第一經延遲取樣時脈CLKS1所經歷的多個延遲依序獲得比較結果CS(1, 1)~CS(1, n)，並對應於上述多個延遲的多個下降沿依序提供關聯於比較結果CS(1, 1)~CS(1, n)的第一取樣結果。在本實施例中，第一取樣電路1113可以至少包括及邏輯閘A2。及邏輯閘A2的第一輸入端接於第一格式轉換電路1112。及邏輯閘A2的第二輸入端接於反相器114的輸出端。及邏輯閘A2的輸出端用以提供對應於第一比較結果CS(1, 1)~CS(1, n)的第一取樣結果。

第一計數器1114耦接於第一取樣電路1113。第一計數器1114計數第一取樣結果以獲得關聯於第一比較結果CS(1, 1)~CS(1, n)的第一計數值CDF(1, 1)~CDF(1, n)。舉例來說，第一計數器1114會獲得關聯於第一比較結果CS(1, 1)的第一比較邏輯結果的特定邏輯值（例如是邏輯1）的第一計數值CDF(1, 1)，並獲得關聯於第一比較結果CS(1, 2)的第一比較邏輯結果的特定邏輯值（例如是邏輯1）的第一計數值CDF(1, 2)，依此類推。

第一計數值輸出器1115耦接於第一計數器1114。第一計數值輸出器1115接收第一計數值CDF(1, 1)~CDF(1, n)並反應於第一計數器1114的控制以輸出第一計數值CDF(1, 1)~CDF(1, n)。第一計數值輸出器1115會依序輸出第一計數值CDF(1, 1)~CDF(1, n)。舉例來說，第一計數器1114可提供一控制信號以指示第一計數值輸出器1115依序輸出第一計數值CDF(1, 1)~CDF(1, n)。在本實施例中，控制信號的發生的時間點可以是與致能時脈CKEN的下降沿的時間點一致，因此第一計數值輸出器1115會在致能時脈CKEN的下降沿的時間點輸出第一計數值CDF(1, 1)~CDF(1, n)。在一些實施例中，第一計數值輸出器1115可以由至少一個正反器來實現。在一些實施例中，第一計數值輸出器1115可以由至少一個正反器來實現。

關於第二計數值產生器112，第二計數值產生器112包括第二比較單元1121、第二格式轉換電路1122、第二取樣電路1123、第二計數器1124以及第二計數值輸出器1125。第二比較單元1121耦接於時脈產生器。第二比較單元1121接收第一經延遲取樣時脈CLKS1、第一輸入信號RXP以及第二輸入信號RXN，並基於第一經延遲取樣時脈對第一輸入信號RXP的電壓準位與第二輸入信號RXN的電壓準位的差值的絕對值等於預設值時獲得第二比較結果CS(2, 1)~CS(2, n)。在本實施例中，上述的預設值可例如是1毫伏特（mV），但本發明並不限於此。舉例來說，當第一經延遲取樣時脈CLKS1經歷第一延遲時，第二比較單元1121在第一輸入信號RXP的電壓準位與第二輸入信號RXN的電壓準位的差值的絕對值等於預設值時獲得比較結果CS(2, 1)。在第二延遲，第二比較單元1121在第一輸入信號RXP的電壓準位與第二輸入信號RXN的電壓準位的差值的絕對值等於預設值時獲得比較結果CS(2, 2)，依此類推。以比較結果CS(2, 1)為例，比較結果CS(2, 1)會基於第一經延遲取樣時脈CLKS1的多個觸發獲得比較結果CS(2, 1)的多個判斷結果。進一步舉例來說，當第一經延遲取樣時脈CLKS1經歷第一延遲時，如果第一輸入信號RXP的電壓準位與第二輸入信號RXN的電壓準位的差值的絕對值明顯不同於（明顯大於或明顯小於）預設值，比較結果CS(2, 1)會包括多個大致相同的判斷結果。在另一方面，如果第一輸入信號RXP的電壓準位與第二輸入信號RXN的電壓準位的差值的絕對值接近預設值，則比較結果CS(2, 1)會包括多個不同的判斷結果。

在本實施例中，第二格式轉換電路1122耦接於該第二比較單元1121將比較結果CS(2, 1)~CS(2, n)分別轉換為第二比較邏輯結果。第二格式轉換電路1122可以將類比信號格式的比較結果CS(2, 1)~CS(2, n)分別轉換為數位格式的第二比較邏輯結果。也就是，第二格式轉換電路1122可以將類比信號格式的比較結果CS(2, 1)~CS(2, n)的判斷結果分別轉換為數位格式的第二比較邏輯結果。第二取樣電路1123耦接於反相器114以及第二格式轉換電路1122。第二取樣電路1123基於第二經延遲取樣時脈CLKS2對第二比較邏輯結果進行取樣，藉以提供對應於比較結果CS(1, 1)~CS(1, n)的第二取樣結果。第二取樣電路1123是依據第二經延遲取樣時脈CLKS2的上升沿提供第二取樣結果。也就是說，第二計數值產生器112是在第一經延遲取樣時脈CLKS1的下降沿獲得比較結果CS(2, 1)~CS(2, n)，並基於第一經延遲取樣時脈CLKS1所經歷的多個延遲的多個下降沿提供關聯於比較結果CS(2, 1)~CS(2, n)的第二取樣結果。在本實施例中，第二取樣電路1123可以至少包括及邏輯閘A3。及邏輯閘A3的第一輸入端接於第二格式轉換電路1122。及邏輯閘A3的第二輸入端接於反相器114的輸出端。及邏輯閘A3的輸出端用以提供對應於第二比較結果CS(2, 1)~CS(2, n)的第二取樣結果。

第二計數器1124耦接於第二取樣電路1123。第二計數器1124計數第二取樣結果以獲得關聯於第二比較結果CS(2, 1)~CS(2, n)的第二計數值CDF(2, 1)~CDF(2, n)。舉例來說，第二計數器1124會獲得關聯於第二比較結果CS(2, 1)的第二比較邏輯結果的特定邏輯值（例如是邏輯1）的第二計數值CDF(2, 1)，並獲得關聯於第二比較結果CS(2, 2)的第二比較邏輯結果的特定邏輯值（例如是邏輯1）的第二計數值CDF(2, 2)，依此類推。

第二計數值輸出器1125耦接於第二計數器1124。第二計數值輸出器1125接收第二計數值CDF(2, 1)~CDF(2, n)並反應於第二計數器1124的控制以輸出第二計數值CDF(2, 1)~CDF(2, n)。第二計數值輸出器1125會依序輸出第二計數值CDF(2, 1)~CDF(2, n)。舉例來說，第二計數器1124可提供一控制信號以指示第二計數值輸出器1125依序輸出第二計數值CDF(2, 1)~CDF(2, n)。在本實施例中，控制信號的發生的時間點可以是與致能時脈CKEN的下降沿的時間點一致，因此第二計數值輸出器1125會在致能時脈CKEN的下降沿的時間點輸出第二計數值CDF(2, 1)~CDF(2, n)。在一些實施例中，第二計數值輸出器1125可以由至少一個正反器來實現。

關於邏輯電路113，舉例來說，邏輯電路113會在第一延遲依據第一計數值CDF(1, 1)與第二計數值CDF(2, 1)的差異提供對應於第一延遲的眼圖的第一部分資訊。邏輯電路113可以對第一計數值CDF(1, 1)與第二計數值CDF(2, 1)進行邏輯互斥（XOR）運算以提供第一部分資訊。邏輯電路113會在第二延遲依據第一計數值CDF(1, 2)與第二計數值CDF(2, 2)進行邏輯互斥運算以提供第二部分資訊，依此類推，邏輯電路113可以分別在多個延遲（如，基於第一經延遲取樣時脈CLKS1所經歷的多個延遲）提供眼圖的多個部分資訊。本實施例的第一計數值CDF(1, 1)~CDF(1, n)以及第二計數值CDF(2, 1)~CDF(2, n)可以分別被視為累積分佈函數（cumulative distribution function）。而上述的眼圖的多個部分資訊分別可以被視為機率密度函數（probability density function）。

眼圖判斷電路110還包括眼圖形成單元115。眼圖形成單元115藉由多個部分資訊整合成對應於輸入信號對的一維眼圖HEOM。在一些實施例中，眼圖形成單元115可配置於眼圖觀測電路100的外部。本發明並不以眼圖判斷電路包括眼圖形成單元為限。

請同時參考圖2以及圖7，圖7是依據本發明第一實施例所繪示的眼圖。在本實施例中，在一些延遲中，當輸入信號對的第一輸入信號RXP的電壓準位以及第二輸入信號RXN的電壓準位的差值的絕對值為預設值時，第二計數值會明顯大於第一計數值。因此，邏輯電路113會提供非零的部分資訊。在一些延遲中，當輸入信號對的第一輸入信號RXP的電壓準位等於第二輸入信號RXN的電壓準位時，第一計數值會明顯大於第二計數值。因此，邏輯電路113也會提供非零的部分資訊。在其他的延遲中，第一計數值會等於第二計數值。因此，邏輯電路113也會提供零的部分資訊。眼圖形成單元115可形成一維眼圖HEOM。除此之外，眼圖形成單元115還可以依據零的部分資訊的數量來測量眼圖的「開眼」狀況。

在一些實施例中，依據第一比較單元1111以及第二比較單元1121的電路態樣的需求，眼圖判斷電路110還可以包括時脈格式轉換電路116（本發明並不限於此）。時脈格式轉換電路116會將第一經延遲取樣時脈CLKS1產生第一經延遲取樣時脈CLKS1的互補時脈。並將第一經延遲取樣時脈CLKS1以及互補時脈提供到第一比較單元1111以及第二比較單元1121。

請參考圖8，圖8是依據本發明第二實施例繪示的眼圖觀測裝置的方塊圖。在本實施例中，眼圖觀測裝置200包括眼圖判斷電路210以及時脈產生器220。眼圖判斷電路210接收參考電壓控制時脈CLKVR、第一經延遲取樣時脈CLKS1以及輸入信號對。輸入信號對可以是差動信號對。輸入信號對包括第一輸入信號RXP以及第二輸入信號RXN。眼圖判斷電路210會基於參考電壓控制時脈CLKVR提供多個參考信號VR，並且基於第一經延遲取樣時脈CLKS1使輸入信號對依序與上述多個參考信號VR進行比較以獲得比較結果CS(1, 1)~CS(n, m)。眼圖判斷電路210比對比較結果CS(1, 1)~CS(n, m)，藉以獲得對應於輸入信號對的眼圖2DEOM。

在本實施例中，時脈產生器220耦接於眼圖判斷電路210。時脈產生器220產生參考電壓控制時脈CLKVR以及第一經延遲取樣時脈CLKS1。時脈產生器220包括電壓時間轉換器221。電壓時間轉換器221依據輸入電壓VIN的電壓值產生經延遲時脈CKO。經延遲時脈CKO的延遲時間長度會關聯於輸入電壓VIN的電壓值。時脈產生器220依據經延遲時脈CKO產生第一經延遲取樣時脈CLKS1。

在此值得一提的是，在本實施例中，時脈產生器220會藉由電壓時間轉換器221提供經延遲時脈CKO。相較於多級的環形振盪器，電壓時間轉換器221會具有較小的電源消耗以及佈局面積。如此一來，節約電源以及較小的佈局面積的眼圖觀測裝置200可以被實現。

進一步來說明，請參考圖9，圖9是依據圖8實施例繪示的眼圖觀測裝置的電路示意圖。在本實施例中，除了電壓時間轉換器221，時脈產生器220還包括時脈計數器222以及格式轉換電路223。電壓時間轉換器221、時脈計數器222以及格式轉換電路223之間的協同操作的實施細節可以由第一實施例獲致足夠的教示，因此恕不在此重述。同理可知，時脈計數器222可以是6位元的計數器（但不以此為限）。因此，電壓時間轉換器221可依據時脈計數器222位元數對經延遲時脈CKO進行64種不同的延遲。由此可知，電壓時間轉換器221可以取代多級的環形振盪器。

而與第一實施例不同的是，時脈計數器222還能夠藉由計數值的溢位產生參考電壓控制時脈CLKVR。也就是說，一旦時脈計數器222發生溢位（overflow），則計數值會被重置，並且參考電壓控制時脈CLKVR的邏輯值會被轉態。舉例來說，時脈計數器222是具有6位元的計數器。參考時脈CKS的頻率約為1 MHz，參考電壓控制時脈CLKVR的頻率約為16 kHz。

在本實施例中，時脈產生器還包括致能時脈產生器224以及邏輯電路225（但本發明不限於此）。致能時脈產生器224以及邏輯電路225的實施細節可以由第一實施例獲致足夠的教示，因此恕不在此重述。如此一來，致能時脈CKEN以及第一經延遲取樣時脈CLKS1的波形如圖6所示。

在本實施例中，時脈產生器220還可以包括外部時脈延遲電路226（但本發明不限於此）。外部時脈延遲電路226的實施細節可以由第一實施例獲致足夠的教示，因此恕不在此重述。

在本實施例中，眼圖判斷電路210包括參考信號產生電路211以及比較單元212。參考信號產生電路211耦接於時脈產生器220。參考信號產生電路211接收時脈產生器220所提供的參考電壓控制時脈CLKVR，並且基於參考電壓控制時脈CLKVR產生參考信號。比較單元212耦接於時脈產生器220以及參考信號產生電路211。比較單元212接收輸入信號對以及多個參考信號VR。比較單元212基於第一經延遲取樣時脈CLKS1使輸入信號對依序與多個參考信號VR進行比較以獲得比較結果CS(1, 1)~CS(n, m)。舉例來說，比較單元212會基於第一經延遲取樣時脈CLKS1的第一延遲接收第一輸入信號RXP、第二輸入信號RXN以及多個參考信號VR的第一參考信號。比較單元212會基於第一經延遲取樣時脈CLKS1的第二延遲接收第一輸入信號RXP、第二輸入信號RXN以及多個參考信號VR的第二參考信號。

在本實施例中，參考信號產生電路211可以是8位元的參考信號產生電路（但不以此為限）。參考信號產生電路211可基於參考電壓控制時脈CLKVR產生256種不同電壓值的參考信號。舉例來說，參考信號產生電路211在參考電壓控制時脈CLKVR的第一上升沿提供多個參考信號VR的第一參考信號，並將第一參考信號提供到比較單元212。參考信號產生電路211在參考電壓控制時脈CLKVR的第二上升沿提供多個參考信號VR的第二參考信號，並將第二參考信號提供到比較單元212。

在本實施例中，當比較單元212接收到多個參考信號VR的第一參考信號時，比較單元212會基於第一經延遲取樣時脈CLKS1經歷第一延遲對第一輸入信號RXP的電壓值、第二輸入信號RXN的電壓值與第一參考信號的電壓值進行比較以獲得比較結果CS(1, 1)。比較單元212基於第一經延遲取樣時脈CLKS1所提供的第二延遲對第一輸入信號RXP的電壓值、第二輸入信號RXN的電壓值與第一參考信號的電壓值進行比較以獲得比較結果CS(1, 2)，依此類推。因此，當比較單元212接收到第一參考信號時，會基於第一經延遲取樣時脈CLKS1獲得比較結果CS(1, 1)~CS(1, m)。在本實施例中，比較結果CS(1, 1)~CS(1, m)可以是用以指示第一輸入信號RXP的電壓值、第二輸入信號RXN的電壓值大於第一參考信號時的結果。以比較結果CS(1, 1)為例，比較結果CS(1, 1)會基於第一經延遲取樣時脈CLKS1的多個觸發獲得比較結果CS(1, 1)的多個判斷結果。進一步舉例來說，當第一經延遲取樣時脈CLKS1經歷第一延遲時，如果第一輸入信號RXP的電壓值明顯大於或明顯小於第一參考信號的電壓值，則比較結果CS(1, 1)會包括多個大致相同的判斷結果。在另一方面，如果第一輸入信號RXP的電壓值接近第一參考信號的電壓值，則比較結果CS(1, 1)會包括多個不同的判斷結果。

接下來，當比較單元212接收到多個參考信號VR的第二參考信號時，會基於第一經延遲取樣時脈CLKS1獲得比較結果CS(2, 1)~CS(2, m)。接下來，當比較單元212接收到多個參考信號VR的第三參考信號時，會基於第一經延遲取樣時脈CLKS1獲得比較結果CS(3, 1)~CS(3, m)，依此類推。如此一來，比較單元212能夠獲得比較結果CS(1, 1)~CS(n, m)。

在一些實施例中，多個參考信號VR可以分別是差動信號。比較單元212可以對第一輸入信號RXP的電壓值與多個參考信號VR的第一差動信號進行比較，並且對第二輸入信號RXN的電壓值與多個參考信號VR的第二差動信號進行比較，藉以獲得比較結果CS(1, 1)~CS(n, m)。本發明並不以多個參考信號VR的信號形式與比較方式為限。

在本實施例中，眼圖判斷電路還包括格式轉換電路213、反相器214、取樣電路215、計數器216以及計數值輸出器217。格式轉換電路213耦接於比較單元212。格式轉換電路214將比較結果CS(1, 1)~CS(n, m)分別轉換為多個比較邏輯結果。反相器214耦接於時脈產生器。反相器214對第一經延遲取樣時脈CLKS1進行反相以產生第二經延遲取樣時脈CLKS2。取樣電路215耦接於反相器214以及格式轉換電路213。取樣電路215基於第二經延遲取樣時脈CLKS2對多個比較邏輯結果進行取樣，藉以提供多個取樣結果。計數器216耦接於取樣電路215。計數器216計數取樣結果以獲得關聯於多個比較邏輯結果的計數值CDF(1, 1)~CDF(n, m)。計數值輸出器217耦接於計數器216。計數值輸出器217接收計數值CDF(1, 1)~CDF(n, m)並反應於計數器216的控制以輸出計數值CDF(1, 1)~CDF(n, m)。在一些實施例中，計數值輸出器217可以由至少一個正反器來實現。

舉例來說，格式轉換電路213會依據比較結果CS(1, 1)提供對應於比較結果CS(1, 1)的比較邏輯結果。格式轉換電路213可以將類比信號格式的比較結果CS(1, 1)轉換為數位格式的比較邏輯結果。取樣電路215基於第二經延遲取樣時脈CLKS2對對應於比較結果CS(1, 1)的比較邏輯結果進行取樣，藉以提供對應於比較結果CS(1, 1)的第一取樣結果。取樣電路215是依據第二經延遲取樣時脈CLKS2的上升沿提供第一取樣結果。也就是說，眼圖判斷電路是基於第一經延遲取樣時脈CLKS1所經歷的多個延遲依序獲得比較結果CS(1, 1)~CS(1, n)，並對應於第一經延遲取樣時脈CLKS1的多個下降沿依序提供關聯於比較結果CS(1, 1)~CS(1, n)的取樣結果。計數器216計數上述的取樣結果以獲得關聯於比較結果CS(1, 1)的計數值CDF(1, 1)。計數值輸出器217接收計數值CDF(1, 1)並反應於計數器216的控制以輸出計數值CDF(1, 1)。舉例來說，計數器216可提供一控制信號以指示計數值輸出器217輸出計數值CDF(1, 1)。在本實施例中，控制信號的發生的時間點可以是與致能時脈CKEN的下降沿的時間點一致，因此計數值輸出器217會在致能時脈CKEN的下降沿的時間點輸出計數值CDF(1, 1)。同理可推，眼圖判斷電路210可依序獲得關聯於比較結果CS(1, 2)~CS(n, m)的計數值CDF(1, 2)~CDF(n, m)，並依序輸出計數值CDF(1, 2)~CDF(n, m)。

在本實施例中，取樣電路215可以至少包括及邏輯閘A5。及邏輯閘A5的第一輸入端接於格式轉換電路213。及邏輯閘A5的第二輸入端接於反相器214的輸出端。及邏輯閘A5的輸出端用以提供對應於比較結果CS(1, 1)的取樣結果。

在本實施例中，眼圖觀測裝置200還用以儲存計數值輸出器217所輸出的計數值CDF(1, 1)~CDF(n, m)。眼圖觀測裝置200可以對計數值CDF(1, 1)~CDF(n, m)進行佈局。眼圖觀測裝置200可以藉由記憶單元來儲存計數值CDF(1, 1)~CDF(n, m)。眼圖觀測裝置200比對計數值CDF(1, 1)~CDF(n, m)，藉以獲得對應於該輸入信號對的眼圖。

進一步來說明，請同時參考圖8以及圖10A，圖10A是依據本發明第二實施例所繪示的計數值的佈局示意圖。眼圖觀測裝置200可以對計數值CDF(1, 1)~CDF(n, m)進行佈局。在本實施例中，計數值CDF(1, 1)~CDF(1, m)會被佈局為同一列，藉以表示計數值CDF(1, 1)~CDF(1, m)為依據輸入信號對以及第一參考信號所產生。計數值CDF(2, 1)~CDF(2, m)會被佈局為同一列，藉以表示計數值CDF(2, 1)~CDF(2, m)為依據輸入信號對以及第二參考信號所產生，依此類推。

在本實施例中，計數值CDF(1, 1)、CDF(2, 1)、…、CDF(n, 1)會被佈局為同一行，藉以表示計數值CDF(1, 1)、CDF(2, 1)、…、CDF(n, 1)為基於第一經延遲取樣時脈CLKS1的第一延遲所產生。計數值CDF(1, 2)、CDF(2, 2)、…、CDF(n, 2)會被佈局為同一行，藉以表示計數值CDF(1, 2)、CDF(2, 2)、…、CDF(n, 2)為基於第一經延遲取樣時脈CLKS1的第二延遲所產生，依此類推。本實施例的計數值CDF(1, 1)~CDF(n, m)可以分別被視為累積分佈函數。以時脈計數器222是6位元的計數器並且參考信號產生電路211是8位元的參考信號產生電路為例，m會等於64，n會等於256。也就是說，佈局是具有256列與64行的陣列。

請同時參考圖8、圖10A以及圖10B，圖10B是依據本發明第二實施例所繪示的眼圖。本實施例的眼圖2DEOM會依據圖10A所示的計數值CDF(1, 1)~CDF(n, m)的佈局被產生。在本實施例中，眼圖觀測裝置200會對計數值CDF(1, 1)以及計數值CDF(2, 1)減法運算以獲得計數值CDF(1, 1)與計數值CDF(2, 1)的差值的絕對值。上述的絕對值可以被視為部分資訊PDF(1, 1)。眼圖觀測裝置200會對計數值CDF(1, 2)以及計數值CDF(2, 2)減法運算以獲得計數值CDF(1, 2)與計數值CDF(2, 2)的差值的絕對值。上述的絕對值可以被視為部分資訊PDF(1, 2)，依此類推。如此一來，眼圖觀測裝置200依據計數值CDF(1, 1)~CDF(n, m)提供部分資訊PDF(1, 1)~PDF(n-1, m)，並依據部分資訊PDF(1, 1)~PDF(n-1, m)產生眼圖2DEOM。本實施例的眼圖2DEOM具有255列與64行的畫素。部分資訊PDF(1, 1)~PDF(n-1, m)分別可以被視為機率密度函數。部分資訊PDF(1, 1)~PDF(n-1, m)分別具有對應於上述的絕對值的表示結果。

在部分資訊PDF(1, 1)~PDF(n-1, m)中，數值等於0（或接近0）的部分資訊表示對應的畫素上存在輸入信號對的部分波形的機率極低。在部分資訊PDF(1, 1)~PDF(n-1, m)中，數值越大的部分資訊則表示對應的畫素上存在輸入信號對的部分波形的機率越高。如此一來，部分資訊PDF(1, 1)~PDF(n-1, m)的數值可表示出輸入信號對的波形的狀況。也就是說，眼圖觀測裝置200可依據部分資訊PDF(1, 1)~PDF(n-1, m)的結果測量輸入信號對的眼圖。並依據部分資訊PDF(1, 1)~PDF(n-1, m)的結果判斷輸入信號對的狀況。

請回到圖9，在一些實施例中，依據比較單元212的電路態樣的需求，眼圖判斷電路210還可以包括時脈格式轉換電路218（本發明並不限於此）。時脈格式轉換電路218會將第一經延遲取樣時脈CLKS1產生第一經延遲取樣時脈CLKS1的互補時脈。並將第一經延遲取樣時脈CLKS1以及互補時脈提供到比較單元212。

綜上所述，本發明的眼圖觀測裝置的延遲取樣時脈是由電壓時間轉換器所產生。相較於多級的環形振盪器，電壓時間轉換器會具有較小的電源消耗以及佈局面積。如此一來，節約電源以及較小的佈局面積的眼圖觀測裝置可以被實現。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100、200:眼圖觀測裝置 110、210:眼圖判斷電路 111:第一計數值產生器 1111:第一比較單元 1112:第一格式轉換電路 1113:第一取樣電路 1114:第一計數器 1115:第一計數值輸出器 112:第二計數值產生器 1121:第二比較單元 1122:第二格式轉換電路 1123:第二取樣電路 1124:第二計數器 1125:第二計數值輸出器 113:邏輯電路 114:反相器 115:眼圖形成單元 116:時脈格式轉換電路 120、220:時脈產生器 121、221:電壓時間轉換器 1211:輸入級電路 1212:輸出級電路 122、222:時脈計數器 123、223:格式轉換電路 124、224:致能時脈產生器 125、225:邏輯電路 126、226:外部時脈延遲電路 211:參考信號產生電路 212:比較單元 213:格式轉換電路 214:反相器 215:取樣電路 216:計數器 217:計數值輸出器 218:時脈格式轉換電路 A1、A2、A3、A4、A5:及邏輯閘 B1:緩衝器 C1:電容 CDF(1,1)~CDF(1,n)、CDF(2,1)~CDF(2,n)、CDF(1,2)~CDF(n,m):計數值 CKEN:致能時脈 CKO:經延遲時脈 CLKS1:第一經延遲取樣時脈 CLKVR:參考電壓控制時脈 CS(1,1)~CS(1,n)、CS(2,1)~CS(2,n)、CS(1,1)~CS(n,m):比較結果 HEOM、2DEOM:眼圖 M1:第一輸入級電晶體 M2:第二輸入級電晶體 M3:第三輸入級電晶體 M4:第四輸入級電晶體 M5:第一輸出級電晶體 M6:第二輸出級電晶體 M7:第三輸出級電晶體 M8:第四輸出級電晶體 M9:第五輸出級電晶體 N1、N2:反相器 PDF(1,1)~PDF(n-1,m):部分資訊 RXN:第二輸入信號 RXP:第一輸入信號 t0、t1、t2、t3、t4、t5、t6:時間點 VBN、VBP:偏壓 VC1:轉換電壓 VDD:參考高電位 VIN:輸入電壓 VR:多個參考信號 VT:預設電壓

圖1是依據本發明第一實施例繪示的眼圖觀測裝置的方塊圖。 圖2是依據圖1實施例繪示的眼圖觀測裝置的電路示意圖。 圖3是依據本發明一實施例繪示的電壓時間轉換器電路示意圖。 圖4是依據本發明一實施例繪示的波形示意圖。 圖5是依據本發明一實施例繪示的經延遲時脈的波形示意圖。 圖6是依據本發明一實施例繪示的致能時脈以及第一經延遲取樣時脈的波形示意圖。 圖7是依據本發明第一實施例所繪示的眼圖。 圖8是依據本發明第二實施例繪示的眼圖觀測裝置的方塊圖。 圖9是依據圖8實施例繪示的眼圖觀測裝置的電路示意圖。 圖10A是依據本發明第二實施例所繪示的計數值的佈局示意圖。 圖10B是依據本發明第二實施例所繪示的眼圖。

100:眼圖觀測裝置

110:眼圖判斷電路

120:時脈產生器

121:電壓時間轉換器

CKO:經延遲時脈

CLKS1:第一經延遲取樣時脈

CS(1,1)~CS(1,n)、CS(2,1)~CS(2,n):比較結果

HEOM:眼圖

RXN:第二輸入信號

RXP:第一輸入信號

VIN:輸入電壓

Claims (20)

1. 一種眼圖觀測裝置，用以定義出一輸入信號對的一眼圖，包括： 一眼圖判斷電路，經配置以接收一第一經延遲取樣時脈以及該輸入信號對，基於該第一經延遲取樣時脈對該輸入信號對的一第一輸入信號與一第二輸入信號進行比較以獲得多個比較結果，並比對該些比較結果，藉以獲得對應於該輸入信號對的該眼圖；以及 一時脈產生器，耦接於該眼圖判斷電路，包括： 一電壓時間轉換器，經配置以依據一輸入電壓的電壓值產生一經延遲時脈，其中該經延遲時脈的延遲時間長度關聯於該輸入電壓的電壓值， 其中該時脈產生器依據該經延遲時脈產生該第一經延遲取樣時脈。
2. 如申請專利範圍第2項所述的眼圖觀測裝置，其中該電壓時間轉換器包括： 一輸入級電路，經配置以基於一外部時脈將該輸入電壓作為一轉換電壓； 一電容，該電容的第一端耦接於該輸入級電路以接收該轉換電壓，該電容的第二端耦接於一參考低電位；以及 一輸出級電路，耦接於該輸入級電路以及該電容的第一端，經配置以依據該轉換電壓的電壓值以及一預設電壓的電壓值提供該經延遲時脈。
3. 如申請專利範圍第2項所述的眼圖觀測裝置，其中該輸入級電路包括： 一反相器，該反相器的輸入端用以接收該外部時脈； 一第一輸入級電晶體，該第一輸入級電晶體的第一端用以接收該輸入電壓，該第一輸入級電晶體的第二端耦接於該電容的第一端，該第一輸入級電晶體的控制端耦接於該反相器的輸出端； 一第二輸入級電晶體，該第二輸入級電晶體的第一端耦接於該第一輸入級電晶體的第二端，該第二輸入級電晶體的控制端耦接於該反相器的輸出端； 一第三輸入級電晶體，該第三輸入級電晶體的第一端耦接於該第二輸入級電晶體的第二端，該第三輸入級電晶體的第二端耦接於該參考低電位，該第三輸入級電晶體的控制端用以接收一偏壓，其中該第三輸入級電晶體經配置為一電流源；以及 一第四輸入級電晶體，該第四輸入級電晶體的第一端用以接收一參考高電位，該第四輸入級電晶體的第二端耦接於該第二輸入級電晶體的第二端，該第四輸入級電晶體的控制端用以接收該外部時脈。
4. 如申請專利範圍第2項所述的眼圖觀測裝置，其中該輸出級電路包括： 一第一輸出級電晶體，該第一輸出級電晶體的第一端用以接收一參考高電壓，該第一輸出級電晶體的控制端用以接收一偏壓，其中該第一輸出級電晶體經配置為一電流源； 一第二輸出級電晶體，該第二輸出級電晶體的第一端耦接於該第一輸出級電晶體的第二端，該第二輸出級電晶體的控制端耦接於該電容的第一端； 一第三輸出級電晶體，該第三輸出級電晶體的第一端耦接於該第一輸出級電晶體的第二端，該第三輸出級電晶體的控制端用以接收該預設電壓； 一第四輸出級電晶體，該第四輸出級電晶體的第一端耦接於該第二輸出級電晶體的第二端，該第四輸出級電晶體的第二端耦接於該參考低電位，該第四輸出級電晶體的控制端用以接收該外部時脈； 一反相器，該反相器的輸入端耦接於該第二輸出級電晶體的第二端，該反相器的輸出端被作為該電壓時間轉換器的輸出端；以及 一第五輸出級電晶體，該第五輸出級電晶體的第一端耦接於該第三輸出級電晶體的第二端，該第五輸出級電晶體的第二端耦接於該參考低電位，該第五輸出級電晶體的第一端耦接於耦接於該反相器的輸出端。
5. 如申請專利範圍第1項所述的眼圖觀測裝置，其中該時脈產生器還包括： 一時脈計數器，經配置以接收一參考時脈，並對該參考時脈進行計數以獲得一計數值；以及 一格式轉換電路，耦接於該時脈計數器以及該電壓時間轉換器，經配置以接收該計數值，並依據該計數值提供該輸入電壓， 其中該輸入電壓的電壓值關聯於該計數值。
6. 如申請專利範圍第5項所述的眼圖觀測裝置，其中該時脈產生器還包括： 一致能時脈產生器，經配置以依據該參考時脈以及該經延遲時脈產生一致能時脈；以及 一邏輯電路，耦接於該致能時脈產生器、該電壓時間轉換器以及該眼圖判斷電路，經配置以對該致能時脈以及該經延遲時脈進行邏輯運算以產生該第一經延遲取樣時脈。
7. 如申請專利範圍第1項所述的眼圖觀測裝置，其中該眼圖判斷電路包括： 一第一計數值產生器，耦接於該時脈產生器，經配置以基於該第一經延遲取樣時脈在該第一輸入信號的電壓準位等於該第二輸入信號的電壓準位時獲得該些比較結果的多個第一比較結果，並對該些第一比較結果的發生次數進行計數，藉以產生多個第一計數值； 一第二計數值產生器，耦接於該時脈產生器，經配置以基於該第一經延遲取樣時脈在該第一輸入信號的電壓準位與該第二輸入信號的電壓準位的差值的絕對值等於一預設值時獲得該些比較結果的多個第二比較結果，並對該些第二比較結果的發生次數進行計數，藉以產生多個第二計數值；以及 一邏輯電路，耦接於該第一計數值產生器以及該第二計數值產生器，經配置以依據該些第一計數值與該些第二計數值提供眼圖資訊。
8. 如申請專利範圍第7項所述的眼圖觀測裝置，其中該眼圖判斷電路包括： 一反相器，耦接於該時脈產生器，經配置以對該第一經延遲取樣時脈進行反相以產生一第二經延遲取樣時脈。
9. 如申請專利範圍第8項所述的眼圖觀測裝置，其中該第一計數值產生器包括： 一第一比較單元，耦接於該時脈產生器，經配置以接收該第一經延遲取樣時脈、該第一輸入信號以及該第二輸入信號，並基於該第一經延遲取樣時脈在該第一輸入信號的電壓準位等於該第二輸入信號的電壓準位時獲得該些比較結果的該些第一比較結果； 一第一格式轉換電路，耦接於該第一比較單元，經配置以將該些第一比較結果分別轉換為多個第一比較邏輯結果； 一第一取樣電路，耦接於該反相器以及該第一格式轉換電路，經配置以基於該第二經延遲取樣時脈對該些第一比較邏輯結果進行取樣，藉以提供對應於該些第一比較結果的多個第一取樣結果；以及 一第一計數器，耦接於該第一取樣電路，經配置以計數該第一取樣結果以獲得關聯於該些第一比較結果的該些第一計數值； 一第一計數值輸出器，耦接於該第一計數器，經配置以接收該些第一計數值並反應於該第一計數器的控制輸出該些第一計數值。
10. 如申請專利範圍第8項所述的眼圖觀測裝置，其中該第二計數值產生器包括： 一第二比較單元，耦接於該時脈產生器，經配置以接收該第一經延遲取樣時脈、該第一輸入信號以及該第二輸入信號，並基於該第一經延遲取樣時脈在該第一輸入信號的電壓準位與該第二輸入信號的電壓準位的差值的絕對值等於一預設值時獲得該些比較結果的該些第二比較結果； 一第二格式轉換電路，耦接於該第二比較單元，經配置以將該些第二比較結果分別轉換為多個第二比較邏輯結果； 一第二取樣電路，耦接於該反相器以及該第二格式轉換電路，經配置以基於該第二經延遲取樣時脈對該些第二比較邏輯結果進行取樣，藉以提供對應於該些第二比較結果的多個第二取樣結果； 一第二計數器，耦接於該第二取樣電路，經配置以計數該些第二取樣結果以獲得關聯於該些第二比較結果的該些第二計數值；以及 一第二計數值輸出器，耦接於該第二計數器，經配置以接收該些第二計數值並反應於該第二計數器的控制輸出該些第二計數值。
11. 一種眼圖觀測裝置，用以定義出一輸入信號對的一眼圖，包括： 一眼圖判斷電路，經配置以接收一參考電壓控制時脈、一第一經延遲取樣時脈以及該輸入信號對，基於該參考電壓控制時脈提供多個參考信號，並且基於該第一經延遲取樣時脈使該輸入信號對依序與該些參考信號進行比較以獲得多個比較結果，並比對該些比較結果，藉以獲得對應於該輸入信號對的該眼圖；以及 一時脈產生器，耦接於該眼圖判斷電路，經配置以產生該參考電壓控制時脈以及該第一經延遲取樣時脈，其中該時脈產生器包括： 一電壓時間轉換器，經配置以依據一輸入電壓的電壓值產生一經延遲時脈，其中該經延遲時脈的延遲時間長度關聯於該輸入電壓的電壓值， 其中該時脈產生器依據該經延遲時脈產生該第一經延遲取樣時脈。
12. 如申請專利範圍第11項所述的眼圖觀測裝置，其中該電壓時間轉換器包括： 一輸入級電路，經配置以基於一外部時脈將該輸入電壓作為一轉換電壓； 一電容，該電容的第一端耦接於該輸入級電路以接收該轉換電壓，該電容的第二端耦接於一參考低電位；以及 一輸出級電路，耦接於該輸入級電路以及該電容的第一端，經配置以依據該轉換電壓的電壓值以及一預設電壓的電壓值提供該經延遲時脈。
13. 如申請專利範圍第12項所述的眼圖觀測裝置，其中該輸入級電路包括： 一反相器，該反相器的輸入端用以接收該外部時脈； 一第一輸入級電晶體，該第一輸入級電晶體的第一端用以接收該輸入電壓，該第一輸入級電晶體的第二端耦接於該電容的第一端，該第一輸入級電晶體的控制端耦接於該反相器的輸出端； 一第二輸入級電晶體，該第二輸入級電晶體的第一端耦接於該第一輸入級電晶體的第二端，該第二輸入級電晶體的控制端耦接於該反相器的輸出端； 一第三輸入級電晶體，該第三輸入級電晶體的第一端耦接於該第二輸入級電晶體的第二端，該第三輸入級電晶體的第二端耦接於該參考低電位，該第三輸入級電晶體的控制端用以接收一偏壓，其中該第三輸入級電晶體經配置為一電流源。 一第四輸入級電晶體，該第四輸入級電晶體的第一端用以接收一參考高電位，該第四輸入級電晶體的第二端耦接於該第二輸入級電晶體的第二端，該第四輸入級電晶體的控制端用以接收該外部時脈；以及
14. 如申請專利範圍第12項所述的眼圖觀測裝置，其中該輸出級電路包括： 一第一輸出級電晶體，該第一輸出級電晶體的第一端用以接收一參考高電壓，該第一輸出級電晶體的控制端用以接收一偏壓，其中該第一輸出級電晶體經配置為一電流源； 一第二輸出級電晶體，該第二輸出級電晶體的第一端耦接於該第一輸出級電晶體的第二端，該第二輸出級電晶體的控制端耦接於該電容的第一端； 一第三輸出級電晶體，該第三輸出級電晶體的第一端耦接於該第一輸出級電晶體的第二端，該第三輸出級電晶體的控制端用以接收該預設電壓； 一第四輸出級電晶體，該第四輸出級電晶體的第一端耦接於該第二輸出級電晶體的第二端，該第四輸出級電晶體的第二端耦接於該參考低電位，該第四輸出級電晶體的控制端用以接收該外部時脈； 一反相器，該反相器的輸入端耦接於該第二輸出級電晶體的第二端，該反相器的輸出端被作為該電壓時間轉換器的輸出端；以及 一第五輸出級電晶體，該第五輸出級電晶體的第一端耦接於該第三輸出級電晶體的第二端，該第五輸出級電晶體的第二端耦接於該參考低電位，該第五輸出級電晶體的第一端耦接於耦接於該反相器的輸出端。
15. 如申請專利範圍第11項所述的眼圖觀測裝置，其中該時脈產生器還包括： 一時脈計數器，經配置以接收一參考時脈，並對該參考時脈進行計數以獲得一計數值；以及 一格式轉換電路，耦接於該時脈計數器以及該電壓時間轉換器，經配置以接收該計數值，並依據該計數值提供該輸入電壓， 其中該輸入電壓的電壓值關聯於該計數值。
16. 如申請專利範圍第15項所述的眼圖觀測裝置，其中該時脈計數器還藉由該計數值的溢位產生該參考電壓控制時脈。
17. 如申請專利範圍第15項所述的眼圖觀測裝置，其中該時脈產生器還包括： 一致能時脈產生器，經配置以依據該參考時脈以及該經延遲時脈產生一致能時脈；以及 一邏輯電路，耦接於該致能時脈產生器、該電壓時間轉換器以及該眼圖判斷電路，經配置以對該致能時脈以及該經延遲時脈進行邏輯運算以產生該第一經延遲取樣時脈。
18. 如申請專利範圍第11項所述的眼圖觀測裝置，其中該眼圖判斷電路包括： 一參考信號產生電路，耦接於該時脈產生器，經配置以接收該參考電壓控制時脈，基於該參考電壓控制時脈產生該些參考信號；以及 一比較單元，耦接於該時脈產生器以及該參考信號產生電路，經配置以接收該輸入信號對以及該些參考信號，並基於該第一經延遲取樣時脈使該輸入信號對依序與該些參考信號進行比較以獲得該些比較結果。
19. 如申請專利範圍第18項所述的眼圖觀測裝置，其中該眼圖判斷電路還包括： 一格式轉換電路，耦接於該比較單元，經配置以將該些比較結果分別轉換為多個比較邏輯結果； 一反相器，耦接於該時脈產生器，經配置以對該第一經延遲取樣時脈進行反相以產生一第二經延遲取樣時脈； 一取樣電路，耦接於該反相器以及該格式轉換電路，經配置以基於該第二經延遲取樣時脈對該些比較邏輯結果進行取樣，藉以提供多個取樣結果； 一計數器，耦接於該取樣電路，經配置以計數該取樣結果以獲得關聯於該些比較結果的多個計數值；以及 一計數值輸出器，耦接於該計數器，經配置以接收該些計數值並反應於該計數器的控制輸出該些計數值。
20. 如申請專利範圍第19項所述的眼圖觀測裝置，其中該眼圖判斷電路儲存該計數值輸出器所輸出的關聯於該些比較結果的多個計數值，並比對該些計數值，藉以獲得對應於該輸入信號對的該眼圖。

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