TW202009935A - 三維記憶體元件中的儲存單元的編程 - Google Patents

三維記憶體元件中的儲存單元的編程 Download PDF

Info

Publication number
TW202009935A
TW202009935A TW107136771A TW107136771A TW202009935A TW 202009935 A TW202009935 A TW 202009935A TW 107136771 A TW107136771 A TW 107136771A TW 107136771 A TW107136771 A TW 107136771A TW 202009935 A TW202009935 A TW 202009935A
Authority
TW
Taiwan
Prior art keywords
memory
storage unit
cell
verification voltage
storage
Prior art date
Application number
TW107136771A
Other languages
English (en)
Other versions
TWI690924B (zh
Inventor
劉紅濤
徐永炎
王明
靳磊
霍宗亮
Original Assignee
大陸商長江存儲科技有限責任公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 大陸商長江存儲科技有限責任公司 filed Critical 大陸商長江存儲科技有限責任公司
Publication of TW202009935A publication Critical patent/TW202009935A/zh
Application granted granted Critical
Publication of TWI690924B publication Critical patent/TWI690924B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G11C11/5635—Erasing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5671—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge trapping in an insulator
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

公開了3D記憶體元件和用於操作所述3D記憶體元件的方法的實施例。在示例中，一種3D記憶體元件包括NAND記憶體串和周邊電路。所述NAND記憶體串在基底上方豎直延伸，並且包括豎直串聯佈置的多個儲存單元。所述周邊電路被配置為基於增量式步進脈衝編程（ISPP）對儲存單元進行編程。向儲存單元中的至少兩個施加所述ISPP的不同驗證電壓。

Description

三維記憶體元件中的儲存單元的編程
本公開的實施例關於三維（3D）記憶體元件及其操作方法。
透過改進製程技術、電路設計、程式設計演算法和製作順序而將平面儲存單元縮放到更小的尺寸。然而，隨著儲存單元的特徵尺寸接近下限，平面製程和製作技術變得更加挑戰性，並且成本更加高昂。因此，平面儲存單元的存儲密度接近上限。
3D記憶體架構能夠解決平面儲存單元中的密度限制。3D記憶體架構包括記憶體陣列以及用於控制到和來自記憶體陣列的信號的周邊元件。
文中公開了3D記憶體元件和用於操作3D記憶體元件的方法的實施例。
在一個示例中，一種3D記憶體元件包括NAND記憶體串和周邊電路。所述NAND記憶體串在基底上方豎直延伸，並且包括豎直串聯佈置的多個儲存單元。所述周邊電路被配置為基於增量式步進脈衝編程（ISPP）對儲存單元編程。所述ISPP的不同驗證電壓被施加到儲存單元中的至少兩個。
在另一示例中，一種3D記憶體元件包括記憶體陣列元件和周邊電路。所述記憶體陣列元件包括多個NAND記憶體串和多條字元線。所述NAND記憶體串中的每者在基底上方豎直延伸，並且包括豎直佈置的多個儲存單元，它們每者處於相應的單元深度。所述字元線中的每者耦合至同一單元深度處的儲存單元的頁。所述周邊電路耦合至所述記憶體陣列元件，並且被配置為基於ISPP透過字元線對NAND記憶體串的每者中的儲存單元進行編程。所述ISPP的不同驗證電壓被施加到不同單元深度處的儲存單元的至少兩頁。
在又一個示例中，公開了一種用於操作3D記憶體元件的方法。基於ISPP利用第一驗證電壓對3D NAND記憶體串中的第一儲存單元進行編程。基於ISPP利用第二驗證電壓對3D NAND記憶體串中的第二儲存單元進行編程。所述第二驗證電壓大於所述第一驗證電壓。所述第二儲存單元在所述3D NAND記憶體串中處於所述第一儲存單元上方。
儘管對具體配置和佈置進行了討論，但應當理解，這只是出於示例性目的而進行的。相關領域中的技術人員將認識到，可以使用其它配置和佈置而不脫離本公開的精神和範圍。對相關領域的技術人員顯而易見的是，本公開還可以用於多種其它應用中。
要指出的是，在說明書中提到“一個實施例”、“實施例”、“示例性實施例”、“一些實施例”等指示所述的實施例可以包括特定特徵、結構或特性，但未必每個實施例都包括該特定特徵、結構或特性。此外，這種短語未必是指同一個實施例。另外，在結合實施例描述特定特徵、結構或特性時，結合其它實施例（無論是否明確描述）實現這種特徵、結構或特性應在相關領域技術人員的知識範圍內。
通常，可以至少部分從上下文中的使用來理解術語。例如，至少部分取決於上下文，本文中使用的術語“一個或多個”可以用於描述單數意義的任何特徵、結構或特性，或者可以用於描述複數意義的特徵、結構或特性的組合。類似地，至少部分取決於上下文，諸如“一”或“所述”的術語同樣可以被理解為傳達單數使用或傳達複數使用。此外，可以將術語“基於”理解為未必旨在傳達排他性的一組因素，並且相反可以允許存在未必明確描述的額外因素，其同樣至少部分地取決於上下文。
應當容易理解，本公開中的“在…上”、“在…上方”和“在…之上”的含義應當以最寬方式被解讀，以使得“在…上”不僅表示“直接在”某物“上”而且還包括在某物“上”且其間有居間特徵或層的含義，並且“在…上方”或“在…之上”不僅表示“在”某物“上方”或“之上”的含義，而且還可以包括其“在”某物“上方”或“之上”且其間沒有居間特徵或層（即，直接在某物上）的含義。
此外，諸如“在…之下”、“在…下方”、“下部”、“在…上方”、“上部”等空間相關術語在本文中為了描述方便可以用於描述如圖中所示出的一個元件或特徵相對於另一個或多個元件或特徵的關係。空間相關術語旨在涵蓋除了在附圖所描繪的取向之外的在設備使用或操作中的不同取向。設備可以以另外的方式被定向（旋轉90度或在其它取向），並且本文中使用的空間相關描述詞可以類似地被相應解釋。
如本文中使用的，術語“基底”是指向其上增加後續材料層的材料。基底自身可以被圖案化。增加在基底頂部的材料可以被圖案化或者可以保持不被圖案化。此外，基底可以包括寬範圍的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。替代地，基底可以由諸如玻璃、塑膠或藍寶石晶圓的非導電材料製成。
如本文中使用的，術語“層”是指包括具有厚度的區域的材料部分。層可以在下方或上方結構的整體之上延伸，或者可以具有小於下方或上方結構範圍的範圍。此外，層可以是厚度小於連續結構的厚度的均質或非均質連續結構的區域。例如，層可以位於在連續結構的頂表面和底表面之間或在頂表面和底表面處的任何水平面對之間。層可以水準、豎直和/或沿傾斜表面延伸。基底可以是層，其中可以包括一個或多個層，和/或可以在其上、其上方和/或其下方具有一個或多個層。層可以包括多個層。例如，互連層可以包括一個或多個導體和接觸層（其中形成互連線和/或通孔觸點）和一個或多個介電質層。
如本文使用的，術語“標稱/標稱地”是指在產品或過程的設計階段期間設置的用於部件或過程操作的特性或參數的期望或目標值，以及高於和/或低於期望值的值的範圍。值的範圍可能是由於製造過程或容限中的輕微變化導致的。如本文使用的，術語“大約”指示可以基於與主題半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“大約”可以指示給定量的值，其例如在值的10%-30%（例如，值的±10%、±20%或±30%）內變化。
如本文使用的，術語“3D記憶體元件”是指一種半導體元件，其在橫向取向的基底上具有豎直取向的儲存單元電晶體串（在本文中被稱為“記憶體串”，例如NAND記憶體串），以使得所述記憶體串相對於基底在豎直方向上延伸。如本文使用的，術語“豎直/豎直地”是指標稱地垂直於基底的橫向表面。
根據本公開的各種實施例提供了一種基於針對具有不同單元深度的儲存單元的非均勻驗證電壓的3D記憶體元件的新穎的編程方案。非均勻驗證電壓能夠產生針對沿著每個3D NAND記憶體串的儲存單元的均勻閾值電壓窗口分佈，由此降低對3D NAND記憶體串的下部部分中的儲存單元的損害，並且提高儲存單元的耐久性同時仍然保持足夠的讀取窗口。此外，透過與上部儲存單元相比降低下部儲存單元的單元閾值電壓，還能夠改善下部儲存單元的資料保持。
第1圖示出了根據本公開的一些實施例的示例性3D記憶體元件100的示圖。3D記憶體元件100可以包括記憶體陣列元件102和耦合至記憶體陣列元件102的周邊電路104。記憶體陣列元件102可以是3D NAND快閃記憶體元件，其中，儲存單元106是以NAND記憶體串108的陣列的形式提供的，每個NAND記憶體串108在基底（未示出）上方豎直延伸。在一些實施例中，每個NAND記憶體串108包括串聯耦合並且豎直堆疊的多個儲存單元106。每個儲存單元106能夠保持連續的類比值，例如電壓或電荷，其取決於在儲存單元106的區域內捕獲的電子的數量。每個儲存單元106可以是包括浮閘電晶體的“浮閘”類型的儲存單元，或者可以是包括電荷捕獲電晶體的“電荷捕獲”類型的儲存單元。
在一些實施例中，每個儲存單元106是具有兩種可能的儲存狀態並且因而能夠儲存一位元資料的單級單元（SLC）。例如，第一儲存狀態“0”可以對應於第一範圍的電壓，並且第二儲存狀態“1”可以對應於第二範圍的電壓。在一些實施例中，每個儲存單元106是能夠以四個以上的儲存狀態儲存一位元以上的資料的多級單元（MLC）。例如，MLC能夠每單元儲存兩位元，每單元儲存三位元（又被稱為三級單元（TLC）），或者每單元儲存四位元（又被稱為四級單元（QLC））。每個MLC可以被編程為承擔一定範圍的可能標稱儲存值。在一個示例中，如果每個MLC儲存兩位元資料，那麼可以透過將三個可能的標稱儲存值之一寫入到所述單元而將MLC從擦除狀態編程為承擔三個可能的編程級之一。第四標稱儲存值可以被用於擦除狀態。
如第1圖所示，每個NAND記憶體串108可以在其源極端部耦合至源極選擇電晶體110，並且在其汲極端部耦合至汲極選擇電晶體112。源極選擇電晶體110和汲極選擇電晶體112可以被配置為在讀取和編程操作期間開啟選擇NAND記憶體串108（陣列的行）。在一些實施例中，例如，同一記憶體塊中的NAND記憶體串108的源極選擇電晶體110透過同一條源極線114（例如，公用源極線）耦合至地。根據一些實施例，每個NAND記憶體串的汲極選擇電晶體112耦合至相應的位元線116，能夠經由輸出匯流排（未示出）從位元線116讀取資料。可以透過字元線118耦合相鄰NAND記憶體串108的儲存單元106，所述字元線118選擇哪一列儲存單元受到讀取和編程操作的影響。在一些實施例中，每條字元線118耦合至儲存單元的頁（儲存頁）120，其為用於讀取和編程操作的最小可物理存取資料單元。以位元元為單位計量的儲存頁的尺寸可以對應於透過字元線118耦合的NAND記憶體串108的數量。
第2圖示出了根據本公開的一些實施例的示例性3D NAND記憶體串200的截面圖。3D NAND記憶體串200是第1圖中所示的NAND記憶體串108的示例。如第2圖所示，3D NAND記憶體串200在基底202上方豎直延伸。基底202可以包括矽（例如，單晶矽）、矽鍺（SiGe）、砷化鎵（GaAs）、鍺（Ge）、絕緣體上矽（SOI）、絕緣體上鍺（GOI）或者任何其它適當材料。
3D NAND記憶體串200可以包括通道結構，所述通道結構具有以半導體材料（例如，作為半導體通道204）和介電質材料（例如，作為記憶體膜206）填充的通道孔。在一些實施例中，半導體通道204包括矽，例如非晶矽、多晶矽或單晶矽。在一些實施例中，記憶體膜206是包括隧道層、儲存層（又稱為“電荷捕獲/儲存層”）和阻擋層的複合層。3D NAND記憶體串200可以具有圓柱形狀（例如，柱形形狀）。根據一些實施例，半導體通道204、隧道層、儲存層和阻擋層按此順序從柱的中心向柱的外表面徑向佈置。隧道層可以包括氧化矽、氮氧化矽或其任何組合。儲存層可以包括氮化矽、氮氧化矽、矽或其任何組合。阻擋層可以包括氧化矽、氮氧化矽、高介電常數（高k）介電質或其任何組合。在一個示例中，阻擋層可以包括氧化矽/氮氧化矽/氧化矽（ONO）的複合層。
在一些實施例中，3D NAND記憶體串200的通道結構豎直延伸透過具有交錯的導電層和介電質層的記憶體堆疊層（未示出）。根據一些實施例，圍繞3D NAND記憶體串200的通道結構的導電層的部分是3D NAND記憶體串200中的儲存單元210的控制閘208。在3D NAND記憶體串200中，儲存單元210可以是豎直串聯佈置的。在一些實施例中，每個儲存單元210包括控制閘208以及半導體通道204和記憶體膜206的被控制閘208包圍的部分。形成控制閘208的導電層又被稱為耦合至3D NAND記憶體串200的字元線（例如，第1圖中的字元線118），其能夠接收用於例如透過讀取、擦除和編程操作而控制儲存單元210的操作的字元線偏置電壓VWL 。導體層可以包括導電材料，所述導電材料包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、多晶矽、摻雜矽、矽化物或其任何組合。
要指出的是，在第2圖中包括了x和y軸以進一步例示3D NAND記憶體串200中的部件之間的空間關係。基底202包括沿x方向（即，橫向方向）橫向延伸的兩個橫向表面（例如，頂表面和底表面）。如文中所使用的，在基底（例如，基底202）在y方向（即，豎直方向或厚度方向）上被定位於半導體結構（例如，3D NAND記憶體串200）的最下平面中時，在y方向上相對於半導體結構的基底判斷半導體結構的一個部件（例如，第一儲存單元）在另一部件（例如，第二儲存單元）“上”、“上方”還是“下方”。在本公開中將通篇應用用於描述空間關係的相同概念。
作為深孔蝕刻製程的結果，3D NAND記憶體串200的通道結構沿豎直方向可以包括非均勻橫向尺寸（例如，直徑）。在一些實施例中，3D NAND記憶體串200的通道結構的直徑從底部到頂部增大。由於沿3D NAND記憶體串200的通道結構的豎直方向存在非均勻橫向尺寸分佈的原因，處於3D NAND記憶體串的不同單元深度的儲存單元210可以與不同的通道橫向尺寸（例如，直徑）相關聯。在一些實施例中，對於任何兩個儲存單元210而言，上部儲存單元與大於下部儲存單元的通道直徑相關聯。
重新參考第1圖，周邊電路104可以包括用於促進3D記憶體元件100的操作的任何適當數位、類比和/或混合信號電路。例如，周邊電路104可以包括資料緩衝器（例如，位元線頁緩衝器）、解碼器（例如，列解碼器或行解碼器）、感測放大器、驅動器（例如，字元線驅動器）、電荷泵、電流或電壓基準、或者所述電路的任何主動或被動部件（例如，電晶體、二極體、電阻器或電容器）。在一些實施例中，周邊電路104是使用互補金屬氧化物半導體（CMOS）技術形成的。
在一些實施例中，周邊電路104包括字元線驅動器122以及耦合至字元線驅動器122的邏輯狀態控制模組124。字元線驅動器122結合邏輯狀態控制模組124能夠實施增量式步進脈衝編程（ISPP）方案，以用於對記憶體陣列元件102中的儲存單元106進行編程。ISPP是一種用於對MLC和SLC中的儲存狀態進行編程的方案。第3圖示出了根據本公開的一些實施例的ISPP的示例性波形。ISPP的波形可以由周邊電路104透過字元線118以字元線偏置電壓VWL 的形式提供給儲存單元120的每個頁。
如第3圖所示，使用具有不斷提高的幅度的短相繼編程脈衝將編程電壓Vpgm 施加至選擇的儲存單元的控制閘。例如，如果選擇了用於編程操作的儲存頁，那麼將偏置電壓施加到與儲存頁的儲存單元耦合的字元線。ISPP方案在基於步進電壓逐步提高字元線偏置電壓的同時對所選擇的儲存頁進行若干次編程。該“步進”的幅度（例如，每個脈衝相對於前面緊鄰的脈衝的幅度提高）在文中被稱為“脈衝步進高度”ΔVpgm 。在具有提高的幅度的每個脈衝之間，執行編程驗證操作以檢查所選擇的儲存單元中的每者是否具有已經升高到該儲存單元的驗證電壓Vver 的電平以上的閾值電壓。ISPP方案繼續進行，直到儲存頁中的所選擇的儲存單元中的每者的閾值電壓都升高到對應的驗證電壓Vver 以上，以使得儲存單元中的每者的閾值電壓表示預期儲存狀態為止。
重新參考第1圖，在一些實施例中，ISPP的波形，例如，編程電壓Vpgm （包括脈衝步進高度ΔVpgm ）和驗證電壓Vver ，受到周邊電路104的邏輯狀態控制模組124的控制並且被提供到字元線驅動器122。字元線驅動器122可以被配置為選擇字元線118（即，要被編程的儲存單元120的頁），並且依次向每個選擇的字元線118施加對應波形的字元線偏置電壓VWL ，以對儲存單元120的對應頁中的儲存單元106進行編程。下文將詳細描述新穎的ISPP方案以及所述方案的能夠被邏輯狀態控制模組124控制並且透過周邊電路104的字元線驅動器122施加的波形。
如上文參考第2圖所述，在一些3D NAND記憶體元件中，深孔蝕刻技術的製程限制，通道結構的直徑在豎直方向上並不是均勻的，而是從頂部到底部逐漸減小，這可能導致儲存單元沿通道結構的非均勻擦除速度。另一方面，一些3D NAND記憶體元件透過向選擇的儲存單元的p井施加正電壓並且使選擇的儲存單元的控制閘接地而執行擦除操作。結果，儲存單元的汲極是浮置的，並且正電壓能夠從p井向上傳播到整個NAND記憶體串（例如，多晶矽通道）。然而，在實施中，通道電壓在傳播期間可能衰減，這使得擦除電壓變得在NAND記憶體串的上端比在其下端更低。考慮到通道直徑和擦除電壓這兩項因素，每個儲存單元沿NAND記憶體串的擦除速度從底部到頂部減小。因而，在塊擦除操作之後，處於擦除狀態（例如，“1”）的每個儲存單元的閾值電壓在NAND記憶體串中從底部到頂部增大。
為了執行後續編程操作，3D NAND記憶體元件可以使用ISPP方案將每個選擇的儲存單元的閾值電壓改變到編程狀態（例如，“0”），如上文聯繫第3圖所述。ISPP方案可以施加驗證電壓Vver ，以檢查當前單元閾值電壓是否達到目標單元閾值電壓，並且在滿足上述條件時停止編程操作，由此確保所有選擇的儲存單元都被編程到編程狀態下的相同目標單元閾值電壓。
在一些3D NAND記憶體元件中，相同的驗證電壓Vver 施加到所有選擇的儲存單元（或者儲存頁），而不管對應3D NAND記憶體串的豎直方向上的不同單元深度，如第4A圖所示。結果，編程後的所有選擇的儲存單元在編程狀態下都在標稱上具有相同的閾值電壓，而不管其單元深度如何，如第4B圖所示。應當理解，儘管在第4B圖中儲存單元的閾值電壓被標繪為高斯狀分佈，但是為了便於描述，閾值電壓在文中可以被稱為高斯狀分佈的最大值。如上文所述，在塊擦除操作之後並且在編程操作之前，處於擦除狀態的每個儲存單元的閾值電壓在3D NAND記憶體串中從底部到頂部增大，同樣如第4B圖所示。
對於讀取操作而言，需要擦除狀態和編程狀態之間的具有特定寬度的閾值電壓窗口。處於相應單元深度的選擇的儲存單元中的每個的閾值電壓窗口可以是基於處於擦除狀態和編程狀態的儲存單元的閾值電壓而確定的。如第4B圖所示，儲存單元的閾值電壓窗口的尺寸在3D NAND記憶體串中從底部到頂部減小。也就是說，根據一些實施例，3D NAND記憶體串的底部上的儲存單元具有最大的閾值電壓窗口，而3D NAND記憶體串的頂部上的儲存單元則具有最小的閾值電壓窗口。
由於處於不同單元深度的儲存單元的閾值電壓窗口的尺寸差異的原因，下部儲存單元的閾值電壓窗口中的一者或多者必須大於標準值，以確保上部儲存單元的閾值電壓窗口能夠滿足標準值。在NAND快閃記憶體元件中，擦除和編程操作利用被稱為Fowler-Nordheim（Fn）穿隧的過程，其可以在記憶體膜的阻擋層中引入並累積缺陷，並且最終使NAND快閃記憶體元件無法工作，例如，無法擦除和編程。閾值電壓窗口越大（需要更大的擦除和編程深度），則對阻擋層造成的損傷就越大。由於閾值電壓窗口在底部比在頂部更大，因而一些3D記憶體元件中的3D NAND記憶體串中的下部儲存單元受到的損傷比上部儲存單元受到的損傷更大。
文中公開的周邊電路（例如，周邊電路104）能夠實施用於對3D記憶體元件的儲存單元進行編程的新穎的ISPP方案，以克服上文指出的缺陷。替代為處於不同單元深度的所有儲存單元使用相同的驗證電壓Vver ，新穎ISPP方案能夠為處於不同單元深度的儲存單元施加不同的驗證電壓Vver ，以使得處於不同單元深度的儲存單元的閾值電壓窗口可以具有相似尺寸，乃至變為標稱上相同。文中公開的各種驗證電壓方案可以被周邊電路104實施為用於對3D記憶體元件100中的儲存單元106進行編程的ISPP方案的部分。在一些實施例中，周邊電路104被配置為基於ISPP對NAND記憶體串108中的儲存單元106進行編程，並且ISPP的不同驗證電壓施加到NAND記憶體串108中的不同單元深度處的儲存單元106中的至少兩個。在一些實施例中，周邊電路104被配置為基於ISPP透過字元線118對每個NAND記憶體串108中的儲存單元106進行編程，並且ISPP的不同驗證電壓施加到不同單元深度處的儲存單元120的至少兩個頁。在一些實施例中，施加至第一儲存單元的第一驗證電壓小於施加至在NAND記憶體串（例如，3D NAND記憶體串200）中處於第一儲存單元上方的第二儲存單元的第二驗證電壓。
第5A圖-第5B圖示出了根據本公開的各種實施例的用於對不同單元深度處的儲存單元進行編程的ISPP的各種示例性驗證電壓方案。如第5A圖所示，施加至每個儲存單元（或者處於標稱上相同的單元深度的儲存單元的每個頁）的驗證電壓Vver 從NAND記憶體串的底部到頂部（隨著單元深度增大）增大。在一些實施例中，增大是線性的，即，第5A圖中的任何兩個相鄰驗證電壓Vver 之間的差在標稱上是相同的。應當理解，在一些實施例中，增大是非線性的。如第5B圖所示，相同的驗證電壓Vver 可以施加到處於相鄰單元深度的一些儲存單元，但是驗證電壓Vver 總體上隨著單元深度增大而增大。應當理解，可以應用任何其它適當的驗證電壓方案，只要將不同的驗證電壓施加到處於不同單元深度的儲存單元中的至少兩個即可。
第6圖示出了根據本公開的一些實施例的處於不同單元深度的儲存單元的擦除狀態和編程狀態之間的示例性閾值電壓窗口。作為具有非均勻驗證電壓的新穎ISPP方案的結果，每個儲存單元（或者儲存單元的每個頁）的閾值電壓從3D NAND記憶體串的底部到頂部增大。透過為處於不同單元深度的儲存單元設置適當的驗證電壓，能夠對針對不同單元深度處的儲存單元的閾值電壓窗口做出調整，以減小不同單元深度處的變化。在一些實施例中，使所述變化最小化，以使得擦除狀態和編程狀態之間的閾值電壓窗口對於每個儲存單元（或者儲存單元的每個頁）是標稱上相同的，而不管其單元深度如何。驗證電壓可以是基於在塊擦除操作之後處於擦除狀態的不同單元深度處的每個儲存單元（或者儲存單元的每個頁）的閾值電壓而設置的。
第7圖是根據本公開的一些實施例的用於操作3D記憶體元件的示例性方法700的流程圖。第7圖所示的3D記憶體元件的示例包括第1圖所示的3D記憶體元件100。應當理解，方法700中所示的操作並不是排他的，並且也可以在所示操作中的任何操作之前、之後或之間執行其它操作。此外，所述操作中的一些可以是同時執行的或者可以是按照不同於第7圖所示的循序執行的。
參考第7圖，方法700開始於操作702，其中，擦除儲存單元的塊。在第1圖所示的一些實施例中，塊擦除操作由周邊電路104執行，以擦除同一記憶體塊中的所有儲存單元106。在塊擦除操作之後，每個儲存單元106可以具有擦除狀態的閾值電壓。在一些實施例中，由於3D NAND記憶體串200的通道結構的非均勻橫向尺寸，不同單元深度處的儲存單元210可以具有不同的擦除狀態的閾值電壓，例如，所述閾值電壓從3D NAND記憶體串200的底部到頂部增大。
方法700進行至操作704，如第7圖所示，其中，基於ISPP利用第一驗證電壓對3D NAND記憶體串中的儲存單元的第一頁中的第一儲存單元進行編程。方法700進行至操作706，如第7圖所示，其中，基於ISPP利用第二驗證電壓對3D NAND記憶體串中的儲存單元的第二頁中的第二儲存單元進行編程。在一些實施例中，3D NAND記憶體串中的第二儲存單元（和儲存單元的第二頁）處於第一儲存單元（和儲存單元的第一頁）上方，並且3D NAND記憶體串的通道結構在儲存單元的第一頁的第一儲存單元處的第一直徑小於所述通道結構在儲存單元的第二頁的第二儲存單元處的第二直徑。
在第1圖所示的一些實施例中，第二驗證電壓大於第一驗證電壓，這是由周邊電路104的邏輯狀態控制模組124控制的。根據一些實施例，在對第一和第二儲存單元進行編程之前，第一儲存單元的第一擦除閾值電壓小於第二儲存單元的第二擦除閾值電壓。在對第一和第二儲存單元進行編程之後，第一儲存單元的第一閾值電壓窗口可以與第二儲存單元的第二閾值電壓窗口在標稱上相同。
方法700進行至操作708，如第7圖所示，其中，基於ISPP利用第三驗證電壓對3D NAND記憶體串中的儲存單元的第三頁中的第三儲存單元進行編程。在一些實施例中，3D NAND記憶體串中的第三儲存單元（和儲存單元的第三頁）處於第二儲存單元（和儲存單元的第二頁）上方，並且3D NAND記憶體串的通道結構在儲存單元的第三頁的第三儲存單元處的第三直徑大於所述通道結構在儲存單元的第二頁的第二儲存單元處的第二直徑。
在第1圖所示的一些實施例中，第三驗證電壓大於第二驗證電壓，這是由周邊電路104的邏輯狀態控制模組124控制的。在一些實施例中，第一和第二驗證電壓之間的差與第二和第三驗證電壓之間的差是標稱上相同的。在編程操作期間，可以透過周邊電路104的字元線驅動器122對第一、第二和第三儲存單元（或者儲存單元的第一、第二和第三頁）進行選擇，並且可以由字元線驅動器122透過字元線118依次施加用於對第一、第二和第三儲存單元（或者儲存單元的第一、第二和第三頁）中的每者進行編程的ISPP的波形。
根據本公開的一個方面，一種3D記憶體元件包括NAND記憶體串和周邊電路。NAND記憶體串在基底上方豎直延伸，並且包括豎直串聯佈置的多個儲存單元。周邊電路被配置為基於ISPP對儲存單元進行編程。向儲存單元中的至少兩個施加ISPP的不同驗證電壓。
在一些實施例中，施加至儲存單元中的第一個的第一驗證電壓小於施加至儲存單元中的第二個的第二驗證電壓，儲存單元中的第二個在所述NAND記憶體串中處於儲存單元中的第一個上方。在一些實施例中，施加至儲存單元中的每者的驗證電壓從NAND記憶體串的底部到頂部增大。驗證電壓的增大可以是線性的。
在一些實施例中，所述NAND記憶體串的通道結構的直徑從所述NAND記憶體串的底部到頂部增大。
在一些實施例中，所述周邊電路被進一步配置為，在對儲存單元進行編程之前，擦除儲存單元，以使得儲存單元中的至少兩個的擦除閾值電壓是不同的。在一些實施例中，擦除狀態和編程狀態之間的閾值電壓窗口對於儲存單元中的每者是標稱上相同的。
在一些實施例中，儲存單元中的每者為SLC。在一些實施例中，儲存單元中的每者為MLC。
根據本公開的另一個方面，一種3D記憶體元件包括記憶體陣列元件和周邊電路。所述記憶體陣列元件包括多個NAND記憶體串和多條字元線。所述NAND記憶體串中的每者在基底上方豎直延伸，並且包括豎直佈置的多個儲存單元，每個儲存單元處於相應的單元深度。所述字元線中的每者耦合至同一單元深度處的儲存單元的頁。所述周邊電路耦合至所述記憶體陣列元件，並且被配置為基於ISPP透過字元線對NAND記憶體串中的每者中的儲存單元進行編程。向處於不同單元深度的儲存單元的至少兩個頁施加所述ISPP的不同驗證電壓。
在一些實施例中，施加至第一單元深度處的儲存單元的第一頁的第一驗證電壓小於施加至大於第一單元深度的第二單元深度處的儲存單元的第二頁的第二驗證電壓。在一些實施例中，施加至儲存單元的每個頁的驗證電壓從NAND記憶體串的底部到頂部增大。驗證電壓的增大可以是線性的。
在一些實施例中，所述NAND記憶體串中的每者的通道結構的直徑從NAND記憶體串的底部到頂部增大。
在一些實施例中，所述周邊電路被進一步配置為，在對儲存單元進行編程之前，擦除儲存單元，以使得儲存單元的至少兩個頁的擦除閾值電壓是不同的。
在一些實施例中，擦除狀態和編程狀態之間的閾值電壓窗口對於儲存單元中的每者而言是標稱上相同的。在一些實施例中，擦除狀態和編程狀態之間的閾值電壓窗口對於儲存單元的每個頁而言是標稱上相同的。
在一些實施例中，儲存單元中的每者為SLC。在一些實施例中，儲存單元中的每者為MLC。
根據本公開的又一方面，公開了一種用於操作3D記憶體元件的方法。基於ISPP利用第一驗證電壓對3D NAND記憶體串中的第一儲存單元進行編程。基於ISPP利用第二驗證電壓對3D NAND記憶體串中的第二儲存單元進行編程。所述第二驗證電壓大於所述第一驗證電壓。所述第二儲存單元在所述3D NAND記憶體串中處於所述第一儲存單元上方。
在一些實施例中，基於ISPP利用第三驗證電壓對3D NAND記憶體串中的第三儲存單元進行編程。所述第三儲存單元在所述3D NAND記憶體串中處於所述第二儲存單元上方。所述第三驗證電壓大於所述第二驗證電壓。在一些實施例中，第一和第二驗證電壓之間的差與第二和第三驗證電壓之間的差是標稱上相同。
在一些實施例中，所述3D NAND記憶體串的通道結構在所述第一儲存單元處的第一直徑小於所述通道結構在所述第二儲存單元處的第二直徑。
在一些實施例中，在對第一和第二儲存單元進行編程之前，對第一和第二儲存單元進行擦除，以使得所述第一儲存單元的第一擦除閾值電壓小於所述第二儲存單元的第二擦除閾值電壓。在一些實施例中，在對第一和第二儲存單元進行編程之後，所述第一儲存單元的第一閾值電壓窗口與所述第二儲存單元的第二閾值電壓窗口是標稱上相同的。
對特定實施例的上述說明因此將完全揭示本公開的一般性質，使得他人能夠透過運用本領域技術範圍內的知識容易地對這種特定實施例進行修改和/或調整以用於各種應用，而不需要過度實驗，並且不脫離本公開的一般概念。因此，基於本文呈現的教導和指導，這種調整和修改旨在處於所公開的實施例的等同物的含義和範圍內。應當理解，本文中的措辭或術語是用於說明的目的，而不是為了進行限制，從而本說明書的術語或措辭將由技術人員按照所述教導和指導進行解釋。
上文已經借助於功能構建塊描述了本公開的實施例，功能構建塊例示了指定功能及其關係的實施方式。在本文中出於方便描述的目的任意地限定了這些功能構建塊的邊界。可以限定替代的邊界，只要適當執行指定的功能及其關係即可。
發明內容和摘要部分可以闡述發明人所設想的本公開的一個或多個示例性實施例，但未必是所有示例性實施例，並且因此，並非旨在透過任何方式限制本公開和所附申請專利範圍。
本公開的廣度和範圍不應受任何上述示例性實施例的限制，並且應當僅根據以下申請專利範圍及其等同物來進行限定。
100‧‧‧3D記憶體元件102‧‧‧記憶體陣列元件104‧‧‧周邊電路106、210‧‧‧儲存單元108、200‧‧‧NAND記憶體串110‧‧‧源極選擇電晶體112‧‧‧汲極選擇電晶體114‧‧‧源極線116‧‧‧位元線118‧‧‧字元線120‧‧‧頁122‧‧‧字元線驅動器124‧‧‧邏輯狀態控制模組202‧‧‧基底204‧‧‧半導體通道206‧‧‧記憶體膜208‧‧‧控制閘700‧‧‧方法702、704、706、708‧‧‧操作VWL‧‧‧字元線偏置電壓Vpgm‧‧‧編程電壓Vver‧‧‧驗證電壓ΔVpgm‧‧‧脈衝步進高度
被併入本文並形成說明書的一部分的圖式例示了本公開的實施例並與說明書一起進一步用以解釋本公開的原理，並使相關領域的技術人員能夠做出和使用本公開。 第1圖示出了根據本公開的一些實施例的示例性3D記憶體元件的示圖。 第2圖示出了根據本公開的一些實施例的示例性3D NAND記憶體串的截面圖。 第3圖示出了根據本公開的一些實施例的ISPP的示例性波形。 第4A圖示出了用於對不同單元深度處的儲存單元進行編程的ISPP的驗證電壓方案。 第4B圖示出了不同單元深度處的儲存單元的擦除狀態和編程狀態之間的閾值電壓窗口。 第5A圖-第5B圖示出了根據本公開的實施例的用於對不同單元深度處的儲存單元進行編程的ISPP的各種示例性驗證電壓方案。 第6圖示出了根據本公開的一些實施例的不同單元深度處的儲存單元的擦除狀態和編程狀態之間的示例性閾值電壓窗口。 第7圖是根據本公開的一些實施例的用於操作3D記憶體元件的示例性方法的流程圖。 將參考圖式描述本公開的實施例。
100‧‧‧3D記憶體元件
102‧‧‧記憶體陣列元件
104‧‧‧周邊電路
106‧‧‧儲存單元
108‧‧‧NAND記憶體串
110‧‧‧源極選擇電晶體
112‧‧‧汲極選擇電晶體
114‧‧‧源極線
116‧‧‧位元線
118‧‧‧字元線
120‧‧‧頁
122‧‧‧字元線驅動器
124‧‧‧邏輯狀態控制模組
VWL‧‧‧字元線偏置電壓

Claims (20)

  1. 一種三維（3D）記憶體元件，包括： NAND記憶體串，其在基底上方豎直延伸並且包括豎直串聯佈置的多個儲存單元；以及 周邊電路，其被配置為基於增量式步進脈衝編程（ISPP）對所述儲存單元進行編程，其中，向所述儲存單元中的至少兩個施加所述ISPP的不同驗證電壓。
  2. 根據請求項1所述的3D記憶體元件，其中，施加至所述儲存單元中的第一儲存單元的第一驗證電壓小於施加至所述儲存單元中的第二儲存單元的第二驗證電壓，所述第二儲存單元在所述NAND記憶體串中處於所述儲存單元中的所述第一儲存單元上方。
  3. 根據請求項2所述的3D記憶體元件，其中，施加至所述儲存單元中的每者的驗證電壓從所述NAND記憶體串的底部到頂部增大。
  4. 根據請求項3所述的3D記憶體元件，其中，所述驗證電壓的增大是線性的。
  5. 根據請求項3所述的3D記憶體元件，其中，所述NAND記憶體串的通道結構的直徑從所述NAND記憶體串的底部到頂部增大。
  6. 根據請求項1所述的3D記憶體元件，其中，所述周邊電路被進一步配置為，在對所述儲存單元進行編程之前，擦除所述儲存單元，以使得所述儲存單元中的所述至少兩個的擦除閾值電壓是不同的。
  7. 根據請求項1所述的3D記憶體元件，其中，擦除狀態和編程狀態之間的閾值電壓窗口對於所述儲存單元中的每者而言是相同的。
  8. 根據請求項1所述的3D記憶體元件，其中，所述儲存單元中的每者是單級單元（SLC）或多級單元（MLC）。
  9. 一種三維（3D）記憶體元件，包括： 記憶體陣列元件，其包括： 多個NAND記憶體串，所述NAND記憶體串的每者在基底上方豎直延伸，並且包括豎直佈置的多個儲存單元，每個儲存單元處於相應的單元深度；以及 多條字元線，所述字元線中的每者耦合至同一單元深度處的儲存單元的頁；以及 周邊電路，其耦合至所述記憶體陣列元件並且被配置為基於增量式步進脈衝編程（ISPP）透過所述字元線對所述NAND記憶體串中的每者中的所述儲存單元進行編程，其中，向處於不同單元深度的儲存單元的至少兩個頁施加所述ISPP的不同驗證電壓。
  10. 根據請求項9所述的3D記憶體元件，其中，施加至處於第一單元深度的儲存單元的第一頁的第一驗證電壓小於施加至處於第二單元深度的儲存單元的第二頁的第二驗證電壓，所述第二單元深度大於所述第一單元深度。
  11. 根據請求項10所述的3D記憶體元件，其中，施加至儲存單元的每個頁的驗證電壓從所述NAND記憶體串的底部到頂部增大。
  12. 根據請求項11所述的3D記憶體元件，其中，所述驗證電壓的增大是線性的。
  13. 根據請求項11所述的3D記憶體元件，其中，所述NAND記憶體串中的每者的通道結構的直徑從所述NAND記憶體串的底部到頂部增大。
  14. 根據請求項9所述的3D記憶體元件，其中，所述周邊電路被進一步配置為，在對所述儲存單元進行編程之前，擦除所述儲存單元，以使得儲存單元的所述至少兩個頁的擦除閾值電壓是不同的。
  15. 根據請求項9中的任何一項所述的3D記憶體元件，其中，擦除狀態和編程狀態之間的閾值電壓窗口對於儲存單元的每個頁而言是相同的。
  16. 一種用於操作三維（3D）記憶體元件的方法，包括： 基於增量式步進脈衝編程（ISPP）利用第一驗證電壓對3D NAND記憶體串中的第一儲存單元進行編程；以及 基於ISPP利用第二驗證電壓對所述3D NAND記憶體串中的第二儲存單元進行編程， 其中，所述第二驗證電壓大於所述第一驗證電壓，並且 所述第二儲存單元在所述3D NAND記憶體串中處於所述第一儲存單元上方。
  17. 根據請求項16所述的方法，進一步包括基於ISPP利用第三驗證電壓對所述3D NAND記憶體串中的第三儲存單元進行編程， 其中，所述第三儲存單元在所述3D NAND記憶體串中處於所述第二儲存單元上方，並且 所述第三驗證電壓大於所述第二驗證電壓。
  18. 根據請求項17所述的方法，其中，所述第一驗證電壓和所述第二驗證電壓之間的差與所述第二驗證電壓和所述第三驗證電壓之間的差是相同的。
  19. 根據請求項16所述的方法，進一步包括：在對所述第一儲存單元和所述第二儲存單元進行編程之前，擦除所述第一儲存單元和所述第二儲存單元，以使得所述第一儲存單元的第一擦除閾值電壓小於所述第二儲存單元的第二擦除閾值電壓。
  20. 根據請求項19所述的方法，其中，在對所述第一儲存單元和所述第二儲存單元進行編程之後，所述第一儲存單元的第一閾值電壓窗口與所述第二儲存單元的第二閾值電壓窗口是相同的。
TW107136771A 2018-08-29 2018-10-18 三維記憶體元件中的儲存單元的編程 TWI690924B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
PCT/CN2018/102946 WO2020042011A1 (en) 2018-08-29 2018-08-29 Programming of memory cells in three-dimensional memory devices
WOPCT/CN2018/102946 2018-08-29

Publications (2)

Publication Number Publication Date
TW202009935A true TW202009935A (zh) 2020-03-01
TWI690924B TWI690924B (zh) 2020-04-11

Family

ID=65221728

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107136771A TWI690924B (zh) 2018-08-29 2018-10-18 三維記憶體元件中的儲存單元的編程

Country Status (4)

Country Link
US (1) US10600490B1 (zh)
CN (1) CN109313923A (zh)
TW (1) TWI690924B (zh)
WO (1) WO2020042011A1 (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110993007B (zh) * 2019-12-09 2022-04-12 中国科学院微电子研究所 一种存储器的编程方法和编程***
KR20210116080A (ko) * 2020-03-17 2021-09-27 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
WO2021217386A1 (en) 2020-04-28 2021-11-04 Yangtze Memory Technologies Co., Ltd. Memory device and erasing and verification method thereof
KR20220063609A (ko) * 2020-11-10 2022-05-17 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
CN113838508B (zh) * 2020-11-26 2023-07-28 长江存储科技有限责任公司 三维存储器及其控制方法
CN113228184B (zh) * 2021-03-30 2023-10-20 长江存储科技有限责任公司 存储器件及其多遍编程操作
US11423996B1 (en) * 2021-05-18 2022-08-23 Sandisk Technologies Llc Memory apparatus and method of operation using triple string concurrent programming during erase

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008063970A2 (en) * 2006-11-13 2008-05-29 Sandisk Corporation Operation nand non-volatile memory with boost electrodes
US7790591B2 (en) 2007-11-13 2010-09-07 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices including metal oxide layers
KR101691088B1 (ko) * 2010-02-17 2016-12-29 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
KR101759659B1 (ko) * 2011-07-25 2017-07-20 삼성전자 주식회사 3차원 반도체 메모리 장치
KR101832934B1 (ko) 2012-01-27 2018-02-28 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템, 그것의 블록 관리 방법, 프로그램 방법 및 소거 방법
US9606730B2 (en) * 2012-05-04 2017-03-28 Samsung Electronics Co., Ltd. System and method including three dimensional nonvolatile memory device and random access memory
DE102013108456B4 (de) * 2012-08-08 2024-03-07 Samsung Electronics Co., Ltd. Nichtflüchtige Speichervorrichtung und Programmierverfahren
KR20140025164A (ko) 2012-08-21 2014-03-04 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 데이터 처리 방법
US8982626B2 (en) * 2013-06-05 2015-03-17 Sandisk Technologies Inc. Program and read operations for 3D non-volatile memory based on memory hole diameter
WO2015092879A1 (ja) * 2013-12-18 2015-06-25 株式会社 東芝 半導体記憶装置
US9324419B2 (en) * 2014-07-15 2016-04-26 Sandisk Technologies Inc. Multiple pass programming for memory with different program pulse widths
CN105304133A (zh) * 2015-09-25 2016-02-03 北京兆易创新科技股份有限公司 一种3D NAND flash的电压控制方法和装置
KR102372889B1 (ko) * 2015-10-23 2022-03-10 삼성전자주식회사 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치를 포함하는 메모리 시스템
US10014063B2 (en) * 2015-10-30 2018-07-03 Sandisk Technologies Llc Smart skip verify mode for programming a memory device
KR102423291B1 (ko) * 2016-01-15 2022-07-20 삼성전자주식회사 프로그램 전압을 보정하는 플래시 메모리 장치, 3차원 메모리 장치, 메모리 시스템 및 그의 프로그램 방법
JP6441250B2 (ja) 2016-03-15 2018-12-19 東芝メモリ株式会社 半導体記憶装置
KR102609177B1 (ko) * 2016-07-04 2023-12-06 삼성전자주식회사 불휘발성 메모리 시스템의 동작 방법 및 불휘발성 메모리 장치의 동작 방법
KR102461726B1 (ko) * 2016-07-19 2022-11-02 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
US10262743B2 (en) * 2016-10-25 2019-04-16 Sandisk Technologies Llc Command sequence for first read solution for memory

Also Published As

Publication number Publication date
WO2020042011A1 (en) 2020-03-05
US20200075102A1 (en) 2020-03-05
TWI690924B (zh) 2020-04-11
US10600490B1 (en) 2020-03-24
CN109313923A (zh) 2019-02-05

Similar Documents

Publication Publication Date Title
US11062782B2 (en) Three-dimensional memory device programming with reduced disturbance
TWI690924B (zh) 三維記憶體元件中的儲存單元的編程
US10354734B2 (en) Memory device including multiple gate-induced drain leakage current generator circuits
US9711229B1 (en) 3D NAND with partial block erase
US8804427B2 (en) Nonvolatile semiconductor memory device
JP7125564B2 (ja) 三次元メモリデバイスの読み出し方法および三次元メモリデバイス
US20080116502A1 (en) Non-volatile memory with epitaxial regions for limiting cross coupling between floating gates
US20230326536A1 (en) Three-dimensional memory device programming with reduced disturbance
US11670373B2 (en) Three-dimensional memory device programming with reduced threshold voltage shift
US10056153B2 (en) Semiconductor device and operating method of same
WO2022188674A1 (zh) 三维非易失性存储器的数据擦除验证
TW202145001A (zh) 用於記憶體元件中的資料擦除的方法和裝置
WO2023025260A1 (zh) 闪存单元及其制造方法和其写入方法和擦除方法