TW201941403A - 半導體記憶裝置 - Google Patents

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Abstract

實施形態提供一種可提高可靠性之半導體記憶裝置。 實施形態之半導體記憶裝置包含：第1絕緣層11，其形成於半導體基板10之上方；金屬層12；密接層13，其形成於金屬層12之第1區域上；導電層14，其形成於金屬層12之第2區域上及密接層13上；第2絕緣層15，其形成於導電層14上；複數個配線層18，其等分別隔開地積層於第2絕緣層15之上方；半導體層20，其於與半導體基板10垂直之第1方向上延伸，且底面連接於導電層14；記憶部MT，其配置於複數個配線層18中之至少一者與半導體層20之間；以及狹縫SLT，其於第2區域之上方在第1方向上延伸，側面與複數個配線層18相接且底面到達至導電層14，且於內部配置有絕緣材料。

Description

半導體記憶裝置
本發明之實施形態係關於一種半導體記憶裝置。
作為半導體記憶裝置，已知有NAND(Not And，與非)型快閃記憶體。
實施形態提供一種可提高可靠性之半導體記憶裝置。
實施形態之半導體記憶裝置包含：半導體基板；第1絕緣層，其形成於半導體基板之上方；金屬層，其形成於第1絕緣層上；密接層，其形成於金屬層之第1區域上；導電層，其形成於金屬層之與第1區域不同之第2區域上及密接層上；第2絕緣層，其形成於導電層上；複數個配線層，其等分別隔開地積層於第2絕緣層之上方；半導體層，其於與半導體基板垂直之第1方向上延伸，且底面連接於導電層；記憶部，其配置於複數個配線層中之至少一者與半導體層之間；以及狹縫，其於第2區域之上方在第1方向上延伸，側面與複數個配線層相接且底面到達至導電層，且於內部配置有絕緣材料。
以下，參照圖式對實施形態進行說明。再者，於以下之說明中，對具有大致相同之功能及構成之構成要素附上相同符號，僅於必要時進行重複說明。又，以下所示之各實施形態例示了用於將本實施形態之技術思想具體化之裝置或方法，實施形態之技術思想並非將構成零件之材質、形狀、構造、配置等特定為下述內容。實施形態之技術思想可於申請專利範圍中施加各種變更。
1. 第1實施形態 對第1實施形態之半導體記憶裝置進行說明。以下，作為半導體記憶裝置，列舉記憶胞電晶體三維地積層於半導體基板上而成之三維積層型NAND型快閃記憶體為例進行說明。
1.1 構成 1.1.1 半導體記憶裝置之整體構成 首先，使用圖1對半導體記憶裝置之整體構成進行說明。圖1係表示NAND型快閃記憶體100之整體構成之方塊圖。
如圖1所示，NAND型快閃記憶體100大致具備記憶核心部110及周邊電路120。
記憶核心部110包含記憶胞陣列111、列解碼器112及感測放大器113。
記憶胞陣列111包含作為複數個非揮發性記憶胞電晶體之集合之複數個區塊BLK(BLK0、BLK1、…)。同一區塊BLK內之資料例如被一次刪除。
各區塊BLK例如包含4個串單元SU(SU0、SU1、SU2、SU3)。而且，各串單元SU包含複數個NAND串NS。於NAND串NS內，複數個記憶胞電晶體串聯連接。再者，記憶胞陣列111內之區塊BLK、串單元SU及NAND串NS之數量為任意。
列解碼器112係於寫入動作、讀取動作及刪除動作時，對區塊BLK之位址或串單元SU之位址進行解碼，選擇成為對象之字元線。
感測放大器113係於讀取動作時，感測自記憶胞電晶體讀取至位元線之資料。又，於寫入動作時，將寫入資料傳輸至記憶胞電晶體。
周邊電路120包含定序器121及電壓產生電路122。
定序器121係控制NAND型快閃記憶體100整體之動作。更具體而言，定序器121係於寫入動作、讀取動作及刪除動作時，控制電壓產生電路122、列解碼器112及感測放大器113等。
電壓產生電路122產生寫入動作、讀取動作及刪除動作所需之電壓，且將上述電壓供給至列解碼器112及感測放大器113等。
1.1.2 記憶胞陣列之構成 其次，使用圖2對記憶胞陣列111之構成進行說明。圖2之示例表示出區塊BLK0，其他區塊BLK之構成亦相同。
如圖2所示，區塊BLK0例如包含4個串單元SU(SU0~SU3)。而且，各串單元SU包含複數個NAND串NS。各NAND串NS例如包含96個記憶胞電晶體MT0~MT95、6個虛設記憶胞電晶體MTDD0、MTDD1、MTD0、MTD1、MTDS0及MTDS1、選擇電晶體ST1、以及2個選擇電晶體ST2(ST2a及ST2b)。以下，於不限定記憶胞電晶體MT0~MT95之情形時，表述為記憶胞電晶體MT。又，於不限定虛設記憶胞電晶體MTDD0、MTDD1、MTD0、MTD1、MTDS0及MTDS1之情形時，表述為虛設記憶胞電晶體MTD。
記憶胞電晶體MT及虛設記憶胞電晶體MTD具備控制閘極及電荷蓄積層。記憶胞電晶體MT非揮發地保持資料。虛設記憶胞電晶體MTD係與記憶胞電晶體MT相同之構成，以虛設之形態被使用，不用於保持資料。
再者，記憶胞電晶體MT及虛設記憶胞電晶體MTD既可為電荷蓄積層使用絕緣膜之MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor，金屬氮化物氧化物半導體)型，亦可為電荷蓄積層使用導電層之FG(Floating Gate，浮閘)型。以下，於本實施形態中，以MONOS型為例進行說明。又，記憶胞電晶體MT之個數亦可為8個、或16個、32個、64個、128個等，其數量並無限定。又，虛設記憶胞電晶體MTD以及選擇電晶體ST1及ST2之個數為任意。選擇電晶體ST1及ST2只要分別為1個以上便可。
記憶胞電晶體MT及虛設記憶胞電晶體MTD係於選擇電晶體ST1之源極與選擇電晶體ST2a之汲極之間串聯連接。更具體而言，虛設記憶胞電晶體MTDS0及MTDS1、記憶胞電晶體MT0~MT47、虛設記憶胞電晶體MTD1及MTD0、記憶胞電晶體MT48~MT95、以及虛設記憶胞電晶體MTDD1及MTDD0之電流路徑串聯連接。而且，虛設記憶胞電晶體MTDD0之汲極連接於選擇電晶體ST1之源極，虛設記憶胞電晶體MTDS0之源極連接於選擇電晶體ST2a之汲極。而且，選擇電晶體ST2a之源極連接於選擇電晶體ST2b之汲極。
串單元SU0~SU3各自之選擇電晶體ST1之閘極分別連接於選擇閘極線SGD0~SGD3。串單元SU0~SU3各自之選擇電晶體ST2a之閘極共通連接於選擇閘極線SGS，選擇電晶體ST2b之閘極共通連接於選擇閘極線SGSB。以下，於不限定選擇閘極線SGD0~SGD3之情形時，表述為選擇閘極線SGD。再者，串單元SU0~SU3各自之選擇電晶體ST2a之閘極亦可分別連接於不同之選擇閘極線SGS0~SGS3，選擇電晶體ST2b之閘極亦可分別連接於不同之選擇閘極線SGSB0~SGSB3。
處於區塊BLK內之記憶胞電晶體MT0~MT95之控制閘極分別共通連接於字元線WL0~WL95。處於區塊BLK內之虛設記憶胞電晶體MTDD0a及MTDD0b之控制閘極共通連接於虛設字元線DD0。處於區塊BLK內之虛設記憶胞電晶體MTDD0、MTDD1、MTD0、MTD1、MTDS0及MTDS1之控制閘極分別共通連接於虛設字元線WLDD0、WLDD1、WLD0、WLD1、WLDS0及WLDS1。以下，於不限定字元線WL0~WL95之情形時，表述為字元線WL。於不限定虛設字元線WLDD0、WLDD1、WLD0、WLD1、WLDS0及WLDS1之情形時，表述為虛設字元線WLD。
處於串單元SU內之各NAND串NS之選擇電晶體ST1之汲極分別連接於不同之位元線BL0~BL(N-1，其中N為2以上之整數)。以下，於不限定位元線BL0~BL(N-1)之情形時，表述為位元線BL。各位元線BL將於複數個區塊BLK間處於各串單元SU內之1個NAND串NS共通連接。進而，複數個選擇電晶體ST2b之源極共通連接於源極線SL。即，串單元SU係連接於不同之位元線BL且連接於相同之選擇閘極線SGD之NAND串NS之集合體。又，區塊BLK係使字元線WL為共通之複數個串單元SU之集合體。而且，記憶胞陣列111係使位元線BL為共通之複數個區塊BLK之集合體。
資料之寫入動作及讀取動作係對連接於任一串單元SU之任一字元線WL之記憶胞電晶體MT統一地進行。
再者，關於記憶胞陣列111之構成，亦可為其他構成。即，關於記憶胞陣列111之構成，例如記載於題為“三維積層非揮發性半導體記憶體(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”之2009年3月19日提出申請之美國專利申請12/407,403號。又，記載於題為“三維積層非揮發性半導體記憶體(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”之2009年3月18日提出申請之美國專利申請12/406,524號、題為“非揮發性半導體記憶裝置及其製造方法(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)”之2010年3月25日提出申請之美國專利申請12/679,991號、及題為“半導體記憶體及其製造方法(SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME)”之2009年3月23日提出申請之美國專利申請12/532,030號。該等專利申請之全部內容係藉由參照而引用於本申請之說明書中。
1.1.3 記憶胞陣列之平面構成 其次，使用圖3對記憶胞陣列111之平面構成進行說明。圖3係1個區塊BLK中之串單元SU0~SU3之俯視圖。再者，於圖3之例中，省略了層間絕緣膜。
如圖3所示，於串單元SU0之選擇閘極線SGD0與串單元SU1之選擇閘極線SGD1之間形成有沿著與半導體基板平行之Y方向延伸之狹縫SHE，選擇閘極線SGD0與SGD1被隔開。於選擇閘極線SGD0及SGD1之下方，積層有由串單元SU0與SU1所共有之未圖示之字元線WL、虛設字元線WLD、以及選擇閘極線SGS及SGSB。串單元SU2及SU3亦相同。串單元SU1與SU2之間形成有沿著Y方向延伸之狹縫SLT。狹縫SLT之底面到達至設置於記憶胞陣列111之最下層之未圖示之源極線SL。利用狹縫SLT將選擇閘極線SGD、SGS及SGSB、字元線WL、以及虛設字元線WLD分別隔開。於源極線SL內，形成有配置於狹縫SLT之下方且於Y方向上延伸之狹縫SST。於與Y方向正交且與半導體基板平行之X方向上，狹縫SST之寬度大於狹縫SLT之寬度。狹縫SST之詳細情況將於下文進行敍述。
於各串單元SU，形成有於與半導體基板垂直之Z方向上延伸之複數個記憶柱MP。1個記憶柱MP對應於1個NAND串NS。於圖3之例中，於各串單元SU中，複數個記憶柱MP沿著Y方向配置成一行。例如，沿著X方向配置之各串單元SU之記憶柱MP之上端係藉由未圖示之位元線BL而共通連接。複數個記憶柱MP之底面共通連接於源極線SL。
再者，1個串單元SU中之記憶柱MP之排列可任意地設定。例如既可為沿著X方向，呈2行平行地配置，亦可呈4行之錯位配置排列。
1.1.4 記憶胞陣列之剖面構成 其次，使用圖4對記憶胞陣列111之剖面構成進行說明。圖4係沿著圖3之A1-A2線之記憶胞陣列之剖視圖。再者，於圖4之例中，為了簡化說明，省略了形成於記憶柱MP上之接點及與接點連接之位元線BL。
如圖4所示，於半導體基板10上形成有絕緣層11。絕緣層11使用例如氧化矽膜(SiO2 )。於形成有絕緣層11之區域、即半導體基板10與源極線SL之間，例如亦可設置有列解碼器112及感測放大器113等記憶核心部110之電路。
於絕緣層11上，積層有作為源極線SL發揮功能之金屬層12及導電層14。而且，於金屬層12與導電層14之間之一部分，形成有密接層13。密接層13係用以使金屬層12與導電層14之密接性提高。
金屬層12亦可使用例如鎢(W)、矽化鎢(WSi)、氮化鎢(WN)等金屬材料。以下，於本實施形態中，對金屬層12使用有WSi之情形進行說明。導電層14使用例如於矽(Si)等半導體中添加有雜質之n型半導體作為導電材料。以下，於本實施形態中，以使用摻磷多晶矽(P doped poly-Si)作為導電層14之情形為例進行說明。密接層13只要為可提高金屬層12與導電層14之密接性之材料，則可為導電材料，亦可為絕緣材料。以下，於本實施形態中，對在密接層13使用藉由電漿CVD(chemical vapor deposition，化學氣相沈積)所形成之SiO2 之情形進行說明，該電漿CVD使用矽烷(SiH4 )。
於圖4之例中，密接層13之一部分沿著Y方向被去除，形成於Y方向上延伸之狹縫SST。狹縫SST例如被設置用於在密接層13為如SiO2 般之絕緣材料之情形時，將金屬層12與導電層14電性連接。於形成有狹縫SST之區域之上方配置有狹縫SLT。例如，關於導電層14之膜厚，形成有狹縫SST之區域較形成有密接層13之區域厚。
於導電層14上，積層有絕緣層15、及作為選擇閘極線SGSB發揮功能之配線層16。進而，於配線層16之上，於各配線層間介置絕緣層17，自下層起依序積層分別作為選擇閘極線SGS、虛設字元線WLDS0及WLDS1、字元線WL0~WL47、虛設字元線WLD1及WLD0、字元線WL48~WL95、虛設字元線WLDD1及WLDD0、以及選擇閘極線SGD發揮功能之104層之配線層18。即，104層之配線層18於Z方向上隔開地配置。而且，於最上層之配線層18上形成有絕緣層17。絕緣層15及17使用例如SiO2 。配線層16及18亦可使用例如W等金屬材料、n型半導體或p型半導體等作為導電材料。以下，於本實施形態中，對配線層16使用摻磷多晶矽且配線層18使用W及作為其障壁金屬之氮化鈦(TiN)之情形進行說明。
以貫通104層之配線層18、配線層16、複數個絕緣層17及絕緣層15並到達至導電層14之方式形成有狹縫SLT。狹縫SLT之內部被絕緣層25填埋。絕緣層25使用例如SiO2 。
記憶柱MP包含核心層19、半導體層20、隧道絕緣膜21、電荷蓄積層22、阻擋絕緣膜23及頂蓋層24。
更具體而言，以貫通104層之配線層18、配線層16、複數個絕緣層17及絕緣層15並到達至導電層14之方式形成記憶體孔MH。於記憶體孔MH之側面之一部分及底面依序形成有阻擋絕緣膜23、電荷蓄積層22及隧道絕緣膜21。記憶體孔MH之內部被半導體層20及核心層19填埋，於記憶體孔MH之上部，設置有頂蓋層24。半導體層20係供形成記憶胞電晶體MT以及選擇電晶體ST1及ST2(ST2a及ST2b)之通道之區域。記憶體孔MH之側面之阻擋絕緣膜23、電荷蓄積層22及隧道絕緣膜21係以配線層18及配線層16與半導體層20不相接之方式形成。即，於記憶體孔MH中，於包含與配線層18及配線層16相接之區域之側面之一部分形成有阻擋絕緣膜23、電荷蓄積層22及隧道絕緣膜21。而且，於記憶體孔MH之上部及與導電層14相接之區域之一部分中，阻擋絕緣膜23、電荷蓄積層22及隧道絕緣膜21被去除。藉此，半導體層20之側面之一部分與導電層14相接。
由記憶柱MP及作為字元線WL0~WL95發揮功能之配線層18構成記憶胞電晶體MT0~MT95。換言之，於作為字元線WL發揮功能之1個配線層18與半導體層20之間配置有1個記憶部。同樣地，由記憶柱MP以及作為虛設字元線WLDD0、WLDD1、WLD0、WLD1、WLDS0及WLDS1發揮功能之配線層18構成虛設記憶胞電晶體MTDD0、MTDD1、MTD0、MTD1、MTDS0及MTDS1。由記憶柱MP以及作為選擇閘極線SGD及SGS發揮功能之配線層18構成選擇電晶體ST1及ST2a。由記憶柱MP以及作為選擇閘極線SGSB發揮功能之配線層16構成選擇電晶體ST2b。
阻擋絕緣膜23、隧道絕緣膜21及核心層19使用例如SiO2 。電荷蓄積層22使用例如氮化矽膜(SiN)。半導體層20使用例如多晶矽。頂蓋層24例如使用W等金屬材料或n型半導體等作為導電材料。
再者，記憶柱MP亦可為兩段以上之積層構造。
1.2 記憶胞陣列之製造方法 其次，使用圖5~圖13對記憶胞陣列111之製造方法進行說明。於本實施形態中，說明了於利用犧牲層34形成相當於配線層18之構造之後，將犧牲層34去除後利用導電材料填埋並形成配線層18之方法(以下，稱為「回填」)。以下，對使用SiN作為犧牲層34且使用TiN及W之積層膜作為配線層18之導電材料之情形進行說明。TiN具有於形成W時作為例如用於防止W與Si反應之障壁層、或者用於提高W之密接性之密接層之功能。再者，犧牲層34並不限定於SiN。例如可為氮氧化矽膜(SiON)，只要為可充分地獲得絕緣層17(例如SiO2 )與濕式蝕刻之選擇比之材料便可。
如圖5所示，於半導體基板10上，積層絕緣層11、金屬層12及密接層13。繼而，對密接層13進行加工而形成狹縫SST。
其次，將導電層14、絕緣層30及半導體層31積層。絕緣層30使用例如SiO2 ，半導體層31使用例如非晶矽(amorphous Si)。此時，形成有狹縫SST之區域成為凹型形狀。
其次，藉由CMP(chemical mechanical polishing，化學機械拋光)使半導體層31之表面平坦化。藉此，於形成有狹縫SST之區域中無密接層13，故而半導體層31之Z方向之膜厚較其他區域厚出相當於密接層13之膜厚之量。
如圖6所示，於半導體層31上依序積層絕緣層32、半導體層33、絕緣層15及配線層16。絕緣層32使用例如SiO2 ，半導體層33使用例如非摻雜非晶矽。而且，於配線層16上，於各層間介置絕緣層17，依序形成104層之犧牲層34。而且，於最上層之犧牲層34形成狹縫SHE之後，於上表面形成絕緣層17。
如圖7所示，以底面到達至導電層14之方式形成記憶體孔MH，且依序積層阻擋絕緣膜23、電荷蓄積層22、隧道絕緣膜21、半導體層20及核心層19。再者，於利用半導體層20填埋記憶體孔MH內部之情形時或記憶體孔MH之開口部封閉之情形時，亦可為於記憶體孔MH之內部未形成核心層19。而且，例如藉由乾式蝕刻去除絕緣層17上之剩餘之阻擋絕緣膜23、電荷蓄積層22、隧道絕緣膜21、半導體層20及核心層19。此時，於記憶體孔MH內之上部，阻擋絕緣膜23、電荷蓄積層22、隧道絕緣膜21、半導體層20及核心層19之一部分被蝕刻。其後，以填埋記憶體孔MH之上部之方式形成頂蓋層24。繼而，例如藉由CMP或乾式蝕刻等將絕緣層17上之頂蓋層24去除。
如圖8所示，於頂蓋層24上形成絕緣層17之後，以底面到達至半導體層31之方式形成狹縫SLT。半導體層31係於對狹縫SLT進行加工時作為蝕刻終止膜發揮功能。
如圖9所示，於狹縫SLT之側面形成絕緣層35。更具體而言，於形成膜厚較薄為不會將狹縫SLT內部填埋之程度之絕緣層35之後，藉由乾式蝕刻去除絕緣層17上及狹縫SLT底部之絕緣層35。絕緣層35使用例如SiN。
如圖10所示，首先，例如藉由使用有鹼金屬系藥液之濕式蝕刻去除半導體層31。其次，藉由使用有氫氟酸系藥液之濕式蝕刻去除絕緣層30及32，於導電層14與半導體層33之間形成空隙GP。此時，亦藉由濕式蝕刻去除空隙GP內之阻擋絕緣膜23、電荷蓄積層22及隧道絕緣膜21，使半導體層20露出。
藉由去除絕緣層32，於空隙GP內絕緣層35之底部成為朝下方突出之形狀(以下，稱為「突出」)。藉由使Z方向上之密接層13之膜厚厚於絕緣層32之膜厚，於空隙GP內，自絕緣層35(突出)之底部至導電層14之上表面為止之距離H1較自存在密接層13之其他區域之半導體層33之底部至導電層14之上表面為止之距離H2長。
如圖11所示，利用導電層14填埋空隙GP。其後，例如藉由濕式蝕刻將狹縫SLT內及絕緣層17上之剩餘之導電層去除。藉此，形成利用金屬層12及導電層14所得之源極線SL。
其次，利用W及TiN回填犧牲層34，如圖4所示形成配線層18。更具體而言，於犧牲層34及絕緣層35為SiN之情形時，藉由使用有磷酸(H3 PO4 )之濕式蝕刻而去除犧牲層34及絕緣層35，於存在犧牲層34之部分形成空隙。其次，藉由CVD依序形成TiN及W，將空隙填埋。其次，於將形成於狹縫SLT之側面及底部、以及絕緣層17上之TiN及W去除並形成配線層18之後，利用絕緣層25(SiO2 )將狹縫SLT填埋。
1.3 本實施形態之效果 只要為本實施形態之構成，便可提高半導體記憶裝置之可靠性。關於本效果，將於下文進行詳細敍述。
例如於將源極線SL設為由金屬層12(例如WSi)及導電層14(例如摻磷多晶矽)形成之雙層構造之情形時，有因後續步驟之熱處理或壓力等影響而導致於金屬層12與導電層14之界面產生剝離之情形。
針對該情況，於本實施形態之構成中，藉由於金屬層12與導電層14之間形成密接層13，可抑制金屬層12與導電層14之剝離，提高半導體記憶裝置之可靠性。
進而，於本實施形態之構成中，將金屬層12上之密接層13局部去除而形成狹縫SST，藉此，可於狹縫SST之區域中將金屬層12與導電層14電性連接。
進而，於本實施形態之構成中，可於狹縫SST之上方形成狹縫SLT。藉此，可減少狹縫SLT之加工不良。更具體而言，藉由形成狹縫SST，可使狹縫SST上方之半導體層31之膜厚厚於密接層13之上方之半導體層31之膜厚。半導體層31係作為對狹縫SLT進行加工時之蝕刻終止膜發揮功能。因此，藉由於狹縫SST上方之半導體層31之膜厚較厚之區域形成狹縫SLT，可使狹縫SLT加工時之過蝕量變多，可抑制狹縫SLT之貫穿不良。
進而，當於狹縫SLT加工後去除絕緣層30、半導體層31及絕緣層32而形成空隙GP時，可使自絕緣層35之底部至導電層14之上表面為止之距離H1較自存在密接層13之其他區域之半導體層33的底部至導電層14之上表面為止之距離H2長。藉此，可抑制於填埋空隙GP時，因絕緣層35之突出使得空隙GP封閉而形成孔隙。
2. 第2實施形態 其次，對第2實施形態進行說明。於第2實施形態中，對與第1實施形態不同之金屬層12之形狀進行說明。以下，僅對與第1實施形態不同之方面進行說明。
2.1 記憶胞陣列之剖面構成 使用圖12對記憶胞陣列111之剖面構成進行說明。於圖12之例中，為了簡化說明，省略圖4中之配線層16上方之構造。再者，於圖12之例中，密接層13被廢棄。
如圖12所示，本實施形態之金屬層12具有包含第0配線層L0、接觸插塞C0及第1配線層L1之雙層配線構造。
更具體而言，於絕緣層11內形成有第0配線層L0，進而於第0配線層L0上形成有複數個接觸插塞C0。第0配線層L0係作為用於抑制第1配線層L1與絕緣層11之剝離之襯裡配線發揮功能。再者，接觸插塞C0亦可形成於在下層未配置第0配線層L0之區域。又，接觸插塞C0例如於X方向上未被配置於第0配線層L0之端部。即，接觸插塞C0係於在X方向上遠離第0配線層L0之端部之位置，連接於第0配線層L0。藉此，第0配線層L0之端部自與接觸插塞C0之連接位置朝X方向突出(以下，將此種突出形狀稱為「錨形狀」)。進而，接觸插塞C0例如既可為圓柱形狀，亦可為於Y方向上延伸之線形狀。於接觸插塞C0上形成有第1配線層L1，於第1配線層L1上形成有導電層14。第0配線層L0、接觸插塞C0及第1配線層L1係例如使用相同之材料形成。以下，對使用WSi形成第0配線層L0、接觸插塞C0及第1配線層L1之情形進行說明。
再者，第0配線層L0、接觸插塞C0及第1配線層L1亦可由不同之材料形成。於此情形時，第0配線層L0、接觸插塞C0及第1配線層L1係選擇相互之密接性較金屬層12與絕緣層11之密接性優異之材料。
2.2 金屬層之製造方法 其次，使用圖13及圖14對金屬層12之製造方法進行說明。圖13及圖14表示出金屬層12之製造方法。
如圖13所示，於半導體基板10上，積層絕緣層11、對應於第0配線層L0之金屬層12及遮罩層40。更具體而言，作為絕緣層11，例如藉由使用有TEOS(tetra ethyl ortho silicate，四乙氧基矽烷)之CVD而形成SiO2 。其次，於藉由濺鍍形成WSi之後，藉由CVD而形成SiN。遮罩層40係作為對金屬層12進行加工時之蝕刻終止膜發揮功能。遮罩層40只要為對於金屬層12可充分獲得蝕刻選擇比之材料便可，例如使用SiN。
其次，對遮罩層40及金屬層12進行加工，形成第0配線層L0。
其次，於形成絕緣層11並將金屬層12及遮罩層40填埋之後，藉由CMP使表面平坦化，使遮罩層40之上表面露出。
其次，對遮罩層40及絕緣層11之表面進行蝕刻，使金屬層12之上表面露出。
如圖14所示，其次，形成絕緣層11，利用絕緣層11覆蓋金屬層12之上表面。
其次，對絕緣層11進行加工，形成對應於接觸插塞C0之接觸孔41。
其次，形成對應於接觸插塞C0之金屬層12，填埋接觸孔41。
其次，藉由CMP使金屬層12之表面平坦化，形成接觸插塞C0及第1配線層L1。藉此，形成具有第0配線層L0、接觸插塞C0及第1配線層L1之金屬層12。
其後，於金屬層12上形成第1實施形態中所說明之導電層14。之後之步驟與第1實施形態相同。再者，亦可於金屬層12之上表面形成第1實施形態中所說明之密接層13。
2.3 本實施形態之效果 只要為本實施形態之構成，便可提高半導體記憶裝置之可靠性。關於本效果，將於下文進行詳細敍述。
有因後續步驟之熱處理或壓力等影響而導致於絕緣層11與金屬層12之界面產生剝離之情形。
針對該情況，於本實施形態之構成中，可形成具有襯裡配線之金屬層12。更具體而言，可形成具有包含第0配線層L0、接觸插塞C0及第1配線層L1之雙層配線構造之金屬層12。藉此，可抑制金屬層12與絕緣層11之剝離，提高半導體記憶裝置之可靠性。
進而，於本實施形態之構成中，藉由使第0配線層L0、即襯裡配線具有錨形狀，可進一步抑制金屬層12與絕緣層11之剝離。
進而，於本實施形態之構成中，藉由於第0配線層L0上形成複數個接觸插塞C0，可使接觸插塞C0與第0配線層L0或第1配線層L1之接觸面積增加，抑制金屬層12與絕緣層11之界面處之朝橫向(X方向或Y方向)之剝離。
3. 第3實施形態 其次，對第3實施形態進行說明。於第3實施形態中，對與第1及第2實施形態不同之金屬層12之形狀進行說明。以下，僅對與第1及第2實施形態不同之方面進行說明。
3.1 記憶胞陣列之剖面構成 使用圖15對記憶胞陣列111之剖面構成進行說明。於圖15之例中，為了簡化說明，省略圖4中之配線層16上方之構造。再者，於圖15之例中，密接層13被廢棄。
如圖15所示，本實施形態之金屬層12包含第1配線層L1及自第1配線層L1之底面朝向絕緣層11突出之複數個突出部TS。
更具體而言，於絕緣層11內形成有複數個突出部TS，於複數個突出部TS上及絕緣層11上形成有第1配線層L1。突出部TS作為用於抑制第1配線層L1與絕緣層11之剝離之襯裡發揮功能。於第1配線層L1上形成有導電層14。突出部TS及第1配線層L1係例如使用相同之材料形成。再者，突出部TS及第1配線層L1亦可由不同之材料形成。於此情形時，突出部TS及第1配線層L1係選擇相互之密接性比金屬層12與絕緣層11之密接性優異之材料。
其次，使用圖16對突出部TS之形狀之詳細情況進行說明。圖16係表示圖15中之區域RA之剖視圖。
如圖16所示，關於突出部TS，於X方向上，與第1配線層L1相接之上表面之寬度W1小於突出部TS之Z方向上之中間附近之高度處之寬度W2。於圖16之例中，於XZ平面中，突出部TS之剖面具有梯形形狀(或，看起來亦如於第1配線層L1之背面打入楔，故而亦稱為「楔形狀」)。再者，突出部TS之剖面亦可並非為梯形形狀，例如亦可為突出部TS之底面之寬度小於寬度W2。進而，突出部TS既可為例如柱形狀，亦可為於Y方向上延伸之線形狀。
3.2 金屬層之製造方法 其次，關於金屬層12之製造方法，表示出兩個示例。
3.2.1 第1例 首先，使用圖17對第1例進行說明。圖17表示出金屬層12之製造方法。再者，於本例中，對金屬層12使用有WSi之情形進行說明。
如圖17所示，於半導體基板10上積層絕緣層11、對應於突出部TS之金屬層12及遮罩層40。更具體而言，例如藉由CVD形成SiO2 作為絕緣層11。其次，於藉由濺鍍形成WSi作為金屬層12之後，藉由CVD形成SiN作為遮罩層40。
其次，對遮罩層40及金屬層12進行加工，形成突出部TS。此時，遮罩層40及金屬層12被加工為側面相對於底面(=半導體基板平面)之角度小於90度之形狀(以下，稱為「錐形形狀」)。
其次，於形成絕緣層11之後，藉由CMP使表面平坦化，使遮罩層40之上表面露出。進而，藉由回蝕對遮罩層40及絕緣層11之表面進行蝕刻，使金屬層12之上表面露出。
其次，形成對應於第1配線層L1之金屬層12。藉此，形成具有突出部TS及第1配線層L1之金屬層12。
其後，於金屬層12上形成第1實施形態中所說明之導電層14。之後之步驟與第1實施形態相同。再者，亦可於金屬層12之上表面形成第1實施形態中所說明之密接層13。
3.2.2 第2例 其次，使用圖18對第2例進行說明。圖18表示出金屬層12之製造方法。再者，於本例中，對金屬層12使用W之情形進行說明。
如圖18所示，於在半導體基板10上形成絕緣層11之後，形成對應於突出部TS之孔42(或狹縫42)。此時，孔42係以開口部之面積(X方向上之寬度)小於底面之面積(X方向上之寬度)之方式被加工。即，以成為孔42之側面相對於底面之角度大於90度之形狀(以下稱為「倒錐形形狀」)之方式被加工。
其次，於藉由CVD形成TiN作為障壁金屬之後，藉由CVD形成W而將孔42填埋。繼而，藉由CMP使表面平坦化，形成具有突出部TS及第1配線層L1之金屬層12。
其後，於金屬層12上形成第1實施形態中所說明之導電層14。之後之步驟與第1實施形態相同。再者，亦可於金屬層12之上表面形成第1實施形態中所說明之密接層13。
3.3 本實施形態之效果 只要為本實施形態之構成，便可獲得與第2實施形態相同之效果。
4. 第4實施形態 其次，對第4實施形態進行說明。於第4實施形態中，關於與第1至第3實施形態不同之金屬層12之形狀，說明3個示例。
4.1 第1例 首先，使用圖19對第1例進行說明。於圖19之例中，為了簡化說明，省略圖4中之配線層16上方之構造。再者，於圖19之例中，密接層13被廢棄。
如圖19所示，本實施形態之金屬層12與第3實施形態同樣地包含突出部TS及第1配線層L1。與第3實施形態之圖15不同，本實施形態之突出部TS於XZ平面中具有矩形形狀。再者，突出部TS既可為例如圓柱形狀，亦可為於Y方向上延伸之線形狀。其他構成與第3實施形態相同。
4.2 第2例 其次，使用圖20對第2例進行說明。於圖20之例中，為了簡化說明，省略圖4中之配線層16上方之構造。再者，於圖20之例中，密接層13被廢棄。
如圖20所示，本實施形態之金屬層12與第2實施形態同樣地具有包含第0配線層L0、接觸插塞C0及第1配線層L1之雙層配線構造。與第2實施形態之圖12不同，於本實施形態之金屬層12中，針對1個第0配線層L0設置有1個接觸插塞C0。其他構成與第2實施形態相同。
4.3 第3例 其次，使用圖21對第3例進行說明。於圖21之例中，為了簡化說明，省略圖4中之配線層16上方之構造。再者，於圖21之例中，密接層13被廢棄。
如圖21所示，金屬層12亦可將於第2及第3實施形態、以及第4實施形態之第1及第2例中所說明之形狀組合。即，金屬層12亦可分別包含第2實施形態之圖12及第4實施形態之第2例之圖20中所說明之雙層配線構造、以及第3實施形態之圖15及第4實施形態之第1例之圖19中所說明之突出部TS。進而，亦可以例如於第3實施形態中所說明之梯形形狀之突出部TS之底面形成第4實施形態之第1例中所說明之圓柱形狀之突出部TS之方式，將各形狀組合。
4.4 本實施形態之效果 只要為本實施形態之構成，便可獲得與第2及第3實施形態相同之效果。
5. 第5實施形態 其次，對第5實施形態進行說明。於第5實施形態中，對利用兩層金屬層將第3實施形態中所說明之突出部TS填埋之情形進行說明。以下，僅對與第1至第4實施形態不同之方面進行說明。
5.1 記憶胞陣列之剖面構成 使用圖22對記憶胞陣列111之剖面構成進行說明。於圖22之例中，為了簡化說明，省略圖4中之配線層16上方之構造。再者，於圖22之例中，密接層13被廢棄。
如圖22所示，於本實施形態中，使第3實施形態中所說明之金屬層12之膜厚變薄，利用金屬層12與金屬層50之積層構造形成第1配線層L1及突出部TS。與金屬層12同樣地，金屬層50亦可使用例如鎢(W)、矽化鎢(WSi)、氮化鎢(WN)等金屬材料。以下，於本實施形態中，對金屬層12使用藉由濺鍍而形成之WN且金屬層50使用藉由CVD形成之W之情形進行說明。
5.2 金屬層之製造方法 其次，使用圖23對金屬層12及50之製造方法進行說明。
如圖23所示，於半導體基板10上形成絕緣層11之後，對絕緣層11進行加工，形成用於形成突出部TS之孔52(或狹縫52)。
其次，藉由例如使用有TEOS之CVD形成SiO2 作為絕緣層51。此時，根據利用CVD形成之SiO2 之階梯覆蓋性，於孔52之開口部形成簷，孔52之開口部之直徑小於Z方向上之孔52之中央部之直徑。因此，關於SiO2 之膜厚，設為不會使孔52之開口部封閉之膜厚。
其次，藉由濺鍍形成WN作為金屬層12。關於WN之膜厚，設為不會使孔52封閉之膜厚。其次，藉由CVD形成W作為金屬層50，將孔52填埋。
其次，藉由CMP使W之表面平坦化，形成WN與W之積層構造。繼而，於W上形成用於抑制與導電層14反應之障壁層53。例如，障壁層53使用例如藉由濺鍍而形成之Ti與TiN之積層膜。
其後，於障壁層53上形成第1實施形態中所說明之導電層14。之後之步驟與第1實施形態相同。再者，亦可於障壁層53之上表面形成第1實施形態中所說明之密接層13。
5.3 本實施形態之效果 只要為本實施形態之構成，便可獲得與第2至第4實施形態相同之效果。
6. 變化例等 上述實施形態之半導體記憶裝置包含：半導體基板(10)；第1絕緣層(11)，其形成於半導體基板之上方；金屬層(12)，其形成於第1絕緣層上；密接層(13)，其形成於金屬層之第1區域上；導電層(14)，其形成於金屬層之與第1區域不同之第2區域(SST)上及密接層上；第2絕緣層(15)，其形成於導電層上；複數個配線層(18)，其等分別隔開地積層於第2絕緣層之上方；半導體層(20)，其於與半導體基板垂直之第1方向(Z方向)上延伸，且底面連接於導電層；記憶部，其配置於複數個配線層中之至少一者與半導體層之間；以及狹縫(SLT)，其於第2區域之上方在第1方向上延伸，側面與複數個配線層相接且底面到達至導電層，且於內部配置有絕緣材料。
藉由應用上述實施形態，可提供一種能提高可靠性之半導體記憶裝置。
再者，實施形態並不限定於上述已作說明之形態，可進行各種變化。
例如，上述實施形態可儘可能地進行組合。
進而，上述實施形態中之「連接」亦包含中間介置例如電晶體或者電阻等其他構件而間接地連接之狀態。
對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出，並非意圖限定發明之範圍。該等新穎之實施形態能以其他多種形態實施，可於不脫離發明主旨之範圍內進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍中所記載之發明及其均等之範圍內。
[相關申請] 本申請享有以日本專利申請2018-54666號(申請日：2018年3月22日)為基礎申請之優先權。本申請係藉由參照該基礎申請而包含基礎申請之全部內容。
10‧‧‧半導體基板
11‧‧‧絕緣層
12‧‧‧金屬層
13‧‧‧密接層
14‧‧‧導電層
15‧‧‧絕緣層
16‧‧‧配線層
17‧‧‧絕緣層
18‧‧‧配線層
19‧‧‧核心層
20‧‧‧半導體層
21‧‧‧隧道絕緣膜
22‧‧‧電荷蓄積層
23‧‧‧阻擋絕緣膜
24‧‧‧頂蓋層
25‧‧‧絕緣層
30‧‧‧絕緣層
31‧‧‧半導體層
32‧‧‧絕緣層
33‧‧‧半導體層
34‧‧‧犧牲層
35‧‧‧絕緣層
40‧‧‧遮罩層
41‧‧‧接觸孔
42‧‧‧孔
50‧‧‧金屬層
51‧‧‧絕緣層
52‧‧‧孔
53‧‧‧障壁層
100‧‧‧NAND型快閃記憶體
110‧‧‧記憶核心部
111‧‧‧記憶胞陣列
112‧‧‧列解碼器
113‧‧‧感測放大器
120‧‧‧周邊電路
121‧‧‧定序器
122‧‧‧電壓產生電路
BL0~BL(N-1)‧‧‧位元線
BLK0‧‧‧區塊
BLK1‧‧‧區塊
C0‧‧‧接觸插塞
GP‧‧‧空隙
H1‧‧‧距離
H2‧‧‧距離
L0‧‧‧第0配線層
L1‧‧‧第1配線層
MH‧‧‧記憶體孔
MP‧‧‧記憶柱
MT0~MT47‧‧‧記憶胞電晶體
MT48~MT95‧‧‧記憶胞電晶體
MTD0‧‧‧虛設記憶胞電晶體
MTD1‧‧‧虛設記憶胞電晶體
MTDD0‧‧‧虛設記憶胞電晶體
MTDD1‧‧‧虛設記憶胞電晶體
MTDS0‧‧‧虛設記憶胞電晶體
MTDS1‧‧‧虛設記憶胞電晶體
NS‧‧‧NAND串
RA‧‧‧區域
SGD‧‧‧選擇閘極線
SGD0~SGD3‧‧‧選擇閘極線
SGS‧‧‧選擇閘極線
SGSB‧‧‧選擇閘極線
SHE‧‧‧狹縫
SL‧‧‧源極線
SLT‧‧‧狹縫
SST‧‧‧狹縫
ST1‧‧‧選擇電晶體
ST2a‧‧‧選擇電晶體
ST2b‧‧‧選擇電晶體
SU0‧‧‧串單元
SU1‧‧‧串單元
SU2‧‧‧串單元
SU3‧‧‧串單元
TS‧‧‧突出部
W1‧‧‧寬度
W2‧‧‧寬度
WL0~WL47‧‧‧字元線
WL48~WL95‧‧‧字元線
WLD0、WLD1‧‧‧虛設字元線
WLDD0、WLDD1‧‧‧虛設字元線
WLDS0、WLDS1‧‧‧虛設字元線
X‧‧‧方向
Y‧‧‧方向
Z‧‧‧方向
圖1係第1實施形態之半導體記憶裝置之方塊圖。 圖2係第1實施形態之半導體記憶裝置所具備之記憶胞陣列之電路圖。 圖3係第1實施形態之半導體記憶裝置所具備之記憶胞陣列之俯視圖。 圖4係沿著圖3之A1-A2線之記憶胞陣列之剖視圖。 圖5係表示第1實施形態之半導體記憶裝置所具備之記憶胞陣列的製造步驟之圖。 圖6係表示第1實施形態之半導體記憶裝置所具備之記憶胞陣列的製造步驟之圖。 圖7係表示第1實施形態之半導體記憶裝置所具備之記憶胞陣列的製造步驟之圖。 圖8係表示第1實施形態之半導體記憶裝置所具備之記憶胞陣列的製造步驟之圖。 圖9係表示第1實施形態之半導體記憶裝置所具備之記憶胞陣列的製造步驟之圖。 圖10係表示第1實施形態之半導體記憶裝置所具備之記憶胞陣列的製造步驟之圖。 圖11係表示第1實施形態之半導體記憶裝置所具備之記憶胞陣列的製造步驟之圖。 圖12係第2實施形態之半導體記憶裝置所具備之記憶胞陣列的剖視圖。 圖13係表示第2實施形態之半導體記憶裝置所具備之記憶胞陣列的製造步驟之圖。 圖14係表示第2實施形態之半導體記憶裝置所具備之記憶胞陣列的製造步驟之圖。 圖15係第3實施形態之半導體記憶裝置所具備之記憶胞陣列的剖視圖。 圖16係圖15之區域RA中之記憶胞陣列之剖視圖。 圖17係表示第3實施形態之第1例之半導體記憶裝置所具備之記憶胞陣列的製造步驟之圖。 圖18係表示第3實施形態之第2例之半導體記憶裝置所具備之記憶胞陣列的製造步驟之圖。 圖19係第4實施形態之第1例之半導體記憶裝置所具備之記憶胞陣列的剖視圖。 圖20係第4實施形態之第2例之半導體記憶裝置所具備之記憶胞陣列的剖視圖。 圖21係第4實施形態之第3例之半導體記憶裝置所具備之記憶胞陣列的剖視圖。 圖22係第5實施形態之半導體記憶裝置所具備之記憶胞陣列之剖視圖。 圖23係表示第5實施形態之半導體記憶裝置所具備之記憶胞陣列的製造步驟之圖。

Claims (7)

  1. 一種半導體記憶裝置，其具備： 半導體基板； 第1絕緣層，其形成於上述半導體基板之上方； 金屬層，其形成於上述第1絕緣層上； 密接層，其形成於上述金屬層之第1區域上； 導電層，其形成於上述金屬層之與上述第1區域不同之第2區域上及上述密接層上； 第2絕緣層，其形成於上述導電層上； 複數個配線層，其等分別隔開地積層於上述第2絕緣層之上方； 半導體層，其於與上述半導體基板垂直之第1方向上延伸，且底面連接於上述導電層； 記憶部，其配置於上述複數個配線層中之至少一者與上述半導體層之間；以及 狹縫，其於上述第2區域之上方在上述第1方向上延伸，側面與上述複數個配線層相接且底面到達至上述導電層，且於內部配置有絕緣材料。
  2. 如請求項1之半導體記憶裝置，其中 上述第2區域之上述導電層之上述第1方向之膜厚厚於上述第1區域之上述導電層之上述第1方向之上述膜厚。
  3. 一種半導體記憶裝置，其具備： 半導體基板； 第1絕緣層，其形成於上述半導體基板之上方； 金屬層，其包含形成於上述第1絕緣層內之第1配線層、於上述第1絕緣層內形成於上述第1配線層上之接觸插塞、以及形成於上述第1絕緣層上及上述接觸插塞上之第2配線層； 導電層，其形成於上述第2配線層上； 第2絕緣層，其形成於上述導電層上； 複數個第3配線層，其等分別隔開地積層於上述第2絕緣層之上方； 半導體層，其於與上述半導體基板垂直之第1方向上延伸，且底面連接於上述導電層；以及 記憶部，其配置於上述複數個第3配線層中之至少一者與上述半導體層之間。
  4. 如請求項3之半導體記憶裝置，其中 上述接觸插塞係於與上述半導體基板平行之第2方向上，於遠離上述第1配線層之端部之位置與上述第1配線層連接。
  5. 一種半導體記憶裝置，其具備： 半導體基板； 第1絕緣層，其形成於上述半導體基板之上方； 金屬層，其包含形成於上述第1絕緣層內之突出部、以及形成於上述第1絕緣層上及上述突出部上之第1配線層； 導電層，其形成於上述第1配線層上； 第2絕緣層，其形成於上述導電層上； 複數個第2配線層，其等分別隔開地積層於上述第2絕緣層之上方； 半導體層，其於與上述半導體基板垂直之第1方向上延伸，且底面連接於上述導電層；以及 記憶部，其配置於上述複數個第2配線層中之至少一者與上述半導體層之間。
  6. 如請求項5之半導體記憶裝置，其中 上述突出部係於與上述半導體基板平行之第2方向上，與上述第1配線層相接之上表面之寬度小於上述第1方向上之中間之高度位置處之寬度。
  7. 如請求項5之半導體記憶裝置，其中 上述突出部具有於上述第1方向上延伸之圓柱形狀。
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