TWI771709B - 記憶體裝置及其形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 29
- 229910052751 metal Inorganic materials 0.000 claims abstract description 134
- 239000002184 metal Substances 0.000 claims abstract description 134
- 239000000758 substrate Substances 0.000 claims abstract description 107
- 239000004020 conductor Substances 0.000 claims description 71
- 239000003989 dielectric material Substances 0.000 claims description 30
- 239000004065 semiconductor Substances 0.000 claims description 25
- 239000010410 layer Substances 0.000 description 220
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 22
- 229910052710 silicon Inorganic materials 0.000 description 22
- 239000010703 silicon Substances 0.000 description 22
- 239000000463 material Substances 0.000 description 18
- 239000010949 copper Substances 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 230000002093 peripheral effect Effects 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 8
- 229910052802 copper Inorganic materials 0.000 description 8
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 8
- 229910052721 tungsten Inorganic materials 0.000 description 8
- 239000010937 tungsten Substances 0.000 description 8
- 229910052782 aluminium Inorganic materials 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 7
- 238000000231 atomic layer deposition Methods 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 229910017052 cobalt Inorganic materials 0.000 description 6
- 239000010941 cobalt Substances 0.000 description 6
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 6
- 229910021332 silicide Inorganic materials 0.000 description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- -1 amorphous silicon Chemical compound 0.000 description 5
- 238000005240 physical vapour deposition Methods 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 4
- 239000002131 composite material Substances 0.000 description 4
- 238000000427 thin-film deposition Methods 0.000 description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 230000005641 tunneling Effects 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
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- Semiconductor Memories (AREA)
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- Multi-Process Working Machines And Systems (AREA)
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Abstract
本公開提供了一種記憶體裝置和形成方法。該記憶體裝置包括基底；基底上的階梯結構；在與基底相對的一側上的階梯結構上的串驅動器結構；以及金屬佈線結構，其沿著相對於基底的橫向表面的垂直方向，位於串驅動器結構和階梯結構之間。階梯結構包括多個字元線層。串驅動器結構包括多個電晶體，以單獨對多個字元線層進行定址。基於階梯結構的橫向中心區域，串驅動器結構和金屬佈線結構與階梯結構垂直對齊。
Description
概括地說，本公開內容涉及記憶體裝置領域，更具體地，涉及記憶體裝置及其形成方法。
非揮發性記憶體裝置可以是NAND、NOR、交叉點等形式的三維(3D)記憶體裝置。非揮發性記憶體裝置可以包括大量的以行和列排列的非揮發性記憶體單元。記憶體單元彼此堆疊。記憶體單元中的每組記憶體單元可以共用多條存取線，例如字元線和位元線。
在NAND記憶體裝置中，串驅動器電晶體(或字元線驅動器)和相應字元線之間的連接是一個重要的架構決定，它影響NAND晶片面積、晶片性能和系統度量。串驅動器電晶體需要支援高電壓和擊穿條件，並且佔據NAND晶片的相當大的面積。串驅動器電晶體的排列影響記憶體裝置中的接觸面積可用性和塊高度尺寸。
此外，隨著字元線層的數量增加，總串驅動器面積增加，這不僅影響記憶體裝置的晶片尺寸，還影響諸如頁面暫存器的其它週邊裝置的沉積。
所公開的裝置和方法旨在解決上述一個或多個問題以及本領域的其它問題。
本公開內容的一個方面提供了一種記憶體裝置。該記憶體裝置包括：基底；基底上的階梯結構；在與基底相對的一側上的階梯結構上的串驅動器結構；以及金屬佈線結構，其沿著相對於基底的橫向表面的垂直方向，位於串驅動器結構和階梯結構之間。階梯結構包括多個字元線層。串驅動器結構包括多個電晶體，以單獨對多個字元線層進行定址。基於階梯結構的橫向中心區域，串驅動器結構和金屬佈線結構與階梯結構垂直對齊。
本公開內容的另一方面提供了一種用於形成記憶體裝置的方法。交替的導體/介電材質堆疊體形成在基底之上，並且包括基底之上的階梯結構的多個字元線層。形成一種半導體裝置，包括串驅動器結構和金屬佈線結構，金屬佈線結構接觸在該串驅動器結構上，該串驅動器結構包括多個電晶體。半導體裝置的金屬佈線結構與基底上的階梯結構對齊並且結合，以使得串驅動器結構和金屬佈線結構基於階梯結構的橫向中心區域與階梯結構垂直地對齊，並且串驅動器結構的多個電晶體分別對階梯結構的多個字元線層進行定址。
根據本公開內容的描述、請求項和圖式，本領域技術人員可以理解本公開內容的其它方面。
10:單元陣列區域
20:階梯結構區域
24:導體/介電材質層對
25:階梯結構
68:記憶體單元串
100:記憶體裝置
110:基底
120:陣列裝置
122:導體層/字元線層
122a:導體層/字元線層
124:介電層
126:半導體通道
128:複合層
142:字元線接觸插塞
144:介電層
150:接觸墊
151:接觸墊
152:接觸墊
164:介電層
200:記憶體裝置
201:接觸插塞
202:電晶體
203:接觸墊
204:絕緣區
206:摻雜區
210:串驅動器結構
214:半導體層
216:介電層
220:金屬佈線結構
221:金屬層
221a:接觸插塞
221b:接觸插塞
223:金屬層結構
225:接觸線/金屬層
228:介電層
304:介電材質堆疊體
408:介電材質堆疊體
410:CMOS基底
420:陣列基底
507:CMOS基底
509:陣列基底
510:串驅動器結構
520:金屬層
525:階梯結構
607:CMOS基底
609:陣列基底
610:串驅動器結構
620:金屬層
625:階梯結構
a:橫向中心區域
C-C’:橫向中心線
第1圖繪示出與本公開內容中各種公開內容的實施例一致的示例性記憶體裝置的一部分；第2圖繪示出根據本公開內容的各種實施例的另一示例性記憶體裝置的一部分；第3圖繪示出與本公開內容中各種所公開的實施例一致的記憶體裝置的示例
性佈線佈局；第4圖繪示出與本公開內容中各種所公開的實施例一致的記憶體裝置的另一示例性佈線佈局；第5圖繪示出另一記憶體裝置的佈線佈局；第6圖繪示出另一記憶體裝置的另一佈線佈局；以及第7A圖到第7C圖繪示出與本公開內容中各種公開內容的實施例一致的示例性記憶體裝置的加工過程中的某些階段的半導體結構的示意圖。
現在將詳細參考在圖式中繪示出的本發明的示例性實施例。在可能的情況下，在整個圖式中將使用相同的圖式標記來表示相同或相似的部分。
本公開內容提供了一種記憶體裝置和形成該記憶體裝置的方法。該記憶體裝置包括：基底；基底上的階梯結構；在與基底相對的一側上的階梯結構上的串驅動器結構；以及金屬佈線結構，其沿著相對於基底的橫向表面的垂直方向，位於串驅動器結構和階梯結構之間。階梯結構包括多個字元線層。串驅動器結構包括多個電晶體，以分別地對多個字元線層進行定址。基於階梯結構的橫向中心區域，串驅動器結構和金屬佈線結構與階梯結構垂直對齊。在一些實施例中，橫向中心區域包括橫向中心線，以沿著橫向方向將結構分成兩半。
因為串驅動器結構、階梯結構和金屬佈線結構垂直地對齊並且一個在另一個之上進行堆疊，所以基於階梯結構的橫向中心區域/線，節省並且減少了晶片/裝置空間，縮放了串驅動器面積，並且提高了整體晶片/裝置效率。
本文使用的，術語「記憶體裝置」表示至少在橫向方向的基底上具有垂直方向的記憶體單元電晶體串(本文中稱作「記憶體單元串」的區域，例如NAND串)的半導體裝置，以使得記憶體串相對於基底在垂直方向上延伸。
如本文使用的，術語「垂直的/垂直地」表示基本上額定地垂直於基底的橫向表面。因此，基底的橫向方向是沿著基底的橫向表面，並且垂直方向基本上垂直於基底的橫向方向。
如本文所公開的，不同的結構/層可以基於橫向中心區域/線來垂直地進行對齊和堆疊，例如，這些垂直地對齊的結構(或層)的橫向中心區域和/或橫向中心線基本上彼此重疊。
第1圖繪示出根據本公開內容的各種實施例的示例性記憶體裝置100的橫截面。
記憶體裝置100可以包括基底110和在基底110上形成的多個導體/介電材質層對24，以在基底110上形成陣列裝置120。陣列裝置120可以包括形成在單元陣列區域10中的單元陣列結構和形成在階梯結構(SS)區域20中的階梯結構。
基底110可以包括矽(例如單晶矽)、矽鍺(SiGe)、砷化鎵(GaAs)、鍺(Ge)、矽覆絕緣(SOI)或任何其它合適的材料。
在一個實施例中，基底110是矽基底。基底110可以是未摻雜的、部分摻雜的或完全摻雜的p型或n型摻雜劑。基底的摻雜可以在厚度方向和/或寬度方向上。矽基底可以是薄化的矽基底，例如薄化的單晶矽層。在一些實施例中，單晶矽層的厚度在200奈米到50微米之間。在一些實施例中，單晶矽層的厚度在500奈米到5微米之間。單晶矽層可以部分或全部摻雜有n型和/或p型摻雜劑。
如第1圖中所示，基底110的「橫向」方向是沿著基底110的橫向表面，而「垂直」方向基本上垂直於基底110的橫向方向。
形成在基底110上的導體/介電材質層對24也可以稱為「交替的導體/介電材質堆疊體」。每個導體/介電材質層對24可以包括延伸到單元陣列區域10和階梯結構(SS)區域20的導體層122和介電層124。
在階梯結構區域20中延伸的導體層122可以充當字元線。因此，階梯
結構區域20中的階梯結構包括沿著基底110的橫向方向具有不同階梯長度的多個字元線層122。例如，如第1圖中所示，在階梯結構區域20中的所有多個導體層122中，最靠近基底110的導體層122a可以具有最大的階梯長度。
交替的導體/介電材質堆疊體24中的導體層122和介電層124可以相對於基底110在垂直方向上交替。例如，除了在交替導體/介電材質堆疊體24的頂部或底部的導體層之外，每個導體層122可以在兩面被兩個介電層124鄰接，並且每個介電層124可以在兩面被兩個導體層122鄰接。導體層122可以具有相同的厚度或可以具有不同的厚度。介電層124可以具有相同的厚度或可以具有不同的厚度。在一些實施例中，交替的導體/介電材質堆疊體24可以包括與導體/介電材質層對相比具有不同材料和/或厚度的更多的導體層或更多的介電層。
導體層122可以包括導電材料，例如鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、摻雜矽、矽化物和/或任何其它合適的導體材料。介電層124可以包括介電層材料，例如氧化矽、氮化矽、氮氧化矽和/或任何其它合適的介電層材料。
在一些實施例中，記憶體裝置100可以是NAND快閃記憶體裝置。基底110上的單元陣列區域10中的陣列裝置120可以包括單元陣列結構，單元陣列結構包括記憶體單元。記憶體單元可以包括多個記憶體單元串68，其延伸穿過基底110上的導體/介電材質層對24。
記憶體單元串68可以包括用於記憶體單元的多個控制閘極。單元陣列區域10中的交替的導體/介電材質堆疊體24中的導體層122可以充當記憶體單元串68的每個記憶體單元的控制閘極。
在一個實施例中，記憶體單元串68可以包括半導體通道126和複合層128。半導體通道126可以包括矽，例如非晶矽、多晶矽或單晶矽。複合層128可以包括例如隧穿層、記憶層(或「電荷捕捉/記憶層」)和阻隔層。每個記憶體單元串68可以具有圓柱形狀。半導體通道126、隧穿層、記憶層和阻隔層可以以這
樣的順序沿著從圓柱體的中心向外表面的方向排列。在一個實施例中，複合層128可以包括ONO介電層，其具有例如包括氧化矽的隧穿層、包括氮化矽的記憶層、和包括氧化矽的阻隔層。在其它實施例中，記憶體單元串68可以包括任何合適的配置。例如，記憶體單元串可以包括在介電層填充物和ONO閘極介電層之間形成的通道層。
記憶體單元串68可以包括：在記憶體單元串68的更靠近基底110的一端的選擇閘極(例如，源極選擇閘極)；以及在記憶體單元串68遠離基底110的一端的另一選擇閘極(例如，汲極選擇閘極)。
選擇閘極可以控制記憶體單元串68的半導體通道126的開/關狀態和/或導電率。在一些實施例中，選擇閘極包括導體材料，包括但不限於鎢、鈷、銅、鋁、摻雜矽、矽化物或其任何組合。對於每個記憶體單元串68，可以在每個記憶體單元串的一端形成磊晶插塞(未示出)，該磊晶插塞可以接觸半導體通道和基底110的摻雜區域，以用作由記憶體單元串的更靠近基底110的一端處的選擇閘極控制的通道。
記憶體單元串68的選擇閘極可以包括交替的導體/介電材質堆疊體的一個或多個下部導體層，例如第1圖中所示的更靠近基底110的導體層122a。替代地，記憶體單元串68的選擇閘極可以是在基底和交替的導體/介電材質堆疊體之間形成的分開的導體層。在一些實施例中，記憶體單元串還包括由遠離基底110的交替導體/介電材質堆疊體的一個或多個上部導體層形成的另一選擇閘極。記憶體單元串的選擇閘極也可以由遠離基底110的交替導體/介電材質堆疊體上的分開的導體層形成。
在一些實施例中，基底110上的陣列裝置120還可以包括形成在階梯結構區域20中的字元線接觸插塞142。字元線接觸插塞142可以在階梯結構區域20中的基底110上的介電層144內垂直地延伸。每個字元線接觸插塞142可以具有
與對應的字元線層(例如，階梯結構區域20中的對應導體層122)接觸的一端(例如，下端)，以分別地對陣列裝置的對應字元線進行定址。
在一些實施例中，每個字元線接觸插塞142在沿著垂直方向遠離基底110的一側接觸對應的字元線層122(導體層122的一部分)。字元線接觸插塞142可以包括通過填充接觸孔和/或接觸溝槽形成的導電材料。在一個實施例中，導電材料可以是鎢。在一些實施例中，填充接觸孔和/或接觸溝槽可以包括在沉積導電材料之前沉積阻隔層、黏合層和/或晶種層。
在各種實施例中，記憶體裝置可以包括一個或多個連接的週邊設備，用於控制基底110上的陣列裝置。在一些實施例中，一個或多個週邊裝置可以包括互補金屬氧化物半導體(MOS)裝置。週邊裝置的CMOS裝置可以用作記憶體裝置的不同功能的裝置。例如，週邊裝置可以包括驅動器，例如串驅動器、頁面暫存器、感測放大器、列解碼器和行解碼器、充電泵、電流或電壓基準和/或電路的任何主動或非主動元件(例如，電晶體、二極體、電阻器或電容器)。
在一些實施例中，可以形成金屬佈線結構，用於在週邊裝置和陣列裝置之間進行訊號佈線。例如，金屬佈線結構可以在週邊裝置和陣列裝置之間或在不同的週邊電晶體之間傳輸訊號。
在一個實施例中，記憶體裝置可以包括串驅動器電晶體。每個串驅動器電晶體電連接到相應字元線接觸插塞的一端(與基底相反)的表面，從而單獨地對記憶體單元串的相應字元線進行定址。
例如，第2圖繪示出根據本公開內容的各種實施例的示例性記憶體裝置200。記憶體裝置200可以包括第1圖中所示的記憶體裝置100的結構和/或記憶體裝置200的任何其它合適的結構。
如第2圖中所示，記憶體裝置200的階梯結構區域20包括階梯結構25。階梯結構25包括在階梯結構區域20中具有不同階梯長度的多個字元線層。
例如，作為相應導體層122a的一部分，字元線層122a可以在階梯結構區域20中的階梯結構25的所有字元線層中具有最大的階梯長度。在一些實施例中，具有最大階梯長度的導體層可以是被配置在基底和交替導體/介電材質堆疊體之間的分開的導體層。
記憶體裝置200還可以包括串驅動器結構210和金屬佈線結構220。金屬佈線結構220可以被形成在串驅動器結構210和階梯結構區域20中的階梯結構25之間。
如第2圖中所示，串驅動器結構210可以被形成在陣列裝置120遠離基底110的一側，以允許在串驅動器結構210和階梯結構25之間更直接的連接。
串驅動器結構210可以包括半導體層214和形成在半導體層214中/上的多個電晶體202。
半導體層214可以是例如薄化的基底。在一個實施例中，整個電晶體202可以形成在半導體層214中。在一些實施例中，半導體層214包括單晶矽。在一些實施例中，半導體層214可以由包括矽鍺、砷化鎵、鍺和/或任何其它合適的材料製成。可以在半導體層214中形成絕緣區204和摻雜區206，例如電晶體202的源極區或汲極區。
串驅動器結構210還可以包括層間介電層(ILD)層，例如形成在半導體層214上和在相鄰電晶體202之間的介電層216。介電層216可以由包括但不限於氧化矽、氮化矽、氮氧化矽、摻雜氧化矽或其任何組合的材料製成。
金屬佈線結構220可以包括形成在介電層228中的多個金屬層結構223。每個金屬層結構223可以包括多個金屬層，其由包括鎢(W)、銅(Cu)、鋁(Al)和/或任何其它合適材料的材料製成。介電層228可以由包括但不限於氧化矽、氮化矽、氮氧化矽、摻雜氧化矽或其任何組合的材料製成。
包括金屬層結構223的金屬佈線結構220可以垂直地排列在階梯結構
25和串驅動器結構210之間。一個金屬層結構223可以將(多個電晶體202中的)一個電晶體202與(多個字元線層中的)一個字元線層122連接起來，以分別地對記憶體單元的相應字元線進行定址。
每個金屬層結構223可以包括在第二介電層228中沿橫向和/或垂直方向延伸的多個金屬層。例如，金屬層可以包括垂直取向的金屬層，例如沿垂直方向延伸的接觸插塞221a、221b，以及橫向取向的金屬層，例如相對於基底110沿橫向延伸的接觸線225。每個金屬層結構中的多個金屬層可以包括各種類型的佈局，被配置用於期望的金屬/訊號佈線，以提高整體晶片/裝置效率並且減少或節省晶片/裝置空間。
例如，第一接觸插塞221a可以形成為在垂直方向上延伸，以接觸與對應的字元線接觸插塞142接觸的接觸墊150。可以形成在垂直方向上延伸的第二接觸插塞221b，以接觸與相應的電晶體202接觸的接觸墊203。接觸線225可以形成為連接到接觸插塞221a、221b中的每個接觸插塞的橫向接觸線，以提供期望的佈線。例如，不同金屬層結構223中的接觸線225可以不同，以適應佈線要求。
如本文所公開的，接觸插塞/線、接觸墊和/或任何金屬層可以由相同或不同的材料製成，並且可以通過任何合適的過程在垂直和橫向二者方向上形成。導電材料可以包括例如鎢、鈷、銅、鋁、矽化物或其任何組合。
這樣，每個金屬層結構223可以電連接到一個電晶體202，以將訊號傳送到相應的電晶體202和從相應的電晶體202傳送訊號。每個金屬層結構223還可以電連接到陣列裝置120的階梯結構25的字元線層，以使得陣列裝置的字元線可以被單獨定址。
為了說明的目的，第2圖中示出的階梯結構25的字元線層122的數量、金屬佈線結構220的金屬層結構223的數量以及串驅動器結構210的電晶體
202的數量是示例性的，任何數量的字元線層、金屬層結構和電晶體都可以被包括在所公開的記憶體裝置中。例如，可以添加另外的金屬層來容納增加數量的字元線層和電晶體，以提供具有小晶片尺寸、高裝置密度和改進性能的記憶體裝置。
在各種實施例中，為了節省所公開的記憶體裝置的晶片/裝置空間，形成在CMOS基底中的串驅動器結構210的電晶體202(例如串驅動器電晶體)可以基於橫向方向上的階梯結構25的中心區域/線，在垂直方向上與陣列裝置120的階梯結構25對齊和部署。金屬佈線結構220可以在垂直方向上被排列在階梯結構25和串驅動器結構210之間，並且基於在橫向方向上的階梯結構25的中心區域/線，與階梯結構25和/或串驅動器結構210對齊。
在各種實施例中，當階梯結構25、串驅動器結構210和金屬佈線結構220垂直地對齊時，結構25、210、220中的一個結構的橫向中心線和/或橫向中心區域可以與結構25、210、220中的一個或多個其它的結構的橫向中心線和/或橫向中心區域重疊。
如本文所使用的，術語「橫向中心區域」表示沿著相對於基底的橫向方向的結構/層的中心區域。術語「橫向中心線」表示沿著相對於基底的橫向方向的結構/層的中心線。橫向中心區域/線兩側的部分結構/層可以具有基本相同的橫向長度。橫向中心線落在橫向中心區域內。橫向中心區域可以基於橫向中心線來確定。
在一些實施例中，結構/層(例如，階梯結構25、串驅動器結構210和/或金屬佈線結構220)的橫向中心區域(例如，第2圖中的區域a)可以具有結構/層的總的橫向長度的大約50%或更小(例如，大約40%、30%、20%、10%、5%或小於1%)的橫向長度。
在各種實施例中，沿著橫向方向的串驅動器結構210的橫向中心區域
/線的每一側上的電晶體202的數量可以相同或不同。金屬佈線結構220的橫向中心區域/線的沿著橫向方向的每一側上的金屬層結構223的數量可以相同或不同。階梯結構25的橫向中心區域/線的沿著橫向方向的每一側上的字元線接觸插塞142的數量可以相同或不同。在實施例中，階梯結構25、串驅動器結構210和金屬佈線結構220在橫向方向上可以具有相同的長度或不同的長度。
在某些實施例中，串驅動器結構210和/或金屬佈線結構220可以與階梯結構25垂直地對齊，以沿著如第2圖中所示的階梯結構25的橫向中心線C-C’基本對稱地配置。在特定實施例中，串驅動器結構僅與階梯結構區域20中的階梯結構對齊和堆疊，而不是被形成在單元陣列區域10中的單元陣列結構之下/之上，例如，如第1圖中所示。
例如，如第3圖至第4圖中所示，形成在CMOS基底410中的串驅動器結構210的電晶體202可以形成在階梯結構25的橫向中心線C-C’的兩側。在一個實施例中，CMOS基底410中的串驅動器結構210、CMOS基底410中的金屬佈線結構220以及陣列基底420中的階梯結構25可以沿著中心線C-C’或沿著覆蓋中心線C-C’的橫向中心區域橫向居中地被形成。
在一個實施例中，階梯結構25的橫向中心線C-C’可以基於在階梯結構25中具有最大階梯長度的字元線層來確定，例如在陣列裝置120的所有導體層122中。當然，階梯結構25的橫向中心線C-C’可以落入階梯結構25的橫向中心區域內。在某些情況下，根據階梯結構中最大的階梯長度，階梯結構的橫向中心區域是基於階梯結構的橫向中心線來確定的。
以這樣的方式，因為串驅動器結構、階梯結構和金屬佈線結構垂直地對齊並且一個在另一個之上進行堆疊，所以基於階梯結構的橫向中心區域/線，節省並且減少了晶片/裝置空間，縮放了串驅動器面積，並且提高了整體晶片/裝置效率。
第5圖至第6圖繪示出串驅動器結構和階梯結構之間的佈線佈局的示例的其它可能配置。
如第5圖中所示，CMOS基底507和陣列基底509相互堆疊。階梯結構525形成在陣列基底509中，並且通過金屬層520連接到形成在CMOS基底507中的串驅動器結構510。串驅動器結構510沿著橫向方向部署在與階梯結構525相對的一側。如圖所示，階梯結構525排列在E-E’線的一側，而串驅動器結構510形成在E-E’線的相對側。隨著階梯結構525中的字元線層的數量增加，金屬層520的數量和佈局面積必須增加。第5圖中的佈線佈局沒有提供有效的間距，並且必須增加金屬的使用。例如，隨著字元線層的數量進一步增加，必須添加另外的金屬層來適應增加的串驅動器的數量，以控制階梯結構中增加的字元線數量。在這種情況下，添加的串驅動器可以沿著遠離階梯結構的橫向方向排列。
第6圖繪示出3D記憶體裝置的CMOS陣列下(CUA)架構。階梯結構625可以形成在陣列基底609上。CMOS基底607被排列在陣列基底609之下，陣列基底609上形成有記憶體陣列層和/或階梯結構625。用於在記憶體陣列的串驅動器結構610和階梯結構625的字元線之間對訊號進行路由的金屬層620可以被排列為使得一條或多條金屬線能夠從記憶體陣列上方的接點/導線佈線到記憶體陣列下方的一個或多個接點，例如第6圖中所示的CMOS基底607的串驅動器電路的接點。在這種情況下，串驅動器結構610的串驅動器通過長通孔接觸，朝著階梯結構625的字元線來連接。隨著閘極堆疊或字元線數量的增加，金屬佈線的數量增加，這佔據了裝置的更多空間，並且需要更多的金屬使用。
各種實施例還提供了用於形成記憶體裝置的方法。例如，諸如串驅動器結構和陣列裝置的週邊裝置可以在不同的基底上單獨地加工，以使得用於加工陣列裝置的某些高溫過程不會不利地影響串驅動器結構的加工(例如，避免摻雜劑的過度擴散、控制摻雜濃度和/或離子摻雜的厚度等)。
用於形成記憶體裝置的示例性方法包括：在第一基底(例如，第一矽基底)上形成串驅動器結構和金屬佈線結構，在第二基底(例如，第二矽基底)上形成陣列裝置，以及將串驅動器結構和陣列裝置結合在一起。第7A圖到第7C圖繪示出根據本公開內容的各種實施例的用於形成記憶體裝置的示例性加工製程。
如第7A圖中所示，多個電晶體202形成在第一矽基底214上。電晶體202可以通過多個處理步驟形成，包括但不限於微影蝕刻、乾蝕刻/濕蝕刻、薄膜沉積、熱生長、摻雜或其任何組合。在一些實施例中，摻雜區206形成在第一矽基底214中。絕緣區204也形成在第一矽基底214中。第一介電層216形成在第一矽基底214上。第一介電層216包括接觸插塞201，以與電晶體202電連接。
第二介電層228形成在第一介電層216上。在一些實施例中，第二介電層228可以是多層的組合，並且可以在單獨的步驟中形成。例如，第二介電層228可以包括橫向金屬層225和垂直金屬層221，並且還可以包括接觸墊151，接觸墊151可以形成在單獨的介電層中。
金屬層221/225可以包括通過一種或多種薄膜沉積製程沉積的導體材料，包括化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、電鍍、化學鍍或其任何組合。用於形成金屬層的加工製程還可以包括微影蝕刻、拋光、濕蝕刻/乾蝕刻或其任何組合。介電層216、228可以通過薄膜沉積製程形成，包括但不限於CVD、PVD、ALD或其任何組合。
第7B圖繪示出形成在第二基底110上的陣列裝置120。第二基底110可以是矽基底。陣列裝置120可以形成在第二矽基底110上。
可以形成交替的導體/介電材質堆疊體24，包括導體層122和介電層124的層對。在一個實施例中，交替的導體/介電材質堆疊體24可以通過以下操作來形成：首先形成包括兩個不同介電層的交替的介電材質堆疊體408，隨後用導
體層122替換兩個介電層中的一個介電層，從而在交替的導體/介電材質堆疊體24中形成多個導體/介電材質層對。用導體層122替換介電層可以通過對另一介電層進行選擇性地濕蝕刻該介電層並且用導體層122填充該結構來執行。導體層122可以通過CVD、ALD、任何其它合適的製程或其任和組合來填充。導體層122可以包括導體材料，包括但不限於鎢、鈷、銅、鋁、多晶矽、矽化物或其任何組合。交替的介電材質堆疊體304可以通過一種或多種薄膜沉積製程形成，包括但不限於CVD、PVD、ALD或其任何組合。在一些實施例中，交替的介電材質堆疊體可以由多個導體/介電層對代替，即導體層(例如，多晶矽)和介電層(例如，氧化矽)的交替堆疊。
在一些實施例中，字元線接觸插塞142形成在第二矽基底110上。每個字元線接觸插塞142可以垂直地延伸穿過介電層144。在一些實施例中，字元線接觸插塞142的一端落在字元線層122上(例如，導體層122的一部分)，以使得每個字元線接觸插塞142電連接到對應的字元線層122。每個字元線接觸插塞142可以電連接到相應的字元線層122，以單獨地對記憶體單元串的相應字元線進行定址。
在一些實施例中，字元線接觸插塞142通過以下操作來形成：使用乾/濕蝕刻製程形成穿過介電層144的垂直開口，隨後用導體材料和用於導體填充、黏合和/或其它目的的其它材料(例如，阻隔層、黏合層和/或晶種層)來填充開口。字元線接觸插塞142可以包括導體材料，包括但不限於鎢、鈷、銅、鋁、摻雜矽、矽化物或其任何組合。字元線接觸插塞142的開口可以通過ALD、CVD、PVD、電鍍、任何其它合適的製程或其任何組合，用導體材料和其它材料來填充。
在一些實施例中，形成接觸墊152和介電層164。接觸墊152可以包括導體材料，包括但不限於鎢、鈷、銅、鋁、摻雜矽、矽化物或其任何組合。介電層164可以包括介電層材料，包括但不限於氧化矽、氮化矽、氮氧化矽或其任
何組合。
在第7C圖中，串驅動器結構210可以通過以下方式結合到階梯結構120：上下翻轉串驅動器結構210，將面向下朝向階梯結構120的金屬佈線結構220與面向上的接觸墊152對齊(以面對面的方式)；將串驅動器結構210放置在階梯結構120上方，以使得金屬佈線結構220位於階梯結構120的接觸墊152上方並且與之相接觸；執行結合處理，以及將金屬佈線結構220與階梯結構120相結合。在一些實施例中，結合處理包括電漿處理、濕法處理和/或熱處理。在一些實施例中，接觸墊151、152包括銅。
結合處理可以包括混合結合，例如金屬/介電層混合結合，其可以是表面之間的直接結合，而不使用中間層，例如焊料或黏合劑，其可以同時提供獲得的金屬-金屬結合和介電層-介電層結合。
以這種方式，示例性記憶體裝置可以通過例如在基底110上形成交替的導體/介電材質堆疊體24來形成。交替的導體/介電材質堆疊體24可以包括基底110上的階梯結構25的多個字元線層。諸如CMOS裝置之類的半導體裝置可以被形成為包括串驅動器結構210和金屬佈線結構220。金屬佈線結構220可以接觸串驅動器結構210，並且串驅動器結構210可以包括多個電晶體202。半導體裝置的金屬佈線結構220可以與基底110上的階梯結構25對齊和結合。
串驅動器結構210和金屬佈線結構220可以基於如第2圖中所示的階梯結構25的橫向中心區域a，與階梯結構25垂直地對齊。串驅動器結構210的多個電晶體202可以單獨地對階梯結構25的多個字元線層進行定址。
選擇性地，階梯結構25的橫向中心區域a可以具有大約為階梯結構25的總的橫向長度的50%或更小的橫向長度。在一個實施例中，階梯結構25的總的橫向長度可以是多個字元線層122之中的字元線層122a的最大階梯長度。
選擇性地，與階梯結構25垂直對齊的串驅動器結構210和金屬佈線結
構220可以具有落入階梯結構25的橫向中心區域a內的橫向中心線。與階梯結構25垂直對齊的串驅動器結構210和金屬佈線結構220可以具有橫向中心區域，每個橫向中心區域與階梯結構25的橫向中心區域a重疊。
選擇性地，階梯結構25可以具有基於多個字元線層122之中的字元線層122a的最大階梯長度確定的橫向中心線C-C’，並且橫向中心區域a可以覆蓋橫向中心線C-C’，或由橫向中心線C-C’及其周圍確定。
選擇性地，串驅動器結構210、金屬佈線結構220和階梯結構25可以基於階梯結構25的橫向中心線C-C’垂直地對齊和居中。
在一些實施例中，金屬佈線結構220可以包括排列在階梯結構25和串驅動器結構210之間的多個金屬層結構223。一個金屬層結構223可以將多個電晶體202中的一個電晶體與多個字元線層122中的字元線層連接。每個金屬層結構223可以包括在介電層228中沿著橫向方向延伸的至少一個橫向取向的金屬層225，以及在介電層228中沿著垂直方向延伸的多個垂直取向的金屬層221。
選擇性地，多個垂直取向的金屬層221可以包括電連接到相應字元線層122的第一垂直取向金屬層221a和電連接到相應電晶體202的第二垂直取向金屬層221b。第一和第二垂直取向金屬層221a、221b可以通過至少一個橫向取向金屬層225連接。每個金屬層結構223中的至少一個橫向取向的金屬層225可以具有不同的橫向長度。
字元線接觸插塞142可以在遠離基底110延伸的一側接觸對應的字元線層122，以允許階梯結構25和金屬佈線結構220之間的直接連接，從而允許階梯結構25和串驅動器結構210之間的直接連接。多個記憶體單元串68可以在如第1圖中所示的基底110上，沿著單元陣列區域10中的垂直方向上延伸而形成。如所公開的，該記憶體裝置被形成為具有減少的晶片/裝置空間、縮放的串驅動器面積以及提高的整體晶片/裝置效率。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
20:階梯結構區域
25:階梯結構
110:基底
120:陣列裝置
122a:導體層/字元線層
142:字元線接觸插塞
200:記憶體裝置
201:接觸插塞
202:電晶體
203:接觸墊
204:絕緣區
206:摻雜區
210:串驅動器結構
214:半導體層
216:介電層
220:金屬佈線結構
221a:接觸插塞
221b:接觸插塞
223:金屬層結構
225:接觸線/金屬層
228:介電層
a:橫向中心區域
C-C’:橫向中心線
Claims (18)
- 一種記憶體裝置，包括：基底；在該基底上的階梯結構，其中，該階梯結構包括多個字元線層；串驅動器結構，在與該基底相對的一側上在該階梯結構之上，該串驅動器結構包括多個電晶體，以分別地對該多個字元線層進行定址；以及金屬佈線結構，沿著相對於該基底的橫向表面的垂直方向，位於該串驅動器結構和該階梯結構之間，其中，該串驅動器結構和該金屬佈線結構是基於該階梯結構的橫向中心區域，與該階梯結構垂直地對齊的，該階梯結構和該串驅動器結構在橫向方向上具有不同的長度，與該階梯結構垂直地對齊的該串驅動器結構和該金屬佈線結構各自具有落入該階梯結構的橫向中心區域內的橫向中心線。
- 根據申請專利範圍第1項所述的記憶體裝置，其中，該階梯結構的橫向中心區域具有約為該階梯結構總的橫向長度的50%或更小的橫向長度。
- 根據申請專利範圍第1項所述的記憶體裝置，其中，與該階梯結構垂直地對齊的該串驅動器結構和該金屬佈線結構各自具有與該階梯結構的橫向中心區域重疊的橫向中心區域。
- 根據申請專利範圍第1項所述的記憶體裝置，其中，該階梯結構具有基於在該多個字元線層之中的一個字元線層的最大階梯長度確定的橫向中心線，並且該橫向中心線落入該橫向中心區域內。
- 根據申請專利範圍第1項所述的記憶體裝置，其中，該串驅動器結構、該金屬佈線結構和該階梯結構是基於該階梯結構的橫向中心線垂直地對齊並且居中的。
- 根據申請專利範圍第1項所述的記憶體裝置，其中，該金屬佈線結構包括多個金屬層結構，該多個金屬層結構排列在該階梯結構和該串驅動器結構之間，其中，一個金屬層結構將該多個電晶體中的一個電晶體與該多個字元線層中的一個字元線層連接，以用於訊號路由。
- 根據申請專利範圍第6項所述的記憶體裝置，其中，每個該金屬層結構包括：在介電層中沿橫向方向延伸的至少一個橫向取向的金屬層；以及在該介電層中沿該垂直方向延伸的多個垂直取向的金屬層。
- 根據申請專利範圍第7項所述的記憶體裝置，其中，該多個垂直取向金屬層包括電連接到相應的該字元線層的第一垂直取向金屬層和電連接到相應電晶體的第二垂直取向金屬層。
- 根據申請專利範圍第8項所述的記憶體裝置，其中，該第一垂直取向金屬層和該第二垂直取向金屬層通過該至少一個橫向取向的金屬層來連接。
- 根據申請專利範圍第8項所述的記憶體裝置，其中，每個該金屬層結構中的該至少一個橫向取向的金屬層具有不同的橫向長度。
- 根據申請專利範圍第1項所述的記憶體裝置，還包括：字元線接觸插塞，在遠離該基底延伸的一側接觸相應的該字元線層，以允許在該階梯結構和該串驅動器結構之間的直接連接。
- 根據申請專利範圍第1項所述的記憶體裝置，還包括：多個記憶體單元串，在該垂直方向上延伸並且被形成在該基底之上的單元陣列區域中。
- 一種用於形成記憶體裝置的方法，包括：在基底之上形成交替的導體/介電材質堆疊體，其中，該交替的導體/介電材質堆疊體包括在該基底之上的階梯結構的多個字元線層；形成包括串驅動器結構和接觸在該串驅動器結構上的金屬佈線結構的半導體裝置，該串驅動器結構包括多個電晶體；以及將該半導體裝置的該金屬佈線結構與該基底之上的該階梯結構對齊並且結合，以使得：該串驅動器結構和該金屬佈線結構基於該階梯結構的橫向中心區域與該階梯結構垂直地對齊，該階梯結構和該串驅動器結構在橫向方向上具有不同的長度，與該階梯結構垂直地對齊的該串驅動器結構和該金屬佈線結構具有落入該階梯結構的橫向中心區域內的橫向中心線；以及該串驅動器結構的該多個電晶體分別地對該階梯結構的該多個字元線層進行定址。
- 根據申請專利範圍第13項所述用於形成記憶體裝置的方法，其 中，該階梯結構的橫向中心區域具有約為該階梯結構總的橫向長度的50%或更小的橫向長度。
- 根據申請專利範圍第13項所述用於形成記憶體裝置的方法，其中，與該階梯結構垂直地對齊的該串驅動器結構和該金屬佈線結構具有橫向中心區域，每個該橫向中心區域與該階梯結構的橫向中心區域重疊。
- 根據申請專利範圍第13項所述用於形成記憶體裝置的方法，其中，該金屬佈線結構包括多個金屬層結構，該多個金屬層結構排列在該階梯結構和該串驅動器結構之間，其中，一個金屬層結構將該多個電晶體中的一個電晶體與該多個字元線層中的一個字元線層連接。
- 根據申請專利範圍第16項所述用於形成記憶體裝置的方法，其中，每個該金屬層結構包括：在介電層中沿橫向方向延伸的至少一個橫向取向的金屬層；在該介電層中沿該垂直方向延伸的多個垂直取向的金屬層；該多個垂直取向的金屬層包括電連接到相應字元線層的第一垂直取向金屬層和電連接到相應電晶體的第二垂直取向金屬層；以及該第一垂直取向金屬層和該第二垂直取向金屬層通過該至少一個橫向取向的金屬層來連接。
- 根據申請專利範圍第13項所述用於形成記憶體裝置的方法，還包括：形成字元線接觸插塞，在遠離該基底延伸的一側接觸相應的該字元線層， 以允許在該階梯結構和該串驅動器結構之間的直接連接。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| WOPCT/CN2020/091812 | 2020-05-22 | ||
| PCT/CN2020/091812 WO2021232409A1 (en) | 2020-05-22 | 2020-05-22 | Memory device and formation method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW202145525A TW202145525A (zh) | 2021-12-01 |
| TWI771709B true TWI771709B (zh) | 2022-07-21 |
Family
ID=72729313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW109123295A TWI771709B (zh) | 2020-05-22 | 2020-07-10 | 記憶體裝置及其形成方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US11488973B2 (zh) |
| CN (1) | CN111771282B (zh) |
| TW (1) | TWI771709B (zh) |
| WO (1) | WO2021232409A1 (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2021232409A1 (en) | 2021-11-25 |
| CN111771282B (zh) | 2021-08-03 |
| TW202145525A (zh) | 2021-12-01 |
| US20210366923A1 (en) | 2021-11-25 |
| US11488973B2 (en) | 2022-11-01 |
| CN111771282A (zh) | 2020-10-13 |
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