TW201838038A - 半導體裝置的製造方法以及半導體裝置 - Google Patents

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Abstract

本發明於在半導體基板上完成半導體裝置前的製造步驟中，於形成有篩選對象的結構的階段，對半導體基板與閘電極膜之間施加電壓，以晶圓單位一舉進行閘極絕緣膜的潛在缺陷的篩選，並於半導體裝置完成品的電氣特性試驗時作為初期不良品而顯在化。本發明提供一種於短時間內確實地篩選潛在不良、且抑制半導體裝置的製造不良成本的半導體裝置的製造方法及半導體裝置。

Description

半導體裝置的製造方法以及半導體裝置
本發明是有關於一種半導體裝置的製造方法，且特別是有關於一種具有晶圓形狀的篩選步驟的半導體裝置的製造方法及半導體裝置。
針對半導體積體電路等包含金屬絕緣體半導體（Metal Insulator Semiconductor，MIS）電晶體或MIS電容元件的半導體裝置，為了挑選並去除包含由閘極絕緣膜缺陷所引起的初期不良或潛在不良的半導體裝置，有時至少於半導體基板上完成半導體裝置後，於半導體裝置的功能確認試驗中導入篩選不良品的步驟。
例如，藉由公知的技術來形成包含形成於加工成薄圓盤狀的晶圓的半導體基板上的MIS電晶體或將閘極絕緣膜作為電介質的電容元件的半導體裝置，並設為期待至少作為所期望的半導體裝置發揮功能的狀態。
繼而，維持形成有多個半導體裝置的晶圓狀態、或加工成個別的半導體裝置，針對半導體裝置是否發揮所期望的功能實施電氣特性的試驗，並進行半導體裝置的良品與不良品的挑選。作為該電氣特性試驗的項目之一，包含所述由閘極絕緣膜缺陷所引起的初期不良或潛在不良的篩選。
此時，於半導體裝置完成時間點，閘極絕緣膜的絕緣性因明顯的缺陷而受損的MIS電晶體或MIS電容元件因具有缺陷的對象元件的高漏電流等而無法發揮所期望的元件功能，因此可於半導體裝置的電氣特性功能試驗中使其作為初期不良而顯在化並進行篩選。
另一方面，若即便包含內部存在例如由半導體基板中的結晶缺陷或閘極絕緣膜形成的前後步驟中的不良情況所引起的絕緣膜的局部的薄膜部、或經污染的絕緣膜部的MIS電晶體或MIS電容元件，於半導體裝置完成時間點亦勉強維持閘極絕緣膜的絕緣性，未作為初期不良而顯在化，則於所述臨時性的電氣特性功能試驗中判定為良品。但是，因不具備確保原本需要的品質，例如絕緣耐壓及壽命的絕緣膜，故成為具有於製品出貨後的實際使用過程中不良顯在化的潛在不良的半導體裝置的可能性高。
為了可於出貨前對包含具有此種潛在不良的半導體裝置在內的半導體裝置進行篩選，而進行藉由相對於實際的動作狀態增大負荷來加快到達故障的時間的預燒（burn-in）試驗，例如藉由在高溫下、比較高的電源電壓下等以固定時間進行動作試驗，使品質低的閘極絕緣膜到達崩潰並作為不良而顯在化來加以去除（例如，參照專利文獻1）。 [現有技術文獻] [專利文獻]
[專利文獻1]日本專利特開平05-74898號公報
[發明所欲解決之課題] 但是，於專利文獻1所示的半導體裝置的製造方法中，具有以下所示的不良情況。 （1）因對每個晶圓製程已結束的個別半導體裝置進行篩選，故半導體裝置的電氣特性試驗時間變長。 （2）被構成已完成的半導體裝置的MIS電晶體等的耐壓，例如源極・汲極的接合耐壓限速且可施加的電壓變得比較低，篩選的電場加速不充分，需要長時間施加、或因篩選不足而導致潛在不良未顯在化。 （3）當因篩選而導致不良多發時，並不僅僅是點缺陷，由製造步驟中的不良情況所引起的閘極絕緣膜的膜質自身的劣化或異常令人擔憂，為了排除半導體裝置完成品中的不良品，不良成本變大。另外，因不良情況的顯在化取決於完成品，故於步驟內發覺不良情況變晚，有可能於該期間內持續製造不良品。
因此，本申請案發明的課題在於提供一種於短時間內在整個晶圓中確實地一舉篩選潛在不良、且抑制半導體裝置的製造不良成本的半導體裝置的製造方法。 [解決課題之手段]
為了解決所述課題，於本發明中，為了在整個晶圓中一舉篩選潛在不良，而採用以下所記載的手段。
一種半導體裝置的製造方法，其是於晶圓形狀的半導體基板上具有閘極絕緣膜與閘電極膜的半導體裝置的製造方法，其特徵在於：包括 於所述晶圓形狀的半導體基板上形成閘極絕緣膜的步驟； 於包含所述閘極絕緣膜的所述晶圓形狀的半導體基板的整個面上形成閘電極膜的步驟； 於形成所述閘電極膜的步驟後，在形成於所述晶圓形狀的半導體基板的整個面上的所述閘電極膜與所述晶圓形狀的半導體基板的背面之間設置電位差，並對所述閘極絕緣膜施加電場，藉此對所述閘極絕緣膜進行篩選的步驟； 對實施了所述篩選的所述晶圓形狀的半導體基板進行判定的步驟；以及 於所述判定步驟後，將所述閘電極膜加以圖案化的步驟。
另外，一種半導體裝置，其藉由所述製造方法來製造。 [發明之效果]
藉由所述手段，可獲得以下所記載的效果。 （1）因以晶圓單位進行篩選，故每個晶片的實效篩選測試時間短。 （2）因於晶圓中僅形成有篩選對象結構，故能夠以充分的電場加速條件進行篩選，無需過度地進行篩選電壓的長時間施加，而且可實現潛在缺陷的確實的顯在化，於半導體裝置完成品的電氣特性試驗時可作為初期不良品而排除。 （3）於半導體裝置的製造步驟中途判明篩選結果，當存在例如閘極絕緣膜質的異常而並非點缺陷時，可提早發覺步驟異常並迅速地進行改善行為。
以下，參照圖式對本發明的實施形態進行說明。
圖1是表示本發明的第一實施形態的半導體裝置的製造方法的步驟流程圖。當於半導體基板上製造成為半導體裝置的構件的MIS電晶體或MIS電容元件時，先藉由公知的技術來製作形成構成MIS電晶體或MIS電容元件的閘極絕緣膜前所需要的半導體裝置的結構。
例如當製造包含N通道型MIS電晶體的半導體裝置時，首先準備P型半導體基板1。通常大多使用加工成薄圓盤狀的晶圓的包含矽的半導體基板（步驟A）。
於所準備的P型半導體基板上，若為了使MIS電晶體的閾值變成所期望的值而有必要，則經由雜質注入或擴散步驟來形成濃度較基板高的P型井區域、或藉由公知的技術來形成成為MIS電容元件的下部電極的半導體基板表面的所期望的極性及所期望的雜質濃度的擴散層等，進而藉由例如矽局部氧化（Local Oxidation of Silicon，LOCOS）或淺溝槽隔離（Shallow Trench Isolation，STI）等技術來形成MIS電晶體或MIS電容元件間的元件分離區域2（步驟B）。
繼而，藉由公知的技術而於半導體基板整個面上形成構成MIS電晶體或MIS電容元件的閘極絕緣膜3。閘極絕緣膜只要是例如由熱氧化或沈積所形成的氧化矽膜或氮化矽膜、氮氧化矽膜或其他具有絕緣性的膜，且不論單層膜或多層膜均作為閘極絕緣膜發揮功能者，則可為任何膜，膜厚只要是滿足MIS電晶體或MIS電容元件的規格者，則亦無需進行限制。另外，此時視需要先實施閘極絕緣膜形成前的清洗等（步驟C）。
於該閘極絕緣膜形成步驟中，若於例如成為基底的半導體基板表面上存在晶體原生顆粒（Crystal Originated Particle，COP）缺陷或異物，則COP缺陷或異物附著部位上的閘極絕緣膜形成受到阻礙，且導致局部地形成變成潛在不良的因素的比所期望的閘極絕緣膜厚薄的膜。
繼而，於閘極絕緣膜3上，藉由公知的技術而於半導體基板整個面上形成閘電極膜4。閘電極膜只要是例如包含雜質的多晶矽的膜、或於多晶矽表面上形成高熔點金屬膜而成的膜、其他金屬性膜等，且不論單層膜或多層膜均作為閘電極膜發揮功能者，則可為任何膜，膜厚只要是滿足半導體裝置的所期望的規格者，則亦無需進行限制（步驟D）。
於該閘電極膜形成步驟中，若於例如成為基底的閘極絕緣膜表面或閘極絕緣膜與閘電極膜的界面附近存在異物等，則產生成為潛在不良的因素的由來自異物的污染所引起的閘極絕緣膜的膜質的劣化。另外，於形成閘電極膜後，有時亦因其以後的製造步驟中的自異物朝向閘極絕緣膜的物理應力而產生局部的閘極絕緣膜的薄膜化等。
繼而，於閘電極膜4的圖案化前實施閘極絕緣膜3的篩選。篩選的方法藉由將晶圓形狀的半導體基板的背面與設置於半導體基板表面的整個面上的閘電極膜分別作為電極，並對由兩電極夾持的閘極絕緣膜施加電壓來進行。此時，為了不使形成於作為半導體基板的晶圓的表面整個面上的閘電極膜於晶圓端部繞入背面等而與半導體基板發生短路，理想的是先去除晶圓的表面端部的閘電極膜、或自晶圓端部的表面至側面及背面形成與元件分離區域相同程度的絕緣膜等（步驟E）。
此處，使用圖4（a）、圖4（b）對本發明的實施形態的晶圓端部的閘電極膜的去除進行說明。如圖4（a）所示，以背面向上的方式配置閘極絕緣膜3及閘電極膜4積層於表面及背面上的半導體基板1，使其以50 rpm～500 rpm旋轉，並自氮吹出噴嘴8朝半導體基板1的表面的周圍吹送氮氣。而且，若將成為包含多晶矽的閘電極膜4的蝕刻液7的氫氟酸與硝酸的混合液滴下至半導體基板1的背面，則於半導體基板1的整個背面上擴散，並繞入至表面的周邊部為止。此時的繞入量由半導體基板1的轉速與氮氣的吹送位置或吹送量等來決定。若半導體基板1的背面及表面周邊部的閘電極膜已被去除，則停止蝕刻液的供給，並利用純水對半導體基板1進行清洗。
繼而，若將成為包含氧化膜的閘極絕緣膜3的蝕刻液7的氫氟酸、或緩衝氧化蝕刻液（Buffered Oxide Etch，BOE）（緩衝氫氟酸）滴下至半導體基板1的背面，則於半導體基板1的整個背面上擴散，並繞入至表面的周邊部為止。
若基板背面及表面周邊部的閘極絕緣膜已被去除，則停止蝕刻液的供給，利用純水對半導體基板1進行清洗並進行乾燥，而獲得如圖4（b）所示的自半導體基板1的表面端部及背面去除了閘電極膜及閘極絕緣膜的半導體基板1。如圖4（b）所示，使自半導體基板1端面至閘極絕緣膜3端面為止的閘極絕緣膜去除範圍S2小於自半導體基板1端面至閘電極膜4端面為止的閘電極膜去除範圍S1，藉此可抑制後續步驟中的不良情況的產生。
若閘極絕緣膜去除範圍S2大於閘電極膜去除範圍S1，則閘電極膜4變得突出，若對該閘電極膜4實施圖案化，則於閘電極膜4端面產生膜剝落，其成為缺陷而導致良率下降。如上所述，藉由使閘極絕緣膜去除範圍S2小於閘電極膜去除範圍S1，可抑制良率下降。
進而，使用圖2，對本發明的第一實施形態的篩選中的針對半導體基板1的電壓施加端子的採用方式進行說明。可將半導體基板1的背面固定於金屬製夾盤5上，並將金屬製夾盤作為一側的電壓施加端子，自半導體基板1的表面側使與半導體裝置接觸的探針6，即針狀的金屬端子接觸閘電極膜4，而作為另一側的電壓施加端子。於半導體基板1的表面附近設置有元件分離區域2，在半導體基板1及元件分離區域2的表面與閘電極膜4之間設置有閘極絕緣膜3。
此時，為了極力排除導致施加電壓的下降的寄生電阻，理想的是事先去除附著或形成於與探針器（prober）的金屬製夾盤5接觸的半導體基板1的背面上的絕緣物或高電阻導電物。進而，與閘電極膜4接地的探針6亦只要至少有一根以上便可施加電壓，但為了排除寄生電阻的影響，理想的是將與形成於半導體基板1的表面整個面上的閘電極膜4普遍接地的多根探針例如設為0.1根/cm2 ～20根/cm2 的密度。
進而，因使探針於閘電極膜4表面直接接地，故亦存在對閘電極膜4造成損傷的可能性，但如後述般，於篩選後進行閘電極膜的圖案化來形成閘電極，因此只要事先將探針的位置設定成閘電極膜4藉由圖案化來去除的部分，便可防止損傷對於半導體裝置完成品的影響。
關於施加電壓的極性，例如於所述N通道型MIS電晶體或具有P型下部電極的MIS電容元件的情況下，即便將P型半導體基板施加成接地電壓，並將閘電極膜相對於接地電壓施加成正電壓，亦可獲得篩選效果，但若閘電極膜正下方的半導體基板表面變成空乏側且半導體基板表面濃度低，則容易產生空乏層且篩選效率下降，因此將P型半導體基板施加成接地電壓，將閘電極膜相對於接地電壓施加成負電壓，藉此閘電極膜正下方的半導體基板表面變成蓄積側，可更有效地對閘極絕緣膜施加電壓，因此理想。
再者，於本實施形態中，進行了將半導體基板1設為接地電壓，並指定閘電極膜4的極性的說明，但本質是只要維持半導體基板1與閘電極膜4之間的電位關係即可，即便將閘電極膜4設為接地電壓，並將半導體基板1相對於接地電壓替換成正・負電壓，亦可獲得同樣的效果。
於閘極絕緣膜的崩潰模式中，存在相對於閘極絕緣膜厚於0 MV/cm～3 MV/cm的低電場中崩潰並變成初期不良的A模式、於3 MV/cm～8 MV/cm的中等程度的電場中崩潰並可變成潛在不良的B模式、於8 MV/cm以上的高電場中因絕緣膜的本徵絕緣耐壓極限而崩潰的C模式，因崩潰而失去絕緣性，無法發揮閘極絕緣膜的功能。
可變成所述潛在不良的局部的閘極絕緣膜的薄膜化例如於COP缺陷部或異物周邊部位變成所期望的膜厚的0～80%左右，薄膜部的崩潰電場為正常膜厚部的0～80%且到達本徵絕緣耐壓極限，結果，具有此種缺陷的閘極絕緣膜的崩潰模式變成A模式或B模式。
因此，於對潛在不良部分進行篩選時，只要對薄膜部施加存在本徵絕緣耐壓以上的電場的電壓即可，即施加相對於所期望的閘極絕緣膜厚變成3 MV/cm～8 MV/cm的電場的電壓，因其為正常膜厚的本徵絕緣耐壓以下，故不會使正常絕緣膜部崩潰，可進行亦包含A模式的不良部位的篩選。
除局部的薄膜化以外，於可變成初期不良或潛在不良者中亦存在閘極絕緣膜的污染等，即便絕緣膜厚正常，因絕緣膜質異常，故亦可藉由相當於所述3 MV/cm～8 MV/cm的電壓施加來進行篩選。
圖3是本發明的實施形態的篩選中的電流-電壓特性圖。
關於篩選時間，只要如所述般對篩選對象部施加相對於其膜厚的本徵絕緣耐壓以上的電壓，則基本上到達瞬間崩潰，因此無需進行長時間施加，但因篩選對象薄膜部的膜厚或膜質劣化程度於半導體基板面內不同，故可認為於某一特定的篩選電壓下到達崩潰的時間不同，因此例如只要施加0.5 msec～20 sec左右即可。
若因篩選而導致潛在不良部位的崩潰加重，則失去絕緣性的部位增加，因此例如若對相對於施加時間的半導體基板上的電壓施加端子與閘電極上的電壓施加端子間的電流進行監控，則如圖3的圖表的實線所示般，電流增加直至某一施加時間為止，於不良部位的篩選完成且僅可承受施加電壓的正常部殘留的時間點，電流值飽和。因此，可對該電流進行監控，並將到達飽和之處判斷為篩選完成時間點。
再次使用圖1對步驟流程進行說明。如上所述，當於規定的施加時間內電流值飽和時，於接下來的判定步驟（步驟F）中判定為良晶圓。另外，於雖然施加最合適的篩選電壓，但如圖3的圖表的虛線所示般，該電流相對於施加時間繼續增加而未飽和，崩潰不斷地繼續的情況下，可判斷正大量地產生該半導體裝置基板整體的絕緣膜質異常或缺陷，將製造步驟中途的該半導體基板判定為不良晶圓，若於該時間點進行晶圓廢棄（步驟G），則當然不會產生不良品的流出，由於不是完成品的廢棄，因此可抑制不良成本。進而，因於製造步驟內提早發現異常，故可更迅速地實施異常的調査、流出防止對策、改善活動。
具體而言，於篩選後的判定步驟（步驟F）中，根據半導體基板上的電壓施加端子與閘電極上的電壓施加端子間的電流是否飽和來對每個晶圓判定良/不良（OK/NG），並廢棄不良晶圓（步驟G）。於1批次（lot）內的晶圓廢棄片數為多數，例如批次內的不良晶圓的比例為20%以上的情況下，亦可將同時進行了處理的批次或同時進行了處理的整批（batch）整體廢棄，而不是晶圓單位的廢棄。例如，若將收納於盒內的25片設為1批次，並於氧化擴散爐中對150片（相當於6批次）同時進行處理，則該150片變成1整批，於認為該同時進行了處理的1整批整體受到損害的情況下，全部廢棄。
另外，當晶圓廢棄遍及多數時，可認為存在晶圓的COP缺陷因素以外的原因，即，於已進行處理的步驟本身中亦存在原因，需要將閘極絕緣膜形成步驟或閘電極膜形成步驟等篩選以前的個別步驟作為對象來確認污染狀況，並去除污染原因。作為調查步驟的污染的方法，通常為電容-電壓（Capacitance-Voltage，CV）測定或使用期限測定、以及顆粒檢查等。
一旦可確認污染狀況，立刻自原因步驟中去除污染原因，並且停止已通過原因步驟的後續批次，進行廢棄或補救等處置。於所述中進行了於批次內的不良晶圓的比例為20%以上的情況下廢棄批次（整批）的例子的說明，但該比例是於各製品或製程中適宜決定的值。但是，若批次內的不良晶圓的比例至少為50%以上，則廢棄批次（整批），並應確認個別步驟的污染狀況。另外，即便不良晶圓的比例為所設定的規定值以下，亦可確認污染狀況，並根據所特定的污染原因進行是否廢棄批次（整批）的判斷。
以上，對當於判定步驟中變成不良時廢棄晶圓這一例子進行了說明，但若有可能，則亦可採取將半導體基板表面的閘電極膜及閘極絕緣膜剝離後再生這一處置。即，於剝離膜後，使閘極絕緣膜及閘電極膜再次成膜，並進行篩選這一方法。雖然可應用此種方法的設備有限，但藉此可抑制晶圓的廢棄率。再者，於本方法中，當然亦進行污染原因的特定與污染原因的去除、以及對於後續批次的應對。
本實施形帶的篩選對象為半導體基板整個面的閘極絕緣膜的缺陷，因此存在由篩選中的缺陷部崩潰所產生的通電量變得相當多的可能性，故於實施篩選時，需要使用具有可充分彌補所設想的通電量的電流供給能力的電源裝置，並考慮不產生由通電所引起的篩選施加電壓的下降。
如以上所說明般，藉由本實施形態的閘極絕緣膜的篩選，成為包含初期不良的潛在不良的缺陷部位崩潰並失去絕緣性，半導體基板與閘電極膜間變成導通狀態。
繼而，藉由公知的技術來進行閘電極膜的圖案化，而形成所期望的閘電極（步驟H）。
繼而，藉由公知的技術來形成構成MIS電晶體或MIS電容元件等必要的元件的源極・汲極、層間膜、配線或保護膜等，而完成半導體裝置（步驟I）。
其後，進行已完成的半導體裝置的電氣特性試驗，但成為包含初期不良的潛在不良的部位於半導體基板與閘電極間為短路狀態下顯在化，因此即便不特別進行篩選，亦可作為動作不良、待機電流或動作電流異常而進行初期探測並排除。於電氣特性試驗中合格後，晶圓製程中的半導體裝置完成（步驟J）。
以上於第一實施形態中，將僅形成一種閘極絕緣膜的製造步驟作為對象，但於實際的半導體積體電路中，亦經常形成混載有多種，例如膜厚或膜組成不同的閘極絕緣膜的元件，對亦應對此種情況的第二實施形態進行說明。
圖5是表示本發明的實施形態的半導體裝置的製造方法的流程圖。當於半導體基板上製造成為半導體裝置的構件的MIS電晶體或MIS電容元件時，先藉由公知的技術來製作形成構成MIS電晶體或MIS電容元件的閘極絕緣膜前所需要的半導體裝置的結構。
步驟K及步驟L與所述第一實施形態的圖1的步驟A及步驟B相同，因此省略說明。
繼而，藉由公知的技術而於半導體基板1整個面上形成構成MIS電晶體或MIS電容元件的第一閘極絕緣膜3。該第一閘極絕緣膜只要是例如由熱氧化或沈積所形成的氧化矽膜或氮化矽膜、氮氧化矽膜或其他具有絕緣性的膜，且不論單層膜或多層膜均作為第一閘極絕緣膜發揮功能者，則可為任何膜，膜厚只要是滿足MIS電晶體或MIS電容元件的規格者，則亦無需進行限制。另外，此時視需要先實施第一閘極絕緣膜形成前的清洗等（步驟M）。
於該第一閘極絕緣膜形成步驟中，若於例如成為基底的半導體基板表面上存在COP（Crystal Originated Particle）缺陷或異物，則COP缺陷或異物附著部位上的第一閘極絕緣膜形成受到阻礙，且導致局部地形成變成潛在不良的因素的比所期望的第一閘極絕緣膜厚薄的膜。
繼而，於第一閘極絕緣膜3上，藉由公知的技術而於半導體基板整個面上形成第一閘電極膜4。第一閘電極膜只要是例如含有包含雜質的多晶矽的膜、或於多晶矽表面上形成高熔點金屬膜而成的膜、其他金屬性膜等，且不論單層膜或多層膜均作為第一閘電極膜發揮功能者，則可為任何膜，膜厚只要是滿足半導體裝置的所期望的規格者，則亦無需進行限制（步驟N）。
於該第一閘電極膜形成步驟中，若於例如成為基底的第一閘極絕緣膜表面或第一閘極絕緣膜與第一閘電極膜的界面附近存在異物等，則產生成為潛在不良的因素的由來自異物的污染所引起的第一閘極絕緣膜的膜質的劣化。另外，於形成第一閘電極膜後，有時亦因其以後的製造步驟中的自異物朝向第一閘極絕緣膜的物理應力而產生第一閘極絕緣膜的局部的薄膜化等。
繼而，於第一閘電極膜4的圖案化前實施第一閘極絕緣膜3的篩選。篩選的方法藉由將晶圓形狀的半導體基板的背面與設置於半導體基板表面的整個面上的第一閘電極膜分別作為電極，並對由兩電極夾持的第一閘極絕緣膜施加電壓來進行。此時，為了不使形成於作為半導體基板的晶圓的表面整個面上的第一閘電極膜於晶圓端部繞入背面等而與半導體基板發生短路，理想的是先去除晶圓的表面端部的第一閘電極膜、或自晶圓端部的表面至側面及背面形成與元件分離區域相同程度的絕緣膜等（步驟O）。
關於本發明的實施形態的晶圓端部的第一閘電極膜的去除，可直接應用第一實施形態中使用圖4（a）、圖4（b）所說明者。
進而，關於本發明的第二實施形態的第一閘極絕緣膜的篩選中的針對半導體基板1的電壓施加端子的採用方式，可直接應用第一實施形態中使用圖2所說明者，關於篩選的判定，可直接應用使用圖3所說明者。
再次使用圖5對步驟流程進行說明。如所述圖3的說明般，當於規定的施加時間內電流值飽和時，於接下來的判定步驟（步驟P）中判定為良晶圓。另外，於雖然施加最合適的篩選電壓，但如圖3的圖表的虛線所示般，該電流相對於施加時間繼續增加而未飽和，崩潰不斷地繼續的情況下，可判斷正大量地產生該半導體裝置基板整體的絕緣膜質異常或缺陷，將製造步驟中途的該半導體基板判定為不良晶圓，若於該時間點進行晶圓廢棄（步驟Q），則當然不會產生不良品的流出，由於不是完成品的廢棄，因此可抑制不良成本。進而，因於製造步驟內提早發現異常，故可更迅速地實施異常的調査、流出防止對策、改善活動。
具體而言，於篩選後的判定步驟（步驟P）中，根據半導體基板上的電壓施加端子與第一閘電極上的電壓施加端子間的電流是否飽和來對每個晶圓判定良/不良，並廢棄不良晶圓（步驟Q）。於1批次內的晶圓廢棄片數為多數，例如批次內的不良晶圓的比例為20%以上的情況下，亦可將同時進行了處理的批次或同時進行了處理的整批整體廢棄，而不是晶圓單位的廢棄。例如，若將收納於盒內的25片設為1批次，並於氧化擴散爐中對150片（相當於6批次）同時進行處理，則該150片變成1整批，於認為該同時進行了處理的1整批整體受到損害的情況下，全部廢棄。
另外，當晶圓廢棄遍及多數時，可認為存在晶圓的COP缺陷因素以外的原因，即，於已進行處理的步驟本身中亦存在原因，需要將第一閘極絕緣膜形成步驟或第一閘電極膜形成步驟等篩選以前的個別步驟作為對象來確認污染狀況，並去除污染原因。作為調查步驟的污染的方法，通常為CV測定或使用期限測定、以及顆粒檢查等。
一旦可確認污染狀況，立刻自原因步驟中去除污染原因，並且停止已通過原因步驟的後續批次，進行廢棄或補救等處置。於所述中進行了於批次內的不良晶圓的比例為20%以上的情況下廢棄批次（整批）的例子的說明，但該比例是於各製品或製程中適宜決定的值。但是，若批次內的不良晶圓的比例至少為50%以上，則廢棄批次（整批），並應確認個別步驟的污染狀況。另外，即便不良晶圓的比例為所設定的規定值以下，亦可確認污染狀況，並根據所特定的污染原因進行是否廢棄批次（整批）的判斷。
以上，對當於判定步驟（步驟P）中變成不良時廢棄晶圓這一例子進行了說明，但若有可能，則亦可採取將半導體基板表面的第一閘電極膜及第一閘極絕緣膜剝離後再生這一處置。即，於剝離膜後，使第一閘極絕緣膜及第一閘電極膜再次成膜，並進行篩選這一方法。雖然可應用此種方法的設備有限，但藉此可抑制晶圓的廢棄率。再者，於本方法中，當然亦進行污染原因的特定與污染原因的去除、以及對於後續批次的應對。
本實施形態的篩選對象為半導體基板整個面的閘極絕緣膜的缺陷，因此存在由篩選中的缺陷部崩潰所產生的通電量變得相當多的可能性，故於實施篩選時，需要使用具有可充分彌補所設想的通電量的電流供給能力的電源裝置，並考慮不產生由通電所引起的篩選施加電壓的下降。
如以上所說明般，藉由本第二實施形態的第一閘極絕緣膜的篩選，成為包含初期不良的潛在不良的缺陷部位崩潰並失去絕緣性，半導體基板與第一閘電極膜間變成導通狀態。
繼而，藉由公知的技術來進行第一閘電極膜4的圖案化，而形成所期望的第一閘電極（步驟R）。於該階段中，形成如圖6中所示的具備第一閘極絕緣膜3與第一閘電極膜4的第一元件區域21。
繼而，於圖5中表示進行是否需要形成其他種類的閘極絕緣膜的判斷的步驟（步驟S）。於第二實施形態中揭示於形成混載有膜厚或膜組成不同的閘極絕緣膜的元件的情況下的應用，因此此處判斷為是（YES）。至少將欲形成想要混載的其他種類的閘極絕緣膜的區域中殘存的藉由先前的步驟所形成的第一閘極絕緣膜3去除（步驟T）。
於去除第一閘極絕緣膜3時，至少需要第一閘極絕緣膜3的區域由圖案化後的第一閘電極膜4覆蓋，因此能夠以電氣動作或品質無問題的方式殘留第一閘電極膜4後，且以足夠去除不需要的第一閘極絕緣膜3的公知的乾式蝕刻或濕式蝕刻條件對半導體基板整個面進行處理。或者，為了防止乾式蝕刻對於圖案化後的第一閘電極4端部的第一閘極絕緣膜3的電漿損害、或由濕式蝕刻所引起的侵蝕，亦可利用公知的技術，並藉由光阻劑的圖案化，於僅使需要形成混載的其他種類的閘極絕緣膜的區域選擇性地開口的狀態、或保護不需要形成其他種類的閘極絕緣膜之處的狀態下，自半導體基板表面上選擇性地去除第一閘極絕緣膜3。
繼而，如圖5所示，藉由公知的技術而於半導體基板1整個面上形成構成MIS電晶體或MIS電容元件的膜厚或膜組成不同的第二閘極絕緣膜8。該第二閘極絕緣膜只要是例如由熱氧化或沈積所形成的氧化矽膜或氮化矽膜、氮氧化矽膜或其他具有絕緣性的膜，且不論單層膜或多層膜均作為第二閘極絕緣膜發揮功能者，則可為任何膜，膜厚只要是滿足MIS電晶體或MIS電容元件的規格者，則亦無需進行限制。另外，此時視需要先實施第二閘極絕緣膜形成前的清洗等（步驟M）。
藉由步驟M的第二閘極絕緣膜8的形成，於圖案化後的第一閘電極膜4的表面上亦形成有第二閘極絕緣膜8。
於該第二閘極絕緣膜8形成步驟中，若於例如成為基底的半導體基板表面上存在COP（Crystal Originated Particle）缺陷或異物，則COP缺陷或異物附著部位上的第二閘極絕緣膜形成亦受到阻礙，且導致局部地形成變成潛在不良的因素的比所期望的第二閘極絕緣膜厚薄的膜。
繼而，於第二閘極絕緣膜8上，藉由公知的技術而於半導體基板整個面上形成第二閘電極膜9。第二閘電極膜只要是例如含有包含雜質的多晶矽的膜、或於多晶矽表面上形成高熔點金屬膜而成的膜、其他金屬性膜等，且不論單層膜或多層膜均作為第二閘電極膜發揮功能者，則可為任何膜，膜厚只要是滿足半導體裝置的所期望的規格者，則亦無需進行限制（步驟N）。
藉由步驟M的第二閘電極膜9的形成，圖案化後的第一閘電極膜4與第二閘電極膜9變成藉由第二閘極絕緣膜8而絕緣的狀態。
於該第二閘電極膜形成步驟中，若於例如成為基底的第二閘極絕緣膜表面或第二閘極絕緣膜與第二閘電極膜的界面附近存在異物等，則產生成為潛在不良的因素的由來自異物的污染所引起的閘極絕緣膜的膜質的劣化。另外，於形成閘電極膜後，有時亦因其以後的製造步驟中的自異物朝向第二閘極絕緣膜的物理應力而產生第二閘極絕緣膜的局部的薄膜化等。
繼而，於第二閘電極膜9的圖案化前實施第二閘極絕緣膜8的篩選。篩選的方法藉由將晶圓形狀的半導體基板的背面與設置於半導體基板表面的整個面上的第二閘電極膜分別作為電極，並對由兩電極夾持的第二閘極絕緣膜施加電壓來進行。此時，為了不使形成於作為半導體基板的晶圓的表面整個面上的第二閘電極膜於晶圓端部繞入背面等而與半導體基板發生短路，理想的是先去除晶圓的表面端部的第二閘電極膜、或自晶圓端部的表面至側面及背面形成與元件分離區域相同程度的絕緣膜等（步驟O）。
關於本發明的實施形態的晶圓端部的第二閘電極膜的去除，可直接應用第一實施形態中使用圖4（a）、圖4（b）所說明者。
進而，使用圖6對本發明的第二實施形態的篩選中的針對半導體基板1的電壓施加端子的採用方式進行說明。可將半導體基板1的背面固定於金屬製夾盤5上，並將金屬製夾盤作為一側的電壓施加端子，自半導體裝置表面側亦使與半導體裝置接觸的探針6，即針狀的金屬端子接觸第二閘電極膜9，而作為另一側的電壓施加端子，並對第二閘極絕緣膜8施加電壓來進行篩選。
此時，為了極力排除導致施加電壓的下降的寄生電阻，理想的是事先去除附著或形成於與探針器的金屬製夾盤5接觸的半導體基板1的背面上的絕緣物或高電阻導電物。進而，與第二閘電極膜4接地的探針6亦只要至少有一根以上便可施加電壓，但為了排除寄生電阻的影響，理想的是將與形成於半導體基板1的表面整個面上的第二閘電極膜9普遍接地的多根探針例如設為0.1根/cm2 ～20根/cm2 的密度。
進而，因使探針與第二閘電極膜9表面直接接地，故亦存在對第二閘電極膜9造成損傷的可能性，但如後述般，於篩選後進行第二閘電極膜的圖案化來形成第二閘電極，因此只要事先將探針的位置設定成第二閘電極膜9藉由圖案化來去除的部分，便可防止損傷對於半導體裝置完成品的影響。
關於施加電壓的極性，例如於所述N通道型MIS電晶體或具有P型下部電極的MIS電容元件的情況下，即便將P型半導體基板施加成接地電壓，並將第二閘電極膜相對於接地電壓施加成正電壓，亦可獲得篩選效果，但若第二閘電極膜正下方的半導體基板表面變成空乏側且半導體基板表面濃度低，則容易產生空乏層且篩選效率下降，因此將P型半導體基板施加成接地電壓，將第二閘電極膜相對於接地電壓施加成負電壓，藉此第二閘電極膜正下方的半導體基板表面變成蓄積側，可更有效地對第二閘極絕緣膜施加電壓，因此理想。
再者，於本實施形態中，進行了將半導體基板1設為接地電壓，並指定第二閘電極膜9的極性的說明，但發明的本質是只要維持半導體基板1與第二閘電極膜9之間的電位關係即可，即便將第二閘電極膜9設為接地電壓，並將半導體基板1相對於接地電壓替換成正・負電壓，亦可獲得同樣的效果。
於閘極絕緣膜的崩潰模式中，存在相對於閘極絕緣膜厚於0 MV/cm～3 MV/cm的低電場中崩潰並變成初期不良的A模式、於3 MV/cm～8 MV/cm的中等程度的電場中崩潰並可變成潛在不良的B模式、於8 MV/cm以上的高電場中因絕緣膜的本徵絕緣耐壓極限而崩潰的C模式，因崩潰而失去絕緣性，無法發揮閘極絕緣膜的功能。
可變成所述潛在不良的局部的閘極絕緣膜的薄膜化例如於COP缺陷部或異物周邊部位變成所期望的膜厚的0～80%左右，薄膜部的崩潰電場為正常膜厚部的0～80%且到達本徵絕緣耐壓極限，結果，具有此種缺陷的閘極絕緣膜的崩潰模式變成A模式或B模式。
因此，於對潛在不良部分進行篩選時，只要對薄膜部施加存在本徵絕緣耐壓以上的電場的電壓即可，即施加相對於所期望的閘極絕緣膜厚變成3 MV/cm～8 MV/cm的電場的電壓，因其為正常膜厚的本徵絕緣耐壓以下，故不會使正常絕緣膜部崩潰，可進行亦包含A模式的不良部位的篩選。
除局部的薄膜化以外，於可變成初期不良或潛在不良者中亦存在閘極絕緣膜的污染等，即便絕緣膜厚正常，因絕緣膜質異常，故亦可藉由相當於所述3 MV/cm～8 MV/cm的電壓施加來進行篩選。
此處對第二閘極絕緣膜篩選時的對於第一閘極絕緣膜4的影響進行說明。於半導體基板1的表面附近設置有元件分離區域2，位於半導體基板1及元件分離區域2的表面上的完成篩選的第一閘極絕緣膜3由經圖案化的第一閘電極膜4覆蓋，進而第一閘電極膜以隔著第二閘極絕緣膜8而與第二閘電極膜9絕緣的狀態得到覆蓋。另一方面，形成於半導體基板1及元件分離區域2的表面上且未實施篩選的第二閘極絕緣膜8的表面由第二閘電極膜9直接覆蓋。藉此，對於未實施篩選的第二閘極絕緣膜8，施加至半導體基板1與第二閘電極膜9之間的電壓直接朝第二閘極絕緣膜8中施加，但相對於朝第二閘電極膜9中的施加電壓的第一閘電極膜4的電壓藉由第二閘極絕緣膜來對施加電壓進行電容分割，而僅對第一閘極絕緣膜3施加相對於篩選條件的電壓而言低的電壓，因此可防止由對於完成篩選的閘極絕緣膜的過剩的電壓應力所引起的磨耗故障的產生。
另外，當於半導體裝置內積極地使用將第一閘電極膜4與第二閘電極膜9分別作為下層電極、上層電極，將第二閘極絕緣膜作為電容絕緣膜的電容元件時，藉由本步驟的篩選，對第二閘電極膜、第一閘電極膜間施加儘管說略微下降的電壓，因此亦可兼任電容元件的初期不良篩選。
進而，關於本發明的第二實施形態的篩選的判定，可直接應用使用圖3所說明者。
再次使用圖5對步驟流程進行說明。如所述圖3的說明般，當於規定的施加時間內電流值飽和時，於接下來的判定步驟（步驟P）中判定為良晶圓。另外，於雖然施加最合適的篩選電壓，但如圖3的圖表的虛線所示般，該電流相對於施加時間繼續增加而未飽和，崩潰不斷地繼續的情況下，可判斷正大量地產生該半導體裝置基板整體的絕緣膜質異常或缺陷，將製造步驟中途的該半導體基板判定為不良晶圓，若於該時間點進行晶圓廢棄（步驟Q），則當然不會產生不良品的流出，由於不是完成品的廢棄，因此可抑制不良成本。進而，因於製造步驟內提早發現異常，故可更迅速地實施異常的調査、流出防止對策、改善活動。
繼而，藉由公知的技術來進行第二閘電極膜9的圖案化，而形成所期望的第二閘電極（步驟R）。於該階段中，除形成如圖6中所示的具備第一閘極絕緣膜3與第一閘電極膜4的第一元件區域21以外，形成具備第二閘極絕緣膜8與第二閘電極膜9的第二元件區域22。
繼而，於圖5中，當混載第三個、第四個、第n個其他種類的閘極絕緣膜時，只要藉由步驟S中的是（YES）判斷而將步驟M～步驟T重複必要次數即可，重複的步驟內的半導體裝置的製造方法可重複應用所述中說明的內容。雖然未圖示，但當混載第三個、第四個、第n個其他種類的閘極絕緣膜時，於同一半導體基板內相對應地形成第三元件區域、第四元件區域、第n元件區域。
此處，對如第二閘極絕緣膜的篩選中所說明般，對於先前形成且完成篩選的閘極絕緣膜，於後續的篩選時電壓比施加至金屬夾盤5與探針6中的電壓低進行了說明，但為了更有效地防止對於完成篩選的閘極絕緣膜的過剩電壓應力，於本發明的半導體裝置的製造方法中，較佳為以膜厚自厚至薄、或篩選電壓自高至低來形成第一個閘極絕緣膜至第n個閘極絕緣膜。
最終將步驟M至步驟T重複必要的次數後，藉由公知的技術來形成構成MIS電晶體或MIS電容元件等必要的元件的源極・汲極、層間膜、配線或保護膜等，而完成半導體裝置（步驟U）。
其後，進行已完成的半導體裝置的電氣特性試驗，但成為包含初期不良的潛在不良的部位於半導體基板與閘電極間為短路狀態下顯在化，因此即便不特別進行篩選，亦可作為動作不良、待機電流或動作電流異常而進行初期探測並排除。於電氣特性試驗中合格後，晶圓製程中的半導體裝置完成（步驟V）。
關於本實施形態的篩選中的施加電壓的極性，於所述例中將P型半導體基板中的N通道型MIS電晶體列舉為主例，但於實際的半導體裝置中，包含P通道型MIS電晶體，閘極絕緣膜的下方變成N型擴散層，與P型擴散層混在一起的情況多。例如當N通道型MIS電晶體與P通道型的MIS電晶體於P型半導體基板中混在一起時，於P型半導體基板中形成由N型擴散層所形成的井而變成P通道型MIS電晶體的基板，但若於該狀態下將P型半導體基板施加成接地電壓，將閘電極膜相對於接地電壓施加成正電壓，則因P型半導體基板與N型井層間的擴散電位上升而導致N型井的電位上升，無法對閘電極膜與N型井間的閘極絕緣膜施加所期望的篩選電壓。因此，若將P型半導體基板施加成接地電壓，將閘電極膜相對於接地電壓施加成負電壓，則P型半導體基板與N型井間的電位差因正向電壓下降而被抑制成0.5 V左右，因此可對閘電極膜與N型井的閘極絕緣膜施加充分的篩選電壓。
同樣地，當P通道型MIS電晶體與N通道型的MIS電晶體於N型半導體基板中混在一起時，於N型半導體基板中形成P型井擴散層而變成N通道型MIS電晶體的基板，因此若將半導體基板施加成接地電壓，將閘電極膜相對於接地電壓施加成正電壓，則N型半導體基板與P型井間的電位差因正向電壓下降而被抑制成0.5 V左右，因此可對閘電極膜與P型井的閘極絕緣膜施加充分的篩選電壓。
關於MIS電容元件，亦同樣地當具有N型擴散層的下部電極的MIS電容元件於P型半導體基板中混在一起時，只要將半導體基板設為接地電壓，將閘電極膜相對於接地電壓設為負電壓即可，當具有P型擴散層的下部電極的MIS電容元件於N型半導體基板中混在一起時，只要將半導體基板設為接地電壓，將閘電極膜相對於接地電壓設為正電壓即可。於本實施形態中，進行了將半導體基板設為接地電壓，並指定閘電極膜的極性的說明，但發明的本質是維持半導體基板與閘電極膜間的電位關係，即便將閘電極膜設為接地電壓，並將半導體基板相對於接地電壓替換成正・負電壓，亦可獲得相同效果。
本發明的核心是於在半導體基板上具有閘極絕緣膜、及於閘極絕緣膜上形成於半導體基板整個面上的閘電極膜的結構中實施篩選，因此只要形成該結構，則其前後或中途的製造方法或結構自然無任何限定。
1‧‧‧半導體基板
2‧‧‧元件分離區域
3‧‧‧閘極絕緣膜/第一閘極絕緣膜
4‧‧‧閘電極膜/第一閘電極膜
5‧‧‧探針器的金屬製夾盤/金屬製夾盤
6‧‧‧探針
7‧‧‧蝕刻液
8‧‧‧氮吹出噴嘴/閘極絕緣膜/第二閘極絕緣膜
9‧‧‧閘電極膜/第二閘電極膜
21‧‧‧第一元件區域
22‧‧‧第二元件區域
A～V‧‧‧步驟
S1‧‧‧閘電極膜去除範圍
S2‧‧‧閘極絕緣膜去除範圍
圖1是表示本發明的第一實施形態的半導體裝置的製造方法的步驟流程圖。 圖2是表示本發明的第一實施形態的半導體裝置的製造方法的剖面圖。 圖3是本發明的實施形態的篩選中的電流-電壓特性圖。 圖4（a）、圖4（b）是說明去除本發明的實施形態的半導體基板端部及背面的閘電極膜的圖。 圖5表示本發明的第二實施形態的半導體裝置的製造方法的步驟流程圖。 圖6表示本發明的第二實施形態的半導體裝置的製造方法的剖面圖。

Claims (15)

  1. 一種半導體裝置的製造方法，其是於晶圓形狀的半導體基板上具有閘極絕緣膜與閘電極膜的半導體裝置的製造方法，其特徵在於：包括 於所述晶圓形狀的半導體基板上形成閘極絕緣膜的步驟； 於包含所述閘極絕緣膜的所述晶圓形狀的半導體基板的整個面上形成閘電極膜的步驟； 於形成所述閘電極膜的步驟後，在形成於所述晶圓形狀的半導體基板的整個面上的所述閘電極膜與所述晶圓形狀的半導體基板的背面之間設置電位差，並對所述閘極絕緣膜施加電場，藉此對所述閘極絕緣膜進行篩選的步驟； 對實施了所述篩選的所述晶圓形狀的半導體基板進行判定的步驟；以及 於所述判定步驟後，將所述閘電極膜加以圖案化的步驟。
  2. 如申請專利範圍第1項所述的半導體裝置的製造方法，其中在形成所述閘電極膜的步驟與進行所述篩選的步驟之間，包括將形成於所述晶圓形狀的半導體基板的背面及表面周邊部的所述閘電極膜與所述閘極絕緣膜去除的步驟，於所述去除步驟中，使自所述晶圓形狀的半導體基板的端面至所述閘極絕緣膜的端面為止的閘極絕緣膜去除範圍小於自所述晶圓形狀的半導體基板的端面至所述閘電極膜的端面為止的閘電極膜去除範圍。
  3. 如申請專利範圍第1項所述的半導體裝置的製造方法，其中所述判定步驟將相對於所述電場的施加時間、在所述半導體基板與所述閘電極膜之間流動的電流於規定的施加時間之前飽和的情況判定為良晶圓，將不飽和的情況判定為不良晶圓。
  4. 一種半導體裝置，其藉由如申請專利範圍第1項所述的半導體裝置的製造方法來製造。
  5. 如申請專利範圍第2項所述的半導體裝置的製造方法，其中所述判定步驟將相對於所述電場的施加時間、在所述半導體基板與所述閘電極膜之間流動的電流於規定的施加時間之前飽和的情況判定為良晶圓，將不飽和的情況判定為不良晶圓。
  6. 一種半導體裝置，其藉由如申請專利範圍第2項所述的半導體裝置的製造方法來製造。
  7. 如申請專利範圍第3項所述的半導體裝置的製造方法，其中當所述不良晶圓的比例為規定值以上時，將與所述不良晶圓同時進行了處理的批次、或整批廢棄。
  8. 如申請專利範圍第3項、第5項、第7項中任一項所述的半導體裝置的製造方法，其中當所述不良晶圓的比例為規定值以上時，於所述不良晶圓已通過的個別步驟中進行污染原因的特定與去除。
  9. 一種半導體裝置，其藉由如申請專利範圍第3項、第5項、第7項中任一項所述的半導體裝置的製造方法來製造。
  10. 一種半導體裝置，其特徵在於：包括 具有表面及背面的晶圓形狀的半導體基板； 閘極絕緣膜，僅設置於所述半導體基板的所述表面上；以及 閘電極膜，於所述半導體基板的所述表面上，設置於所述閘極絕緣膜上；且 於所述半導體基板的所述表面上，自所述晶圓形狀的半導體基板的端面至所述閘極絕緣膜的端面為止的成為閘極絕緣膜的被去除區域的範圍的閘極絕緣膜去除範圍小於自所述晶圓形狀的半導體基板的端面至所述閘電極膜的端面為止的成為閘電極膜的被去除區域的範圍的閘電極膜去除範圍。
  11. 一種半導體裝置的製造方法，其是於晶圓形狀的半導體基板上具有閘極絕緣膜與閘電極膜的半導體裝置的製造方法，其特徵在於：包括 於所述晶圓形狀的半導體基板上形成第一閘極絕緣膜的步驟； 於包含所述第一閘極絕緣膜的所述晶圓形狀的半導體基板的整個面形成第一閘電極膜的步驟； 於形成所述第一閘電極膜的步驟後，在形成於所述晶圓形狀的半導體基板的整個面上的所述第一閘電極膜與所述晶圓形狀的半導體基板的背面之間設置電位差，並對所述第一閘極絕緣膜施加電場，藉此對所述第一閘極絕緣膜進行篩選的步驟； 對實施了所述篩選的所述晶圓形狀的半導體基板進行判定的步驟； 於所述判定步驟後，將所述第一閘電極膜加以圖案化的步驟； 於將所述第一閘電極膜加以圖案化的步驟後，自欲至少形成第二閘極絕緣膜的區域中去除形成於所述晶圓形狀的半導體基板的整個面上的所述第一閘極絕緣膜的步驟； 於去除所述第一閘極絕緣膜後，於所述晶圓形狀的半導體基板上形成第二閘極絕緣膜的步驟； 於包含所述第二閘極絕緣膜的所述晶圓形狀的半導體基板的整個面形成第二閘電極膜的步驟； 於形成所述第二閘電極膜的步驟後，在形成於所述晶圓形狀的半導體基板的整個面上的所述第二閘電極膜與所述晶圓形狀的半導體基板的背面之間設置電位差，並對所述第二閘極絕緣膜施加電場，藉此對所述第二閘極絕緣膜進行篩選的步驟； 對實施了所述篩選的所述晶圓形狀的半導體基板進行判定的步驟；以及 於所述判定步驟後，將所述第二閘電極膜加以圖案化的步驟。
  12. 如申請專利範圍第11項所述的半導體裝置的製造方法，其更包括重複多次如下步驟的步驟： 於將所述第二閘電極膜加以圖案化的步驟後，去除先前形成的閘極絕緣膜； 於所述晶圓形狀的半導體基板上形成新的閘極絕緣膜的步驟； 於包含所述新的閘極絕緣膜的所述晶圓形狀的半導體基板的整個面形成新的閘電極膜的步驟； 於形成所述新的閘電極膜的步驟後，在形成於所述晶圓形狀的半導體基板的整個面上的所述新的閘電極膜與所述晶圓形狀的半導體基板的背面之間設置電位差，並對所述新的閘極絕緣膜施加電場，藉此對所述新的閘極絕緣膜進行篩選的步驟； 對實施了所述篩選的所述晶圓形狀的半導體基板進行判定的步驟； 於所述判定步驟後，將所述新的閘電極膜加以圖案化的步驟。
  13. 如申請專利範圍第11項或第12項所述的半導體裝置的製造方法，其中所述重複形成多次的閘極絕緣膜是以第二閘極絕緣膜的厚度比第一閘極絕緣膜薄的方式、或以其後形成的閘極絕緣膜的厚度變得更薄的方式形成。
  14. 如申請專利範圍第11項或第12項所述的半導體裝置的製造方法，其中所述重複形成的閘極絕緣膜的篩選電壓是以第二閘極絕緣膜的篩選時比第一閘極絕緣膜的篩選時高的方式、或以其後形成的閘極絕緣膜的篩選時變得更高的方式施加。
  15. 一種半導體裝置，其藉由如申請專利範圍第11項或第12項所述的半導體裝置的製造方法來製造。
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