JP5697971B2 - 半導体装置製造工程におけるチャージアップ検出方法 - Google Patents

Description

本発明は、半導体装置製造工程におけるチャージアップ検出方法に関し、特に、ＳＯＳ（Ｓｉｌｉｃｏｎ ｏｎ Ｓａｐｐｈｉｒｅ）やＳＯＱ（Ｓｉｌｉｃｏｎ ｏｎ Ｑｕａｒｔｚ）基板にＭＯＳＦＥＴ（Metal-Oxide-semiconductor Field Effect Transistor）等の絶縁ゲート型電界効果トランジスタを備える半導体装置製造工程におけるチャージアップ検出方法に関する。

ＭＯＳＦＥＴを製造する際のイオン注入等により生じるチャージアップの電荷量を測定する方法が特許文献１、２に開示されている。

特開平５−９０３７４号公報 特公平７−７７５１号公報

しかしながら、上記特許文献１の方法は、ＭＯＳＦＥＴのソースドレイン間に任意の電圧を印加した時に流れる電流値の変化を調べることによりチャージアップ量を測定し、特許文献２の方法は、ゲート酸化膜の耐圧を調べることによりチャージアップ量を測定しており、いずれもＭＯＳＦＥＴを製造する一連の工程を経た後にチャージアップ量を測定する方法なので、一連の工程の途中で、ＭＯＳＦＥＴに悪影響を与えるチャージアップが生じているのを検出することは困難である。

本発明の主な目的は、絶縁ゲート型電界効果トランジスタを製造する途中で、絶縁ゲート型電界効果トランジスタに悪影響を与えるチャージアップが生じているのを検出することができる半導体装置製造工程におけるチャージアップ検出方法を提供することにある。

本発明によれば、
絶縁体上の半導体層に、素子分離領域によって素子分離された絶縁ゲート型電界効果トランジスタ用の第１の活性層と検出素子用の第２の活性層とを形成する工程と、
第１の活性層と第２の活性層上に第１および第２の絶縁膜をそれぞれ形成する工程と、
少なくとも第１および第２の絶縁膜上に第１および第２の導体をそれぞれ形成する工程と、
第１および第２の導体に電荷が供給される処理を行う工程と、
その後、第２の活性層の形状を検出する工程と、
を備える半導体装置製造工程におけるチャージアップ検出方法が提供される。

また、本発明によれば、
絶縁体上の半導体層に、素子分離領域によって素子分離された活性層を形成する工程と、
活性層上に絶縁膜を形成する工程と、
絶縁膜上に導体を形成する工程と、
導体に電荷が供給される処理を行う工程と、
その後、活性層の形状を検出する工程と、
を備える半導体装置製造工程におけるチャージアップ検出方法が提供される。

本発明によれば、絶縁ゲート型電界効果トランジスタを製造する途中で、絶縁ゲート型電界効果トランジスタに悪影響を与えるチャージアップが生じているのを検出することができる半導体装置製造工程におけるチャージアップ検出方法が提供される。

図１は、Ｓｉ基板を使用した場合の電荷の蓄積を説明するための概略縦断面図である。 図２は、ＳＯＳ、ＳＯＱ基板を使用した場合の電荷の蓄積を説明するための概略縦断面図である。 図３Ａは、本発明の第１の実施の形態の検出素子の製造方法を説明するための、概略斜視図である。 図３Ｂは、本発明の第１の実施の形態の検出素子の製造方法を説明するための、概略斜視図である。 図３Ｃは、本発明の第１の実施の形態の検出素子の製造方法を説明するための、概略斜視図である。 図３Ｄは、本発明の第１の実施の形態の検出素子の製造方法を説明するための、概略斜視図である。 図４は、本発明の第１の実施の形態の検出素子を説明するための概略平面図である。 図５は、図４のＡＡ線概略縦断面図である。 図６Ａは、本発明の第１の実施の形態のＭＯＳＦＥＴの製造方法を説明するための、概略斜視図である。 図６Ｂは、本発明の第１の実施の形態のＭＯＳＦＥＴの製造方法を説明するための、概略斜視図である。 図６Ｃは、本発明の第１の実施の形態のＭＯＳＦＥＴの製造方法を説明するための、概略斜視図である。 図６Ｄは、本発明の第１の実施の形態のＭＯＳＦＥＴの製造方法を説明するための、概略斜視図である。 図７は、本発明の第１〜第３の実施の形態の製造方法を説明するための、概略平面図である。 図８は、検出素子６０をウエハ７０に複数配置した状態を示す概略平面図である。 図９は、図８のＢ部の概略部分拡大図である。 図１０は、本発明の第２の実施の形態の検出素子を説明するための概略平面図である。 図１１は、本発明の第３の実施の形態の検出素子を説明するための概略平面図である。

以下、本発明の好ましい実施の形態について図面を参照しながら説明する。

まず、図面を参照して、ＳＯＳ、ＳＯＱ基板を使用した場合の、イオン注入等による電荷の照射によるダメージについて説明する。

図１に示すように、Ｓｉ基板９０を使用した場合には、Ｓｉ基板９０の主面９１に、フィールド酸化膜１８で分離された活性層９２が形成され、Ｓｉ基板９０の主面９１上に酸化膜２０が形成され、活性層９２上の酸化膜２０上にゲート電極２３が形成されている。活性層９２上の酸化膜２０は、ゲート絶縁膜２２として機能する。酸化膜２０およびゲート電極２３上にレジスト２６が形成されている。Ｓｉ基板９０は導電体であり、一般的にＳｉ基板９０は接地されている。このため、イオン注入等によって照射された電荷４２がＳｉ基板９０の表面や導体に蓄積した場合、蓄積した電荷４２はＳｉ基板９０を介して逃げることができるため、表面とＳｉ基板９０間の電位差は小さくなる。

一方、図２に示すように、ＳＯＳ、ＳＯＱ基板を使用する場合は、サファイア（ＳＯＳ基板の場合）または石英（ＳＯＱ基板の場合）１０上に半導体層１２が形成されたＳＯＳ、ＳＯＱ基板１４を使用し、半導体層１２にフィールド酸化膜１８が選択的に形成され、フィールド酸化膜１８で分離された活性層１６が形成され、活性層１６およびフィールド酸化膜１８上に酸化膜２０が形成され、活性層１６上の酸化膜２０上にゲート電極２３が形成されている。活性層１６上の酸化膜２０は、ゲート絶縁膜２２として機能する。酸化膜２０およびゲート電極２３上にレジスト２６が形成されている。ＳＯＳ、ＳＯＱ基板１４の場合は、サファイアまたは石英１０が絶縁体のため、イオン注入等によって照射された電荷４２が表面や導体に蓄積した場合、電荷は表面に蓄積し続けるため、表面と基板間の電位差が大きくなってしまう。そのため表面と基板間に高い電位差が生じて、ゲート絶縁膜２２等の静電破壊４０が生じてしまう。

図１を参照して説明したＳｉ基板９０の場合、照射される電荷によるダメージの影響は、装置パラメータで制御したり、ＰＭＭ（Ｐｌａｓｍａ Ｍａｐ Ｍｏｎｉｔｏｒ）測定によって評価される。しかしながら、ＳＯＳ、ＳＯＱ基板１４といった絶縁性の基板の場合、ＰＭＭ測定では経時変化があるため、十分な精度のある評価ができない。そのため、実際のデバイスヘの影響は、特許文献１、２に示されているように、トランジスタの特性測定や耐圧測定によって検出をしている。従って、トランジスタを完成させる必要があり、時間がかかるとともに他の工程処理の影響を受けてしまう。

以下に説明する本発明の好ましい実施の形態では、簡易な素子構造を用いて、対象のプロセスにおける電荷による影響を独立して容易に検出することができるようにする。

（第１の実施の形態）
図７を参照すれば、ＳＯＳ、ＳＯＱ構造のウエハ７０内に、複数のチップ７２が設けられている。チップ７２内には、ＭＯＳＦＥＴが形成される。チップ７２内の一部には、検出素子６０が設けられている。なお、検出素子６０は、グリッドライン７４、７６に設けても良い。

図３Ａ〜図３Ｄおよび図６Ａ〜図６Ｄを参照して、検出素子６０およびチップ７２内のＭＯＳＦＥＴ５０の製造方法を説明する。

図３Ａ、図６Ａに示すように、サファイア（ＳＯＳ基板の場合）または石英（ＳＯＱ基板の場合）１０上にシリコンからなる半導体層１２が形成されたＳＯＳ、ＳＯＱ基板１４を使用し、半導体層１２にフィールド酸化膜１８を選択的に形成し、フィールド酸化膜１８で分離された活性層１６を形成する。その後、活性層１６およびフィールド酸化膜１８上に熱酸化により酸化膜２０を形成する。活性層１６上の酸化膜２０は、ゲート絶縁膜２２として機能する。

その後、図３Ｂ、図６Ｂに示すように、ポリシリコン等の導体２４を選択的に形成する。図６Ｂに示すように、ＭＯＳＦＥＴ５０の形成領域では、導体２４は、ＭＯＳＦＥＴ５０のゲート電極２３として機能し、活性層１６のゲート絶縁膜２２上に形成される。また、図３Ｂに示すように、検出素子６０の形成領域では、導体２４は、複数の素子分離された活性層１６上のゲート絶縁膜２２上および素子分離用のフィールド酸化膜１８上に縦長に延在して設けられ、その端部には、縦長の延在部よりも幅広のパッド２５が設けられる。

その後、図３Ｃ、図６Ｃに示すように、レジスト等の絶縁膜２６を全面に形成する。

その後、図３Ｄ、図６Ｄに示すように、レジスト等の絶縁膜２６を選択的に除去する。図６Ｄに示すように、ＭＯＳＦＥＴ５０の形成領域では、レジスト等の絶縁膜２６にソースおよびドレインを形成するための開口３６、３８を選択的に形成する。図３Ｄに示すように、検出素子６０の形成領域では、パッド２５が設けられた部分のレジスト等の絶縁膜２６を選択的に除去する。

その後、イオン注入により、開口３６、３８を介して、活性層１６に不純物を注入して、ソース３２、ドレイン３４を形成する。このとき、検出素子６０の形成領域では、レジスト等の絶縁膜２６が選択的に除去され、導体２４が露出した領域２８にもイオンが注入される。

図４、５を参照すれば、本実施の形態の検出素子６０は、サファイアまたは石英１０上の複数の素子分離された活性層１６（図３Ｃ参照）と、複数の素子分離された活性層１６上のゲート絶縁膜２２と、複数の素子分離された活性層１６上のゲート絶縁膜２２上および素子分離用のフィールド酸化膜１８上に縦長に延在して設けられ、その端部には、縦長の延在部よりも幅広のパッド２５が設けられた導体２４とを備えている。そして、検出素子６０は、検出部２７とパッド部２８の二つの領域で構成されている。検出部２７は、素子分離された活性層１６と、活性層１６上のゲート絶縁膜２２と、ゲート絶縁膜２２上の導体２４とを備える検出素子ユニット２９を複数備えている。検出素子ユニット２９は、イオン注入時等の電荷の影響を検出する素子ユニットである。検出素子ユニット２９にイオン注入時等の電荷が直接照射されないように、検出素子ユニット２９はレジスト等の絶縁膜２６で覆われている。パッド部２８は、レジスト等の絶縁膜２６で覆われておらず、パッド２５に直接電荷が照射されるように、パッド２５および導体２４の表面を露出している。検出素子ユニット２９の活性層１６の形状を電荷の照射前後で確認することで、照射された電荷の影響を検出することができる。活性層１６の形状は光学顕微鏡等で観察できる。

検出部２７をレジスト等の絶縁膜２６で覆う目的は、照射される電荷の影響を直接受けないようにして、パッド部２８の導体２４に蓄積された電荷の影響のみを抽出するためである。照射された電荷は表面に蓄積され、パッド部２８では導体２４に蓄積される。そして、パッド部２８と接続された検出部２７の導体２４にも電荷が蓄積されるため、検出部２７の導体２４とゲート絶縁膜２２を介した活性層１６との間に電位差が生じる。その結果、ゲート絶縁膜２２が静電破壊して、過剰な電流により活性層１６が消失してしまう（図９参照）。この活性層１６の形状変化を光学顕微鏡等で確認することで照射された電荷の影響を検出することができる。

ＳＯＳ、ＳＯＱ基板を使用した場合には、照射される電荷によるダメージを抑制するために、プロセス条件を調整する。例えば、イオン注入の場合には、一般的にイオン照射と同時に照射される電子の電流量を制御することで、イオン注入によって照射される電荷を中和して、表面に蓄積される電荷の量を抑制する。

実際に、イオン注入において電荷の影響を抑制する電子照射を行わなかった場合、活性層１６の消失が確認された。それに対して、電子照射を十分に大きくして電荷の影響を抑制した条件でイオン注入の処理をすると、活性層１６の消失は確認されなかった。

図９を参照すれば、検出素子６０の平面形状は、直線状に形成された導体２４と、導体２４に沿って並んで配置された複数の素子分離された活性層１６とがゲート絶縁膜２２（図５参照）を挟んで重なるように配置された高アスペクト比（縦長）のパターン形状であり、グリッドラインもしくは製品内に搭載される。

このように、素子分離された活性層１６と、活性層１６上のゲート絶縁膜２２と、ゲート絶縁膜２２上の導体２４とを備える検出素子ユニット２９を複数配置し、検出素子ユニット２９を接続する導体２４の一端にパッド２５を設けた構造では、多数並んで配置された検出素子ユニット２９のうち、パッド２５に近い端の数個で特に感度よく検出可能である。また、ウエハ面内の配置された位置により検出される状況は異なり、ウエハ内に多数配置することで、面内バラツキの検出が可能である。図８は、図９に示す検出素子６０をウエハ７０に複数配置した状態を示しており、図９は図８のＢ部の概略部分拡大図である。このように、ウエハ７０に検出素子６０を配置して調べた結果、ウエハ中央に近い側８０で感度よく検出可能であった。

なお、この検出感度は、活性層１６の形状や厚さ、また導体２４と活性層１６の間のゲート絶縁膜２２の厚さ、さらにパッド２５の面積を変えることで、容易に変えることができる。このように規格化された、電荷による破壊検出ＴＥＧ（Test Element Group）を、製品領域の一部、もしくはグリッドラインの一部に搭載することで、異なる製品サイズのウエハでも定量的かつ確実に工程内での電荷による破壊検査を行うことができる。

（第２および第３の実施の形態）
上述した第１の実施の形態では、検出部２７はレジスト等の絶縁膜２６で覆われているのに対して、第２の実施の形態では、検出部２７はレジスト等の絶縁膜２６で覆われていない点が第１の実施の形態と異なるが、他の点は同じである（図１０参照）。

また、上述した第１の実施の形態では、検出部２７はレジスト等の絶縁膜２６で覆われており、パッド部２８はレジスト等の絶縁膜２６で覆われていないのに対して、第３の実施の形態では、検出部２７はレジスト等の絶縁膜２６で覆われておらず、パッド部２８はレジスト等の絶縁膜２６で覆われている点が第１の実施の形態と異なるが、他の点は同じである（図１１参照）。このようにすれば、検出素子ユニット２９ヘの電荷の照射の影響のみ、ひいてはＭＯＳＦＥＴ５０への電荷の照射の影響のみを検出することができる。

検出部２７をレジスト等の絶縁膜２６で被覆しない場合、前述の第１の実施の形態に比べて静電破壊の検出感度はやや低下する。しかし、全面にイオン注入される場合やエッチングなどのプラズマ処理といったウエハ全体またはチップ全体へ直接電荷が照射される場合に、電荷の照射がＭＯＳＦＥＴ５０等のデバイスヘ与える影響を検出することが可能である。

（第４の実施の形態）
上述した第１〜第３の実施の形態の構造の検出素子６０を用いれば、電荷の照射の影響を処理前後の活性層１６の形状を比較することで容易に検出できる。このことを利用して、高ドーズのイオン注入の処理条件を変えた実験において、処理前後の活性層１６の形状変化を確認することで、照射される電荷の影響によってＭＯＳＦＥＴに影響を与えていることの評価を行った。

イオン注入の処理条件の影響を処理前後の活性層１６の形状変化を確認することで評価した。本実験に用いたイオン注入の装置の１バッチの処理枚数は１７枚である。まず、ＳＯＱウエハを１７枚使用してイオン注入処理をした。その結果、１７枚全てのウエハにおいて活性層１６の欠損が確認された。次にＳＯＱウエハの処理枚数を４枚として、残りの１３枚分はダミーＳｉウエハを用いた。その結果、ＳＯＱウエハにおいて活性層１６の欠損は確認されなかった。このように、照射される電荷の処理されるＳＯＱウエハの枚数による影響を活性層１６の欠損を確認することで検出できた。

以上説明したように、本発明の好ましい実施の形態によれば、ＳＯＳやＳＯＱのような絶縁性の高い基板上に半導体層を備える構造に対して、検出用の領域を設け、検出用の領域に形成された検出素子６０の所定領域をマスクしてまたはマスクせずに、通常のイオン打ち込みを行ない、その後、検出素子６０の活性層１６の消失現象が起こっているかを確認することで、チャージアップの影響を測定し、良品・不良品の判定を行なうことができる。

また、本発明の好ましい実施の形態の構造を所用すれば、対象のプロセスの直後に活性層１６の形状を観察することにより、当該対象のプロセスにおける電荷による影響のみを独立して抽出することができる。

さらに、検出素子６０は、ＭＯＳＦＥＴ５０の工程を用いて形成できるので、新たに検出素子形成用の工程を設ける必要はない。また、検出素子６０は、素子分離された活性層１６とその上の酸化膜２０とその上の導体２４で構成されるので、簡易な素子構造である。

また、活性層１６の形状を観察することにより、チャージアップの影響を測定できるので、その測定も容易に行える。

なお、上述のように、イオン照射と同時に電子照射を行なうことで中和を行うことができるが、当該中和にも限界があり、上述の実施の形態を利用すれば、電子照射による中和が装置の限界を超えている場合なども把握することが可能となる。また、最適な中和条件を見つけることも可能となる。

以上、本発明の種々の典型的な実施の形態を説明してきたが、本発明はそれらの実施の形態に限定されない。従って、本発明の範囲は、次の特許請求の範囲によってのみ限定されるものである。

１０ サファイアまたは石英
１２ 半導体層
１４ ＳＯＳ、ＳＯＱ基板
１６ 活性層
１８ フィールド酸化膜
２０ 酸化膜
２２ ゲート絶縁膜
２３ ゲート電極
２４ 導体
２５ パッド
２６ レジスト等の絶縁膜
２７ 検出部
２８ パッド部
２９ 検出素子ユニット
３２ ソース
３４ ドレイン
３６、３８ 開口
４０ 静電破壊
４２ 電荷
５０ ＭＯＳＦＥＴ
６０ 検出素子
７０ ウエハ
７２ チップ
７４、７６ グリッドライン

Claims (7)

1. 絶縁体上の半導体層に、素子分離領域によって素子分離された絶縁ゲート型電界効果トランジスタ用の第１の活性層と検出素子用の第２の活性層とを形成する工程と、
   前記第１の活性層と前記第２の活性層上に第１および第２の絶縁膜をそれぞれ形成する工程と、
   少なくとも前記第１および第２の絶縁膜上に第１および第２の導体をそれぞれ形成する工程と、
   前記第１および第２の導体に電荷が供給される処理を行う工程と、
   その後、前記第２の活性層の形状を検出する工程と、
   を備える半導体装置製造工程におけるチャージアップ検出方法。
2. 前記第１および第２の導体に電荷が供給される処理を行う工程は、前記第１の導体の両側の前記第１の活性層に不純物を注入してソース領域とドレイン領域を形成する工程である請求項１記載の半導体装置製造工程におけるチャージアップ検出方法。
3. 前記第１および第２の導体をそれぞれ形成する工程は、少なくとも前記第１の絶縁膜上に前記第１の導体を形成すると共に、前記第２の導体を前記第２の絶縁膜上から前記素子分離領域上に延在して形成する工程であり、
   前記第１および第２の導体に電荷が供給される処理を行う工程では、前記第２の活性層、前記第２の絶縁膜および前記第２の絶縁膜上の前記第２の導体は絶縁膜で覆われており、前記素子分離領域上の前記第２の導体の一部は前記絶縁膜から露出されている請求項１または２記載の半導体装置製造工程におけるチャージアップ検出方法。
4. 前記第１および第２の導体をそれぞれ形成する工程は、少なくとも前記第１の絶縁膜上に前記第１の導体を形成すると共に、前記第２の導体を、前記第２の絶縁膜上から前記素子分離領域上に延在し、前記素子分離領域上にて前記第２の絶縁膜上の前記第２の導体よりも幅広のパッドを備える形状に形成する工程であり、
   前記第１および第２の導体に電荷が供給される処理を行う工程では、前記第２の活性層、前記第２の絶縁膜および前記第２の絶縁膜上の前記第２の導体は絶縁膜で覆われており、少なくとも前記パッドが前記絶縁膜から露出されている請求項１または２記載の半導体装置製造工程におけるチャージアップ検出方法。
5. 前記第１の活性層と前記第２の活性層とを形成する工程は、前記絶縁ゲート型電界効果トランジスタ用の前記第１の活性層を形成すると共に、前記検出素子用の複数の前記第２の活性層を形成する工程であり、
   前記第１および第２の絶縁膜をそれぞれ形成する工程は、前記第１の活性層上に前記第１の絶縁膜を形成すると共に、複数の前記第２の活性層上に複数の前記第２の絶縁膜をそれぞれ形成する工程であり、
   前記第１および第２の導体をそれぞれ形成する工程は、少なくとも前記第１の絶縁膜上に前記第１の導体を形成し、前記第２の導体を、複数の前記第２の絶縁膜上および複数の前記第２の活性層間の前記素子分離領域上を延在して形成する工程である請求項１または２記載の半導体装置製造工程におけるチャージアップ検出方法。
6. 絶縁体上の半導体層に、素子分離領域によって素子分離された活性層を形成する工程と、
   前記活性層上に絶縁膜を形成する工程と、
   前記絶縁膜上に導体を形成する工程と、
   前記導体に電荷が供給される処理を行う工程と、
   その後、前記活性層の形状を検出する工程と、
   を備える半導体装置製造工程におけるチャージアップ検出方法。
7. 前記絶縁体は、サファイアまたは石英である請求項１〜６のいずれか一項に記載の半導体装置製造工程におけるチャージアップ検出方法。