TW201812769A - 記憶體胞元、記憶體裝置、及具有其之電子裝置 - Google Patents

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Abstract

一種記憶體裝置包括：一記憶體胞元陣列，其包括複數個記憶體胞元；複數個字線，其連接至該等複數個記憶體胞元；複數個位元線，其連接至該等複數個記憶體胞元；複數個互補位元線，其連接至該等複數個記憶體胞元；複數個輔助位元線；複數個輔助互補位元線；及一開關電路。該開關電路在一寫入操作期間將該等複數個輔助位元線電氣連接至該等複數個位元線，在該寫入操作期間將該等複數個輔助互補位元線電氣連接至該等複數個互補位元線，在一讀取操作期間將該等複數個輔助位元線自該等複數個位元線電氣斷接，且在該讀取操作期間將該等複數個輔助互補位元線自該等複數個互補位元線電氣斷接。

Description

記憶體胞元、記憶體裝置、及具有其之電子裝置
相關申請案之交叉參考 本申請案主張2016年6月30日在韓國智慧財產局申請之韓國專利申請案第10-2016-0082768號及2017年3月24日在美國專利商標局申請之美國專利申請案第15/469,037號的優先權，該等專利申請案之內容的全文以引用之方式併入本文中，該等專利申請案之揭示內容特此以引用之方式併入。 發明領域
本發明概念之例示性實施例係關於一種半導體裝置，且更特定言之，係關於一種記憶體胞元及一種具有記憶體胞元之記憶體裝置。
發明背景 靜態隨機存取記憶體(SRAM)裝置通常在寫入操作期間透過位元線及互補位元線而將資料儲存於記憶體胞元之鎖存器電路中，且在讀取操作期間藉由感測位元線與互補位元線之間的電壓差來讀取儲存於記憶體胞元之鎖存器電路中的資料，該電壓差係基於儲存於記憶體胞元之鎖存器電路中的資料予以判定。
在SRAM裝置中，當位元線及互補位元線之寬度相對大時，寫入操作之效能通常增加且讀取操作之效能通常減低。替代地，當位元線及互補位元線之寬度相對小時，寫入操作之效能通常減低且讀取操作之效能通常增加。
發明概要 本發明概念之例示性實施例提供一種記憶體胞元，其增加一寫入操作之效能及一讀取操作之效能兩者。
本發明概念之例示性實施例提供一種包括該記憶體胞元之記憶體裝置。
根據一例示性實施例，一種記憶體裝置包括：一記憶體胞元陣列，其包括複數個記憶體胞元；複數個字線，其連接至該等複數個記憶體胞元；複數個位元線，其連接至該等複數個記憶體胞元；複數個互補位元線，其連接至該等複數個記憶體胞元；複數個輔助位元線；複數個輔助互補位元線；及一開關電路。該開關電路在一寫入操作期間將該等複數個輔助位元線電氣連接至該等複數個位元線，在該寫入操作期間將該等複數個輔助互補位元線電氣連接至該等複數個互補位元線，在一讀取操作期間將該等複數個輔助位元線自該等複數個位元線電氣斷接，且在該讀取操作期間將該等複數個輔助互補位元線自該等複數個互補位元線電氣斷接。
根據一例示性實施例，一種記憶體裝置包括：一記憶體胞元，其儲存一單個位元；一字線，其連接至該記憶體胞元；一位元線，其連接至該記憶體胞元；一互補位元線，其連接至該記憶體胞元；一輔助位元線；一輔助互補位元線；及一開關電路。該開關電路在一寫入操作期間將該輔助位元線電氣連接至該位元線，在該寫入操作期間將該輔助互補位元線電氣連接至該互補位元線，在一讀取操作期間將該輔助位元線自該位元線電氣斷接，且在該讀取操作期間將該輔助互補位元線自該互補位元線電氣斷接。
根據一例示性實施例，一種記憶體裝置包括：一記憶體胞元陣列，其包括複數個記憶體胞元；複數個字線，其連接至該等複數個記憶體胞元；複數個位元線，其連接至該等複數個記憶體胞元；複數個互補位元線，其連接至該等複數個記憶體胞元；複數個輔助位元線；複數個輔助互補位元線；及一開關電路。該開關電路回應於接收到具有指示一寫入操作之一第一值的一寫入信號而將該等複數個輔助位元線電氣連接至該等複數個位元線，回應於接收到具有指示該寫入操作之該第一值的該寫入信號而將該等複數個輔助互補位元線電氣連接至該等複數個互補位元線，回應於接收到具有指示一讀取操作之一第二值的該寫入信號而將該等複數個輔助位元線自該等複數個位元線電氣斷接，且回應於接收到具有指示該讀取操作之該第二值的該寫入信號而將該等複數個輔助互補位元線自該等複數個互補位元線電氣斷接。
根據一例示性實施例，一種記憶體裝置包括：一記憶體胞元，其儲存一單個位元；一字線，其連接至該記憶體胞元；一位元線，其連接至該記憶體胞元；一互補位元線，其連接至該記憶體胞元；一輔助位元線；一輔助互補位元線；一第一開關，其連接於該位元線與該輔助位元線之間；及一第二開關，其連接於該互補位元線與該輔助互補位元線之間。該第一開關回應於接收到具有指示一寫入操作之一第一值的一寫入信號而將該輔助位元線電氣連接至該位元線，且回應於接收到具有指示一讀取操作之一第二值的該寫入信號而將該輔助位元線自該位元線電氣斷接。該第二開關回應於接收到具有指示該寫入操作之該第一值的該寫入信號而將該輔助互補位元線電氣連接至該互補位元線，且回應於接收到具有指示該讀取操作之該第二值的該寫入信號而將該輔助互補位元線自該互補位元線電氣斷接。
根據一例示性實施例，一種記憶體胞元包括一字線、一位元線、一互補位元線、一輔助位元線、一輔助互補位元線、一資料儲存電路、一第一電晶體、及一第二電晶體。該資料儲存電路儲存一個資料位元。該第一電晶體耦接於該位元線與該資料儲存電路之一第一電極之間，且包括耦接至該字線之一閘極。該第二電晶體耦接於該互補位元線與該資料儲存電路之一第二電極之間，且包括耦接至該字線之一閘極。在一寫入操作期間，該輔助位元線電氣連接至該位元線，且該輔助互補位元線電氣連接至該互補位元線。在一讀取操作期間，該輔助位元線自該位元線電氣斷接，且該輔助互補位元線自該互補位元線電氣斷接。
根據一例示性實施例，一種記憶體裝置包括一記憶體胞元陣列、複數個輔助位元線、複數個輔助互補位元線、及一開關電路。該記憶體胞元陣列包括耦接至複數個字線、複數個位元線及複數個互補位元線之複數個記憶體胞元。該等複數個輔助位元線實質上平行於該等複數個位元線。該等複數個輔助互補位元線實質上平行於該等複數個互補位元線。該開關電路在一寫入操作期間接通以分別將該等複數個輔助位元線電氣連接至該等複數個位元線，且分別將該等複數個輔助互補位元線電氣連接至該等複數個互補位元線。該開關電路在一讀取操作期間關斷以分別將該等複數個輔助位元線自該等複數個位元線電氣斷接，且分別將該等複數個輔助互補位元線自該等複數個互補位元線電氣斷接。
較佳實施例之詳細說明 下文中將參考隨附圖式來更充分地描述本發明概念之例示性實施例。類似參考數字貫穿隨附圖式可指代類似元件。
諸如「下面」、「下方」、「下部」、「之下」、「上方」、「上部」等等之空間上相對術語可出於描述簡易起見而在本文中用以描述如諸圖所說明的一個元件或特徵與另一(些)元件或特徵之關係。將理解，空間上相對術語意欲涵蓋裝置在使用或操作中除了諸圖所描繪之定向以外的不同定向。舉例而言，若將諸圖中之裝置翻轉，則被描述為在其他元件或特徵「下方」或「下面」或「之下」的元件將接著被定向為在其他元件或特徵「上方」。因此，例示性術語「下方」及「之下」可涵蓋上方之定向及下方之定向兩者。另外，亦將理解，當將層稱作在兩個層「之間」時，其可為兩個層之間的唯一層，或亦可存在一個或多個介入層。
將理解，術語「第一」、「第二」、「第三」等等在本文中用以區分一個元件與另一元件，且該等元件並不受到此等術語限制。因此，在一例示性實施例中之「第一」元件可被描述為在另一例示性實施例中之「第二」元件。如本文中所使用，除非上下文另有清楚指示，否則單數形式「一」及「該」意欲亦包括複數形式。
本文中，當兩個或多於兩個元件或值被描述為彼此實質上相同或大約相等時，應理解，該等元件或值彼此相同，彼此不可區分，或彼此可區分，但功能上彼此相同，此將為一般熟習此項技術者所理解。另外，當兩個程序被描述為實質上同時地或在彼此實質上相同的時間執行時，應理解，該等程序可在確切相同時間或在大約相同時間執行，此將為一般熟習此項技術者所理解。將進一步理解，當兩個組件或方向被描述為彼此實質上平行或垂直延伸時，兩個組件或方向彼此確切地平行或垂直延伸，或彼此大致平行或垂直延伸，此將為一般熟習此項技術者所理解。
圖1為說明根據本發明概念之例示性實施例之記憶體裝置的方塊圖。
參看圖1，記憶體裝置10包括記憶體胞元陣列100、控制器(亦被稱作控制器電路) 200、列解碼器(亦被稱作列解碼器電路) 300、多工器(亦被稱作多工器電路) 400、連接至多工器電路400之複數個寫入驅動器(亦被稱作寫入驅動器電路) 500、連接至多工器電路400之複數個感測放大器(亦被稱作感測放大器電路) 600、及資料輸入/輸出(I/O)緩衝器(亦被稱作資料I/O緩衝器電路) 700。
在例示性實施例中，記憶體裝置10可為靜態隨機存取記憶體(SRAM)裝置。然而，記憶體裝置10並不限於此情形。
記憶體胞元陣列100可包括以列及行而配置之複數個記憶體胞元。複數個記憶體胞元可連接至第一至第n字線WL1~WLn、第一至第m位元線BL1~BLm、及第一至第m互補位元線BLB1~BLBm。此處，n及m表示正整數。複數個記憶體胞元中之每一者可為(例如) SRAM胞元。然而，複數個記憶體胞元中之每一者並不限於此情形。
控制器200可基於命令信號CMD及位址信號ADDR來控制記憶體裝置10之操作。命令信號CMD及位址信號ADDR可自外部裝置(例如，在記憶體裝置10外部之裝置)予以接收。
控制器200可基於位址信號ADDR來產生列位址RA及行位址CA，將列位址RA提供至列解碼器300，且將行位址CA提供至多工器電路400。另外，控制器200可基於命令信號CMD來產生寫入啟用信號W_EN及讀取啟用信號R_EN，且將寫入啟用信號W_EN及讀取啟用信號R_EN提供至多工器電路400。
列解碼器300可透過第一至第n字線WL1~WLn而耦接至記憶體胞元陣列100。列解碼器300可解碼自控制器200提供之列位址RA，且藉由啟動第一至第n字線WL1~WLn中對應於列位址RA之字線來選擇包括於記憶體胞元陣列100中之複數個列中之一者。舉例而言，列解碼器300可將字線驅動電壓施加至對應於列位址RA之字線。
多工器電路400可透過第一至第m位元線BL1~BLm及第一至第m互補位元線BLB1~BLBm而耦接至記憶體胞元陣列100。多工器電路400可解碼自控制器200提供之行位址CA，且自第一至第位元線BL1~BLm及第一至第m互補位元線BLB1~BLBm當中選擇對應於行位址CA之位元線及互補位元線。
另外，當啟動自控制器200提供之寫入啟用信號W_EN時，多工器電路400可將來自對應於行位址CA之行之寫入驅動器500及感測放大器600當中的寫入驅動器500耦接至選定位元線及選定互補位元線。舉例而言，當啟動寫入啟用信號W_EN時，多工器電路400可將來自複數個寫入驅動器500當中的對應於行位址CA之寫入驅動器500連接至選定位元線及選定互補位元線。在此狀況下，資料I/O緩衝器700可將自外部裝置接收之資料DT提供至對應於行位址CA之寫入驅動器500，且對應於行位址CA之寫入驅動器500可透過選定位元線及選定互補位元線而將資料DT儲存於記憶體胞元陣列100中。
替代地，當啟動自控制器200提供之讀取啟用信號R_EN時，多工器電路400可將來自對應於行位址CA之行之寫入驅動器500及感測放大器600當中的感測放大器600耦接至選定位元線及選定互補位元線。舉例而言，當啟動讀取啟用信號R_EN時，多工器電路400可將來自複數個感測放大器600當中的對應於行位址CA之感測放大器600連接至選定位元線及選定互補位元線。在此狀況下，對應於行位址CA之感測放大器600可基於選定位元線之電壓及選定互補位元線之電壓來產生讀取資料DT，且資料I/O緩衝器700可將自對應於行位址CA之感測放大器600接收之資料DT提供至外部裝置。
如圖1所說明，包括於記憶體裝置10中之記憶體胞元陣列100可進一步包括第一至第m輔助位元線ABL1~ABLm (其實質上平行於第一至第m位元線BL1~BLm延伸)、及第一至第m輔助互補位元線ABLB1~ABLBm (其實質上平行於第一至第m互補位元線BLB1~BLBm延伸)。
另外，包括於記憶體裝置10中之記憶體胞元陣列100可進一步包括耦接於第一至第m位元線BL1~BLm與第一至第m輔助位元線ABL1~ABLm之間及第一至第m互補位元線BLB1~BLBm與第一至第m輔助互補位元線ABLB1~ABLBm之間的開關電路110。在例示性實施例中，開關電路110可回應於由控制器200提供之寫入信號WS而接通。
在寫入操作期間，控制器200可將在啟動狀態中之寫入信號WS提供至開關電路110。在此狀況下，開關電路110可回應於在啟動狀態中之寫入信號WS而接通，使得第一至第m輔助位元線ABL1~ABLm分別電氣連接至第一至第m位元線BL1~BLm，且第一至第m輔助互補位元線ABLB1~ABLBm分別電氣連接至第一至第m互補位元線BLB1~BLBm。因此，記憶體裝置10可在寫入信號WS被啟動時執行寫入操作。
在讀取操作期間，控制器200可將在撤銷啟動狀態中之寫入信號WS提供至開關電路110。在此狀況下，開關電路110可回應於在撤銷啟動狀態中之寫入信號WS而關斷，使得第一至第m輔助位元線ABL1~ABLm分別自第一至第m位元線BL1~BLm電氣斷接，且第一至第m輔助互補位元線ABLB1~ABLBm分別自第一至第m互補位元線BLB1~BLBm電氣斷接。因此，記憶體裝置10可在寫入信號WS被撤銷啟動時執行讀取操作。
舉例而言，在例示性實施例中，寫入信號WS可具有指示寫入操作之第一值、及指示讀取操作之第二值。回應於接收到具有指示寫入操作之第一值的寫入信號，開關電路110可將複數個輔助位元線ABL1~ABLm電氣連接至複數個位元線BL1~BLm，且可將複數個輔助互補位元線ABLB1~ABLBm電氣連接至複數個互補位元線BLB1~BLBm。回應於接收到具有指示讀取操作之第二值的寫入信號，開關電路110可將複數個輔助位元線ABL1~ABLm自複數個位元線BL1~BLm電氣斷接，且可將複數個輔助互補位元線ABLB1~ABLBm自複數個互補位元線BLB1~BLBm電氣斷接。
圖2為說明根據本發明概念之例示性實施例的包括於圖1之記憶體裝置中的記憶體胞元陣列之實例的電路圖。
出於解釋方便起見，圖2中僅說明包括於來自第一至第m行當中之第k行中之記憶體胞元。此處，k表示等於或小於m之正整數。應理解，包括於除了第k行以外之行中的記憶體胞元與參考圖2所描述之記憶體胞元具有相似結構及組配。
參看圖2，記憶體胞元陣列100之第k行可包括分別耦接至第一至第n字線WL1~WLn之第一至第n記憶體胞元101。
由於包括於記憶體胞元陣列100中之複數個記憶體胞元101之結構相同，故出於解釋方便起見而將在本文中僅描述耦接至第k行中之第一字線WL1的記憶體胞元101之結構。
記憶體胞元101可包括第一電晶體M1、第二電晶體M2、及資料儲存電路103。
資料儲存電路103可儲存一個資料位元。
在例示性實施例中，資料儲存電路103可包括第一反相器INV1及第二反相器INV2。
第一反相器INV1之輸出電極可耦接至第二反相器INV2之輸入電極，且第二反相器INV2之輸出電極可耦接至第一反相器INV1之輸入電極，使得第一反相器INV1及第二反相器INV2形成鎖存器電路。
第一電晶體M1可耦接於第k位元線BLk與第一反相器INV1之輸入電極之間。第一電晶體M1可包括耦接至第一字線WL1之閘極。
第二電晶體M2可耦接於第k互補位元線BLBk與第二反相器INV2之輸入電極之間。第二電晶體M2可包括耦接至第一字線WL1之閘極。
包括於記憶體胞元陣列100中之複數個記憶體胞元101中之每一者可具有與耦接至第k行中之第一字線WL1的記憶體胞元101之結構相同的結構，如圖2所展示。
如上文所描述，記憶體胞元陣列100可進一步包括耦接於第一至第m位元線BL1~BLm與第一至第m輔助位元線ABL1~ABLm之間及第一至第m互補位元線BLB1~BLBm與第一至第m輔助互補位元線ABLB1~ABLBm之間的開關電路110。
如圖2所說明，開關電路110可包括複數個第一開關SW1、複數個第二開關SW2、複數個第三開關SW3、及複數個第四開關SW4。記憶體胞元陣列100之第一至第m行中之每一者可包括第一開關SW1中之一者、第二開關SW2中之一者、第三開關SW3中之一者、及第四開關SW4中之一者。
參看圖2，第一開關SW1可耦接於第k位元線BLk之第一末端與第k輔助位元線ABLk之第一末端之間。第二開關SW2可耦接於第k位元線BLk之第二末端與第k輔助位元線ABLk之第二末端之間。第三開關SW3可耦接於第k互補位元線BLBk之第一末端與第k輔助互補位元線ABLBk之第一末端之間。第四開關SW4可耦接於第k互補位元線BLBk之第二末端與第k輔助互補位元線ABLBk之第二末端之間。
第一開關SW1、第二開關SW2、第三開關SW3及第四開關SW4可回應於由控制器200提供之寫入信號WS而接通。
因此，耦接至對應於同一記憶體胞元101之位元線BLk及互補位元線BLBk的第一開關SW1、第二開關SW2、第三開關SW3及第四開關SW4可回應於寫入信號WS而實質上同時地接通。第一開關SW1、第二開關SW2、第三開關SW3及第四開關SW4可在寫入操作期間接通，且可在讀取操作期間關斷。
在例示性實施例中，單個信號可用作寫入信號WS及寫入啟用信號W_EN兩者。舉例而言，單個信號可在單個記憶體組架構中用作寫入信號WS及寫入啟用信號W_EN兩者。在單記憶體組架構中，圖2所展示之記憶體胞元陣列可包括第一開關SW1、第二開關SW2、第三開關SW3及第四開關SW4，且可利用單個多工器。在例示性實施例中，可利用多記憶體組架構，其中寫入信號WS及寫入啟用信號W_EN為單獨信號，圖2所展示之記憶體胞元陣列包括第一開關SW1及第三開關SW3，且不包括第二開關SW2及第四開關SW4，且其中利用複數個多工器。
在例示性實施例中，寫入信號WS可具有指示寫入操作之第一值、及指示讀取操作之第二值。
在圖2所展示之記憶體胞元陣列包括第一開關SW1、第二開關、第三開關SW3及第四開關SW4的例示性實施例中，第一開關SW1及第二開關SW2可回應於接收到具有指示寫入操作之第一值的寫入信號而將第k輔助位元線ABLk電氣連接至第k位元線BLk，且可回應於接收到具有指示讀取操作之第二值的寫入信號而將第k輔助位元線ABLk自第k位元線BLk電氣斷接。另外，第三開關SW3及第四開關SW4可回應於接收到具有指示寫入操作之第一值的寫入信號而將第k輔助互補位元線ABLBk電氣連接至第k互補位元線BLBk，且可回應於接收到具有指示讀取操作之第二值的寫入信號而將第k輔助互補位元線ABLBk自第k互補位元線BLBk電氣斷接。
在圖2所展示之記憶體胞元陣列包括第一開關SW1及第三開關SW3且不包括第二開關SW2及第四開關SW4的例示性實施例中，第一開關SW1可回應於接收到具有指示寫入操作之第一值的寫入信號而將第k輔助位元線ABLk電氣連接至第k位元線BLk，且可回應於接收到具有指示讀取操作之第二值的寫入信號而將第k輔助位元線ABLk自第k位元線BLk電氣斷接。另外，第三開關SW3可回應於接收到具有指示寫入操作之第一值的寫入信號而將第k輔助互補位元線ABLBk電氣連接至第k互補位元線BLBk，且可回應於接收到具有指示讀取操作之第二值的寫入信號而將第k輔助互補位元線ABLBk自第k互補位元線BLBk電氣斷接。
因此，在寫入操作期間，包括於開關電路110中之第一開關SW1、第二開關SW2、第三開關SW3及第四開關SW4可接通，使得輔助位元線ABLk電氣連接至位元線BLk，且輔助互補位元線ABLBk電氣連接至互補位元線BLBk。
替代地，在讀取操作期間，包括於開關電路110中之第一開關SW1、第二開關SW2、第三開關SW3及第四開關SW4可關斷，使得輔助位元線ABLk自位元線BLk電氣斷接，且輔助互補位元線ABLBk自互補位元線BLBk電氣斷接。
在例示性實施例中，在寫入操作期間，控制器200可通常將寫入信號WS提供至包括於開關電路110中之複數個第一開關SW1、複數個第二開關SW2、複數個第三開關SW3及複數個第四開關SW4。在此狀況下，在寫入操作期間，第一至第m輔助位元線ABL1~ABLm分別電氣連接至第一至第m位元線BL1~BLm，且第一至第m輔助互補位元線ABLB1~ABLBm分別電氣連接至第一至第m互補位元線BLB1~BLBm。
在例示性實施例中，在寫入操作期間，控制器200可將寫入信號WS僅提供至包括於對應於行位址CA之行中的第一開關SW1、第二開關SW2、第三開關SW3及第四開關SW4，而非提供至包括於開關電路110中之每一開關。在此狀況下，在寫入操作期間，包括於對應於行位址CA之行中的輔助位元線ABLk及位元線BLk彼此電氣連接，且包括於對應於行位址CA之行中的輔助互補位元線ABLBk及互補位元線BLBk彼此電氣連接。
在例示性實施例中，第一至第m輔助位元線ABL1~ABLm中之每一者之寬度可大於第一至第m位元線BL1~BLm中之每一者之寬度。另外，第一至第m輔助互補位元線ABLB1~ABLBm中之每一者之寬度可大於第一至第m互補位元線BLB1~BLBm中之每一者之寬度。
另外，在例示性實施例中，第一至第m位元線BL1~BLm中之每一者之寬度可實質上等於第一至第m互補位元線BLB1~BLBm中之每一者之寬度，且第一至第m輔助位元線ABL1~ABLm中之每一者之寬度可實質上等於第一至第m輔助互補位元線ABLB1~ABLBm中之每一者之寬度。
通常，當金屬線之寬度相對小時，金屬線之電阻相對大且金屬線之寄生電容相對小。替代地，當金屬線之寬度相對大時，金屬線之電阻相對小且金屬線之寄生電容相對大。
如上文所描述，在例示性實施例中，第一至第m輔助位元線ABL1~ABLm中之每一者之寬度可大於第一至第m位元線BLB1~BLBm中之每一者之寬度，且第一至第m輔助互補位元線ABLB1~ABLBm中之每一者之寬度可大於第一至第m互補位元線BLB1~BLBm中之每一者之寬度。因此，第一至第m輔助位元線ABL1~ABLm中之每一者之電阻可小於第一至第m位元線BL1~BLm中之每一者之電阻，且第一至第m輔助位元線ABL1~ABLm中之每一者之寄生電容可大於第一至第m位元線BL1~BLm中之每一者之寄生電容。另外，第一至第m輔助互補位元線ABLB1~ABLBm中之每一者之電阻可小於第一至第m互補位元線BLB1~BLBm中之每一者之電阻，且第一至第m輔助互補位元線ABLB1~ABLBm中之每一者之寄生電容可大於第一至第m互補位元線BLB1~BLBm中之每一者之寄生電容。
如圖1及圖2所展示，複數個位元線BL1~BLm、複數個互補位元線BLB1~BLBm、複數個輔助位元線ABL1~ABLm及複數個輔助互補位元線ABLB1~ABLBm在第一方向上延伸，且複數個字線WL1~WLn在與第一方向交叉之第二方向上延伸。
圖3為說明根據本發明概念之例示性實施例的包括於圖1之記憶體裝置中的複數個位元線、複數個互補位元線、複數個輔助位元線及複數個輔助互補位元線之配置之實例的圖解。
如圖3所說明，在例示性實施例中，第一至第m位元線BL1~BLm、第一至第m互補位元線BLB1~BLBm、第一至第m輔助位元線ABL1~ABLm及第一至第m輔助互補位元線ABLB1~ABLBm可形成於同一層L1上。
在此狀況下，開關電路110 (開關SW1、SW2、SW3及SW4)可形成於層L1上。在寫入操作期間，第一至第m位元線BL1~BLm及第一至第m輔助位元線ABL1~ABLm可透過形成於層L1上之開關電路110而彼此電氣連接，且第一至第m互補位元線BLB1~BLBm及第一至第m輔助互補位元線ABLB1~ABLBm可透過形成於層L1上之開關電路110而彼此電氣連接。
圖4為說明根據本發明概念之例示性實施例的包括於圖1之記憶體裝置中的複數個位元線、複數個互補位元線、複數個輔助位元線及複數個輔助互補位元線之配置之實例的圖解。
如圖4所說明，在例示性實施例中，第一至第m位元線BL1~BLm及第一至第m互補位元線BLB1~BLBm可形成於第一層L1上，且第一至第m輔助位元線ABL1~ABLm及第一至第m輔助互補位元線ABLB1~ABLBm可形成於第三層L3上，第三層L3位於第一層L1上方。
在此狀況下，開關電路110 (例如，開關SW1、SW2、SW3及SW4)可形成於第一層L1與第三層L3之間。在寫入操作期間，第一至第m位元線BL1~BLm及第一至第m輔助位元線ABL1~ABLm可透過形成於第一層L1與第三層L3之間的開關電路110而彼此電氣連接，且第一至第m互補位元線BLB1~BLBm及第一至第m輔助互補位元線ABLB1~ABLBm可透過形成於第一層L1與第三層L3之間的開關電路110而彼此電氣連接。
圖5為說明根據本發明概念之例示性實施例的包括於圖1之記憶體裝置中的複數個字線、複數個位元線、複數個互補位元線、複數個輔助位元線及複數個輔助互補位元線之配置之實例的圖解。
圖5之第一層L1及第三層L3可與圖4之第一層L1及第三層L3相同。出於解釋方便起見，圖5中未展示形成於第一層L1與第三層L3之間的開關電路110。
參看圖5，包括於記憶體裝置10中之第一至第n字線WL1~WLn可形成於第二層L2上，第二層L2位於第一層L1與第三層L3之間。舉例而言，在圖5中，第二層L2位於第一層L1上方且位於第三層L3下方。
在此狀況下，形成於第一層L1與第三層L3之間的開關電路110經形成使得其不接觸第二層L2上之第一至第n字線WL1~WLn。
圖6為說明根據本發明概念之例示性實施例的圖1之記憶體裝置之寫入效能增加的圖解。
參看圖1、圖2及圖6，在寫入操作期間，包括於記憶體裝置10中之寫入驅動器500可在寫入啟用信號W_EN被啟動時透過位元線BLk及互補位元線BLBk而將一個資料位元儲存於記憶體胞元101之資料儲存電路103中。
圖6表示在記憶體胞元101儲存邏輯高位準之位元時將邏輯低位準之位元寫入於記憶體胞元101中的程序。
當寫入驅動器500在寫入啟用信號W_EN被啟動之後將低位準之電壓施加至位元線BLk時，位元線BLk之電壓V_BL自邏輯高位準減低至邏輯低位準。
當位元線BLk之電阻及互補位元線BLBk之電阻相對小時，位元線BLk之電壓V_BL可自邏輯高位準快速地減低至邏輯低位準，如由圖6中之G1所指示。
替代地，當位元線BLk之電阻及互補位元線BLBk之電阻相對大時，位元線BLk之電壓V_BL可自邏輯高位準緩慢地減低至邏輯低位準，如由圖6中之G2所指示。在此狀況下，寫入操作可未在寫入啟用信號W_EN被撤銷啟動之前完成，且可發生寫入錯誤。
如上文所描述，在根據本發明概念之例示性實施例之記憶體裝置10中，在寫入操作期間，第一至第m輔助位元線ABL1~ABLm (其可具有相對大寬度)可分別電氣連接至第一至第m位元線BL1~BLm (其可具有相對小寬度)。另外，第一至第m輔助互補位元線ABLB1~ABLBm (其可具有相對大寬度)可分別電氣連接至第一至第m互補位元線BLB1~BLBm (其可具有相對小寬度)。
因此，根據本發明概念之例示性實施例，在寫入操作期間，寫入驅動器500與記憶體胞元101之間的位元線之有效電阻減低。因此，記憶體裝置10之寫入效能可增加。
圖7為說明根據本發明概念之例示性實施例的圖1之記憶體裝置之讀取效能增加的圖解。
圖7表示在記憶體胞元101儲存邏輯高位準之位元時自記憶體胞元101讀取一個資料位元的程序。
參看圖1、圖2及圖7，在啟動讀取啟用信號R_EN之後，位元線BLk之電壓V_BL及互補位元線BLBk之電壓V_BLB可基於儲存於記憶體胞元101中之資料之邏輯位準而改變。在啟動讀取啟用信號R_EN時，感測放大器600可基於位元線BLk之電壓V_BL與互補位元線BLBk之電壓V_BLB之間的差來判定儲存於記憶體胞元101中之資料的邏輯位準。舉例而言，對應於行位址CA之感測放大器600可基於選定位元線之電壓與選定互補位元線之電壓之間的差來產生資料。
當位元線BLk之寄生電容及互補位元線BLBk之寄生電容相對大時，互補位元線BLBk之電壓V_BLB可自邏輯高位準緩慢地減低至邏輯低位準，如由圖7中之G3所指示。在此狀況下，位元線BLk之電壓V_BL與互補位元線BLBk之電壓V_BLB之間的差可緩慢地增加，且因此可發生讀取錯誤。
替代地，當位元線BLk之寄生電容及互補位元線BLBk之寄生電容相對小時，互補位元線BLBk之電壓V_BLB可自邏輯高位準快速地減低至邏輯低位準，如由圖7中之G4所指示。
當第一至第m輔助位元線ABL1~ABLm (其可具有相對大寬度)分別電氣連接至第一至第m位元線BL1~BLm (其可具有相對小寬度)，且第一至第m輔助互補位元線ABLB1~ABLBm (其可具有相對大寬度)分別電氣連接至第一至第m互補位元線BLB1~BLBm (其可具有相對小寬度)時，感測放大器600與記憶體胞元101之間的位元線之有效寄生電容可增加。
然而，如上文所描述，在根據本發明概念之例示性實施例之記憶體裝置10中，在讀取操作期間，第一至第m輔助位元線ABL1~ABLm可分別自第一至第m位元線BL1~BLm電氣斷接，且第一至第m輔助互補位元線ABLB1~ABLBm可分別自第一至第m互補位元線BLB1~BLBm電氣斷接。
因此，根據本發明概念之例示性實施例，在讀取操作期間，感測放大器600與記憶體胞元101之間的位元線之有效寄生電容減低。因此，記憶體裝置10之讀取效能可增加。
圖8為說明根據本發明概念之例示性實施例的包括於圖1之記憶體裝置中的多工器電路之實例的方塊圖。
參看圖8，在例示性實施例中，多工器電路400可包括耦接於位元線BLk與第一寫入驅動器500-1之間的第三電晶體M3、耦接於位元線BLk與感測放大器600之間的第四電晶體M4、耦接於互補位元線BLBk與第二寫入驅動器500-2之間的第五電晶體M5、及耦接於互補位元線BLBk與感測放大器600之間的第六電晶體M6。
在例示性實施例中，第三電晶體M3及第五電晶體M5可為(例如) n型金屬氧化物半導體(NMOS)電晶體，且第四電晶體M4及第六電晶體M6可為(例如) p型金屬氧化物半導體(PMOS)電晶體。
參看圖1及圖8，多工器電路400可基於自控制器200接收之行位址CA、寫入啟用信號W_EN及讀取啟用信號R_EN而在內部產生寫入選擇信號WRS及讀取選擇信號RDS。
舉例而言，當基於行位址CA來選擇位元線BLk及互補位元線BLBk時，可在啟動寫入啟用信號W_EN時啟動寫入選擇信號WRS，且可在啟動讀取啟用信號R_EN時啟動讀取選擇信號RDS。
因此，當基於行位址CA來選擇位元線BLk及互補位元線BLBk時，在啟動寫入啟用信號W_EN時，第一寫入驅動器500-1可耦接至位元線BLk且第二寫入驅動器500-2可耦接至互補位元線BLBk以執行寫入操作。
替代地，當基於行位址CA來選擇位元線BLk及互補位元線BLBk時，在啟動讀取啟用信號R_EN時，感測放大器600可耦接至位元線BLk及互補位元線BLBk以執行讀取操作。
圖9為說明根據本發明概念之例示性實施例的圖1之記憶體裝置之操作的圖解。
參看圖1及圖9，在寫入操作期間，控制器200可將在啟動狀態中之寫入信號WS提供至耦接至選定位元線BLk及選定互補位元線BLBk之第一開關SW1、第二開關SW2、第三開關SW3及第四開關SW4。
因此，第一開關SW1、第二開關SW2、第三開關SW3及第四開關SW4可接通。因此，輔助位元線ABLk電氣連接至位元線BLk，且輔助互補位元線ABLBk電氣連接至互補位元線BLBk。
另外，多工器電路400可接通第三電晶體M3及第五電晶體M5。因此，第一寫入驅動器500-1耦接至位元線BLk且第二寫入驅動器500-2耦接至互補位元線BLBk。
因此，第一寫入驅動器500-1及第二寫入驅動器500-2可透過位元線BLk及互補位元線BLBk而將資料儲存於記憶體胞元101中。
由於輔助位元線ABLk電氣連接至位元線BLk，且輔助互補位元線ABLBk電氣連接至互補位元線BLBk，故位元線BLk之有效電阻及互補位元線BLBk之有效電阻可減低。因此，記憶體裝置10之寫入效能可增加。
替代地，在讀取操作期間，控制器200可將在撤銷啟動狀態中之寫入信號WS提供至耦接至選定位元線BLk及選定互補位元線BLBk之第一開關SW1、第二開關SW2、第三開關SW3及第四開關SW4。
因此，第一開關SW1、第二開關SW2、第三開關SW3及第四開關SW4關斷。因此，輔助位元線ABLk自位元線BLk電氣斷接，且輔助互補位元線ABLBk自互補位元線BLBk電氣斷接。
另外，多工器電路400可接通第四電晶體M4及第六電晶體M6。因此，感測放大器600耦接至位元線BLk及互補位元線BLBk。
因此，感測放大器600可基於位元線BLk之電壓V_BL與互補位元線BLBk之電壓V_BLB之間的差來讀取儲存於記憶體胞元101中之資料。
由於輔助位元線ABLk自位元線BLk電氣斷接，且輔助互補位元線ABLBk自互補位元線BLBk電氣斷接，故位元線BLk之有效寄生電容及互補位元線BLBk之有效寄生電容可減低。因此，記憶體裝置10之讀取效能可增加。
另外，根據例示性實施例，由於記憶體裝置10係使用第一至第m輔助位元線ABL1~ABLm及第一至第m輔助互補位元線ABLB1~ABLBm (其對應於被動元件)予以形成，故記憶體裝置10可以小的大小及低的成本予以形成，同時寫入效能及讀取效能兩者被改良。
參看圖9所展示之記憶體胞元101，第一電晶體M1之閘極電極可連接至第一字線WL1，第一電晶體M1之第一電極(例如，源極電極或汲極電極)可連接至第k位元線BLk，且第一電晶體M1之第二電極(例如，源極電極或汲極電極)可連接至第一反相器INV1之輸入電極。第二電晶體M2之閘極電極可連接至第一字線WL1，第二電晶體M2之第一電極(例如，源極電極或汲極電極)可連接至第k互補位元線BLBk，且第二電晶體M2之第二電極(例如，源極電極或汲極電極)可連接至第二反相器INV2之輸入電極。
參看圖9，記憶體裝置10可使用VDD 預充電組配或VSS 預充電組配予以組配。
在VDD 預充電組配中，第一開關SW1、第二開關SW2、第三開關SW3、第四開關SW4、第一電晶體M1、第二電晶體M2、第三電晶體M3及第五電晶體M5各自為NMOS電晶體，且第四電晶體M4及第六電晶體M6各自為PMOS電晶體。
在VSS 預充電組配中，第一開關SW1、第二開關SW2、第三開關SW3、第四開關SW4、第一電晶體M1、第二電晶體M2、第三電晶體M3及第五電晶體M5各自為PMOS電晶體，且第四電晶體(M4)及第六電晶體(M6)各自為NMOS電晶體。
根據本發明概念之例示性實施例，在寫入操作期間的複數個位元線BL1~BLm中之每一者及複數個互補位元線BLB1~BLBm中之每一者之有效電阻小於在讀取操作期間的複數個位元線BL1~BLm中之每一者及複數個互補位元線BLB1~BLBm中之每一者之有效電阻。另外，在讀取操作期間的複數個位元線BL1~BLm中之每一者及複數個互補位元線BLB1~BLBm中之每一者之有效寄生電容小於在寫入操作期間的複數個位元線BL1~BLm中之每一者及複數個互補位元線BLB1~BLBm中之每一者之有效寄生電容。
圖10為說明根據本發明概念之例示性實施例之行動系統的方塊圖。
參看圖10，行動系統800包括應用程式處理器AP 810、連接性電路820、使用者介面830、非依電性記憶體裝置NVM 840、依電性記憶體裝置VM 850及電力供應器860。在例示性實施例中，行動系統800可為(例如)行動電話、智慧型電話、個人數位助理(PDA)、攜帶型多媒體播放器(PMP)、數位攝影機、音樂播放器、攜帶型遊戲主控台、導航系統等等。
應用程式處理器810可執行諸如網頁瀏覽器、遊戲應用程式、視訊播放器等等之應用程式。
連接性電路(亦被稱作網路介面) 820可執行與外部裝置之有線或無線通訊。
依電性記憶體裝置850可儲存由應用程式處理器810處理之資料或可操作為工作記憶體。依電性記憶體裝置850可為圖1之記憶體裝置10。上文參考圖1至圖9而描述圖1之記憶體裝置10的結構及操作。因此，本文中省略依電性記憶體裝置850之進一步詳細描述。
非依電性記憶體裝置840可儲存用於對行動系統800開機之開機影像。
使用者介面830可包括諸如小鍵盤、觸控螢幕等等之至少一個輸入裝置、及諸如揚聲器、顯示裝置等等之至少一個輸出裝置。電力供應器860可將電力供應電壓供應至行動系統800。
在例示性實施例中，行動系統800可進一步包括影像處理器及/或儲存裝置，諸如記憶體卡、固態磁碟機(SSD)等等。
雖然已參考本發明概念之例示性實施例而特定地展示及描述本發明概念，但一般熟習此項技術者將理解，在不脫離如由以下申請專利範圍所界定的本發明概念之精神及範疇的情況下，可對例示性實施例進行形式及細節之各種改變。
10‧‧‧記憶體裝置
100‧‧‧記憶體胞元陣列
101‧‧‧記憶體胞元
103‧‧‧資料儲存電路
110‧‧‧開關電路
200‧‧‧控制器
300‧‧‧列解碼器
400‧‧‧多工器
500‧‧‧寫入驅動器
500-1‧‧‧第一寫入驅動器
500-2‧‧‧第二寫入驅動器
600‧‧‧感測放大器
700‧‧‧資料輸入/輸出(I/O)緩衝器
800‧‧‧行動系統
810‧‧‧應用程式處理器AP
820‧‧‧連接性電路
830‧‧‧使用者介面
840‧‧‧非依電性記憶體裝置NVM
850‧‧‧依電性記憶體裝置VM
860‧‧‧電力供應器
ABL1、ABLm、ABLk‧‧‧輔助位元線
ABLB1、ABLBm、ABLBk‧‧‧輔助互補位元線
ADDR‧‧‧位址信號
BL1、BLm、BLk‧‧‧位元線
BLB1、BLBm、BLBk‧‧‧互補位元線
CA‧‧‧行位址
CMD‧‧‧命令信號
DT‧‧‧資料
G1、G4‧‧‧快速減低
G2、G3‧‧‧緩慢減低
INV1‧‧‧第一反相器
INV2‧‧‧第二反相器
L1‧‧‧第一層
L2‧‧‧第二層
L3‧‧‧第三層
M1‧‧‧第一電晶體
M2‧‧‧第二電晶體
M3‧‧‧第三電晶體
M4‧‧‧第四電晶體
M5‧‧‧第五電晶體
M6‧‧‧第六電晶體
RA‧‧‧列位址
RDS‧‧‧讀取選擇信號
R_EN‧‧‧讀取啟用信號
SW1‧‧‧第一開關
SW2‧‧‧第二開關
SW3‧‧‧第三開關
SW4‧‧‧第四開關
V_BL‧‧‧位元線之電壓
V_BLB‧‧‧互補位元線之電壓
W_EN‧‧‧寫入啟用信號
WL1、WLn‧‧‧字線
WRS‧‧‧寫入選擇信號
WS‧‧‧寫入信號
本發明概念之以上及其他特徵將藉由參考隨附圖式來詳細地描述其例示性實施例而變得更顯而易見，在圖式中：
圖1為說明根據本發明概念之例示性實施例之記憶體裝置的方塊圖。
圖2為說明根據本發明概念之例示性實施例的包括於圖1之記憶體裝置中的記憶體胞元陣列之實例的電路圖。
圖3為說明根據本發明概念之例示性實施例的包括於圖1之記憶體裝置中的複數個位元線、複數個互補位元線、複數個輔助位元線及複數個輔助互補位元線之配置之實例的圖解。
圖4為說明根據本發明概念之例示性實施例的包括於圖1之記憶體裝置中的複數個位元線、複數個互補位元線、複數個輔助位元線及複數個輔助互補位元線之配置之實例的圖解。
圖5為說明根據本發明概念之例示性實施例的包括於圖1之記憶體裝置中的複數個位元線、複數個互補位元線、複數個輔助位元線及複數個輔助互補位元線之配置之實例的圖解。
圖6為說明根據本發明概念之例示性實施例的圖1之記憶體裝置之寫入效能增加的圖解。
圖7為說明根據本發明概念之例示性實施例的圖1之記憶體裝置之讀取效能增加的圖解。
圖8為說明根據本發明概念之例示性實施例的包括於圖1之記憶體裝置中的多工器電路之實例的方塊圖。
圖9為說明根據本發明概念之例示性實施例的圖1之記憶體裝置之操作的圖解。
圖10為說明根據本發明概念之例示性實施例之行動系統的方塊圖。

Claims (20)

  1. 一種記憶體裝置，其包含： 一記憶體胞元，其儲存一單個位元； 一字線，其連接至該記憶體胞元； 一位元線，其連接至該記憶體胞元； 一互補位元線，其連接至該記憶體胞元； 一輔助位元線； 一輔助互補位元線；及 一開關電路，其中該開關電路在一寫入操作期間將該輔助位元線電氣連接至該位元線、在該寫入操作期間將該輔助互補位元線電氣連接至該互補位元線、在一讀取操作期間將該輔助位元線從該位元線電氣斷接，且在該讀取操作期間將該輔助互補位元線從該互補位元線電氣斷接。
  2. 如請求項1之記憶體裝置，其中該位元線、該互補位元線、該輔助位元線及該輔助互補位元線在一第一方向上延伸。
  3. 如請求項1之記憶體裝置，其中該字線在與該第一方向交叉之一第二方向上延伸。
  4. 如請求項1之記憶體裝置，其中該輔助位元線之一寬度大於該位元線之一寬度。
  5. 如請求項4之記憶體裝置，其中該輔助互補位元線之一寬度大於該互補位元線之一寬度。
  6. 如請求項5之記憶體裝置，其中該位元線之該寬度實質上等於該互補位元線之該寬度。
  7. 如請求項6之記憶體裝置，其中該輔助位元線之該寬度實質上等於該輔助互補位元線之該寬度。
  8. 如請求項1之記憶體裝置，其中該記憶體胞元包含一第一電晶體、一第二電晶體及一資料儲存電路。
  9. 如請求項8之記憶體裝置，其中該資料儲存電路包含： 一第一反相器，其包含一輸入電極及一輸出電極；及 一第二反相器，其包含一輸入電極及一輸出電極， 其中該第一反相器之該輸出電極被連接至該第二反相器之該輸入電極，且該第二反相器之該輸出電極被連接至該第一反相器之該輸入電極。
  10. 如請求項9之記憶體裝置， 其中該第一電晶體之一閘極電極被連接至該字線，該第一電晶體之一第一電極被連接至該位元線，且該第一電晶體之一第二電極被連接至該第一反相器之該輸入電極， 其中該第二電晶體之一閘極電極被連接至該字線，該第二電晶體之一第一電極被連接至該互補位元線，且該第二電晶體之一第二電極被連接至該第二反相器之該輸入電極。
  11. 如請求項10之記憶體裝置，其中該開關電路包含： 一第一開關，其連接於該位元線之一第一末端與該輔助位元線之一第一末端之間； 一第二開關，其連接於該位元線之一第二末端與該輔助位元線之一第二末端之間； 一第三開關，其連接於該互補位元線之一第一末端與該輔助互補位元線之一第一末端之間；及 一第四開關，其連接於該互補位元線之一第二末端與該輔助互補位元線之一第二末端之間。
  12. 如請求項11之記憶體裝置，其中該第一開關、該第二開關、該第三開關及該第四開關回應於該開關電路接收到一寫入信號而在實質上相同的時間被接通。
  13. 如請求項11之記憶體裝置，其中該第一開關、該第二開關、該第三開關及該第四開關在該寫入操作期間被接通。
  14. 如請求項11之記憶體裝置，其中該第一開關、該第二開關、該第三開關及該第四開關在該讀取操作期間被關斷。
  15. 如請求項1之記憶體裝置，其中該位元線、該互補位元線、該輔助位元線、該輔助互補位元線及該開關電路係形成於該記憶體裝置中之同一層上。
  16. 如請求項1之記憶體裝置，其中該位元線及該互補位元線係形成於該記憶體裝置中之一第一層上，該輔助位元線及該輔助互補位元線係形成於該記憶體裝置中之一第三層上，且該開關電路係形成於該第一層與該第三層之間。
  17. 如請求項1之記憶體裝置， 其中在該寫入操作期間的該位元線及該互補位元線之一有效電阻小於在該讀取操作期間的該位元線及該互補位元線之該有效電阻， 其中在該讀取操作期間的該位元線及該互補位元線之一有效寄生電容小於在該寫入操作期間的該位元線及該互補位元線之該有效寄生電容。
  18. 如請求項1之記憶體裝置，其中該記憶體裝置為一靜態隨機存取記憶體(SRAM)裝置。
  19. 一種記憶體裝置，其包含： 一記憶體胞元陣列，其包含複數個記憶體胞元； 複數個字線，其連接至該等複數個記憶體胞元； 複數個位元線，其連接至該等複數個記憶體胞元； 複數個互補位元線，其連接至該等複數個記憶體胞元； 複數個輔助位元線； 複數個輔助互補位元線；及 一開關電路，其中該開關電路回應於接收到具有指示一寫入操作之一第一值的一寫入信號而將該等複數個輔助位元線電氣連接至該等複數個位元線、回應於接收到具有指示該寫入操作之該第一值的該寫入信號而將該等複數個輔助互補位元線電氣連接至該等複數個互補位元線、回應於接收到具有指示一讀取操作之一第二值的該寫入信號而將該等複數個輔助位元線從該等複數個位元線電氣斷接，且回應於接收到具有指示該讀取操作之該第二值的該寫入信號而將該等複數個輔助互補位元線從該等複數個互補位元線電氣斷接。
  20. 一種記憶體裝置，其包含： 一記憶體胞元，其儲存一單個位元； 一字線，其連接至該記憶體胞元； 一位元線，其連接至該記憶體胞元； 一互補位元線，其連接至該記憶體胞元； 一輔助位元線； 一輔助互補位元線； 一第一開關，其連接於該位元線與該輔助位元線之間，其中該第一開關回應於接收到具有指示一寫入操作之一第一值的一寫入信號而將該輔助位元線電氣連接至該位元線，且回應於接收到具有指示一讀取操作之一第二值的該寫入信號而將該輔助位元線從該位元線電氣斷接；及 一第二開關，其連接於該互補位元線與該輔助互補位元線之間，其中該第二開關回應於接收到具有指示該寫入操作之該第一值的該寫入信號而將該輔助互補位元線電氣連接至該互補位元線，且回應於接收到具有指示該讀取操作之該第二值的該寫入信號而將該輔助互補位元線從該互補位元線電氣斷接。
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