KR20120093531A - 음 전압 생성기 및 반도체 메모리 장치 - Google Patents
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Abstract
서로 다른 로우 사이즈를 가지는 메모리 뱅크들에 실질적으로 동일한 전압 레벨을 가지는 음의 전압을 제공하는 음 전압 생성기는 음 전압 생성부, 스위칭부 및 고 전압 인가부를 포함한다. 음 전압 생성부는, 복수의 커플링 커패시터들을 포함하고, 데이터가 기입될 메모리 뱅크의 로우 사이즈에 따라 복수의 커플링 커패시터들 중 적어도 하나의 커플링 커패시터를 선택하고, 선택된 커플링 커패시터에 음의 전압을 충전한다. 스위칭부는, 데이터에 응답하여 비트 라인 쌍 중 하나의 비트 라인을 선택하고, 선택된 커플링 커패시터를 상기 선택된 비트 라인에 연결한다. 고 전압 인가부는 비트 라인 쌍 중 선택되지 않은 비트 라인에 양의 고 전압을 인가한다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 음 전압 생성기 및 반도체 메모리 장치에 관한 것이다.
전력 소모 감소를 위하여 반도체 메모리 장치에 제공되는 전원 전압이 감소되고 있다. 한편, 전원 전압이 낮아짐에 따라 반도체 메모리 장치에 데이터가 기입되는 시간이 증가하거나, 원하는 데이터가 저장되지 못하는 문제가 발생할 수 있다.
본 발명의 일 목적은 서로 다른 로우 사이즈를 가지는 메모리 뱅크들에 실질적으로 동일한 음의 전압을 제공할 수 있는 음 전압 생성기를 제공하는 것이다.
본 발명의 다른 목적은 서로 다른 로우 사이즈를 가지는 메모리 뱅크들에 실질적으로 동일한 음의 전압을 제공함으로써 기입 동작을 신속하고 정확하게 수행할 수 있는 반도체 메모리 장치를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 음 전압 생성기는 음 전압 생성부, 스위칭부, 및 고 전압 인가부를 포함한다. 상기 음 전압 생성부는, 복수의 커플링 커패시터들을 포함하고, 데이터가 기입될 메모리 뱅크의 로우 사이즈에 따라 상기 복수의 커플링 커패시터들 중 적어도 하나의 커플링 커패시터를 선택하고, 상기 선택된 커플링 커패시터에 음의 전압을 충전한다. 상기 스위칭부는, 상기 데이터에 응답하여 상보적인 제1 비트 라인 및 제2 비트 라인을 포함하는 비트 라인 쌍 중 하나의 비트 라인을 선택하고, 상기 선택된 커플링 커패시터를 상기 선택된 비트 라인에 연결한다. 상기 고 전압 인가부는, 상기 비트 라인 쌍 중 선택되지 않은 비트 라인에 양의 고 전압을 인가한다.
일 실시예에서, 상기 복수의 커플링 커패시터들은, 제1 단자 및 상기 음 전압 생성부의 출력 노드에 연결된 제2 단자를 가지는 제1 커플링 커패시터, 및 제3 단자 및 상기 출력 노드에 연결된 제4 단자를 가지는 제2 커플링 커패시터를 포함하고, 상기 음 전압 생성부는, 기입 보조 신호를 반전시키는 인버터, 제1 메모리 뱅크 선택 신호에 응답하여 상기 인버터의 출력 단자를 상기 제1 커플링 커패시터의 상기 제1 단자에 선택적으로 연결하는 제1 스위치, 상기 제1 메모리 뱅크 선택 신호 및 제2 메모리 뱅크 선택 신호에 OR 연산을 수행하는 OR 게이트, 상기 OR 게이트의 출력 신호에 응답하여 상기 인버터의 상기 출력 단자를 상기 제2 커플링 커패시터의 상기 제3 단자에 선택적으로 연결하는 제2 스위치, 및 반전 기입 보조 신호에 응답하여 상기 출력 노드의 전압을 풀-다운하는 풀-다운 트랜지스터를 더 포함할 수 있다.
일 실시예에서, 상기 제1 메모리 뱅크 선택 신호는, 제1 로우 사이즈를 가지는 제1 메모리 뱅크에 대한 기입 동작이 수행될 때, 로직 하이 레벨을 가지고, 상기 제2 메모리 뱅크 선택 신호는, 상기 제1 로우 사이즈와 다른 제2 로우 사이즈를 가지는 제2 메모리 뱅크에 대한 기입 동작이 수행될 때, 로직 하이 레벨을 가지며, 상기 제1 메모리 뱅크 선택 신호가 로직 하이 레벨을 가질 때, 상기 제1 커플링 커패시터 및 상기 제2 커플링 커패시터 모두에 상기 음의 전압이 충전되고, 상기 제2 메모리 뱅크 선택 신호가 로직 하이 레벨을 가질 때, 상기 제2 커플링 커패시터에만 상기 음의 전압이 충전될 수 있다.
일 실시예에서, 상기 제1 커플링 커패시터는 상기 제1 로우 사이즈와 상기 제2 로우 사이즈의 차에 상응하는 커패시턴스를 가질 수 있다.
일 실시예에서, 상기 제1 스위치는, 상기 인버터의 상기 출력 단자에 연결된 소스, 상기 제1 커플링 커패시터의 상기 제1 단자에 연결된 드레인, 및 상기 제1 메모리 뱅크 선택 신호가 인가되는 게이트를 가지는 제1 NMOS 트랜지스터를 포함하고, 상기 제2 스위치는, 상기 인버터의 상기 출력 단자에 연결된 소스, 상기 제2 커플링 커패시터의 상기 제3 단자에 연결된 드레인, 및 상기 OR 게이트의 상기 출력 신호가 인가되는 게이트를 가지는 제2 NMOS 트랜지스터를 포함할 수 있다.
일 실시예에서, 상기 풀-다운 트랜지스터는, 접지 전압에 연결된 소스, 상기 출력 노드에 연결된 드레인, 및 상기 반전 기입 보조 신호가 인가되는 게이트를 가지는 제3 NMOS 트랜지스터를 포함할 수 있다.
일 실시예에서, 상기 스위칭부는, 상기 데이터가 로직 하이 레벨일 때, 상기 선택된 커플링 커패시터를 상기 제1 비트 라인에 연결하는 제3 스위치, 및 상기 데이터가 로직 로우 레벨일 때, 상기 선택된 커플링 커패시터를 상기 제2 비트 라인에 연결하는 제4 스위치를 포함할 수 있다.
일 실시예에서, 상기 제3 스위치는, 상기 음 전압 생성부의 출력 노드에 연결된 소스, 상기 제1 비트 라인에 연결된 드레인, 및 상기 데이터가 인가되는 게이트를 가지는 제4 NMOS 트랜지스터를 포함하고, 상기 제4 스위치는, 상기 음 전압 생성부의 상기 출력 노드에 연결된 소스, 상기 제2 비트 라인에 연결된 드레인, 및 반전 데이터가 인가되는 게이트를 가지는 제5 NMOS 트랜지스터를 포함할 수 있다.
일 실시예에서, 상기 고 전압 인가부는, 전원 전압에 연결된 소스, 상기 제1 비트 라인에 연결된 드레인, 및 상기 제2 비트 라인에 연결된 게이트를 가지는 제1 PMOS 트랜지스터, 및 상기 전원 전압에 연결된 소스, 상기 제2 비트 라인에 연결된 드레인, 및 상기 제1 비트 라인에 연결된 게이트를 가지는 제2 PMOS 트랜지스터를 포함할 수 있다.
일 실시예에서, 상기 음 전압 생성부는, 기입 보조 신호를 반전시키는 인버터, 상기 음 전압 생성부의 출력 노드와 상기 인버터의 출력 단자 사이에 병렬로 연결되고, 상기 복수의 커플링 커패시터들을 각각 포함하는 복수의 단위 회로들, 및 반전 기입 보조 신호에 응답하여 상기 출력 노드의 전압을 풀-다운하는 풀-다운 트랜지스터를 포함할 수 있다.
일 실시예에서, 상기 복수의 커플링 커패시터들은, 제1 커플링 커패시터, 제2 커플링 커패시터 및 제3 커플링 커패시터를 포함하고, 상기 복수의 단위 회로들은, 상기 제1 커플링 커패시터를 포함하는 제1 단위 회로, 상기 제2 커플링 커패시터를 포함하는 제2 단위 회로, 및 상기 제3 커플링 커패시터를 포함하는 제3 단위 회로를 포함하며, 상기 제2 커플링 커패시터의 커패시턴스는 상기 제1 커플링 커패시터의 커패시턴스의 두 배이고, 상기 제3 커플링 커패시터의 커패시턴스는 상기 제2 커플링 커패시터의 커패시턴스의 두 배일 수 있다.
일 실시예에서, 상기 복수의 단위 회로들 각각은, 상기 복수의 커플링 커패시터들 중 하나의 커플링 커패시터, 및 상기 하나의 커플링 커패시터의 연결을 제어하는 스위치를 포함할 수 있다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 반도체 메모리 장치는, 제1 메모리 뱅크, 제1 뱅크 선택부, 제2 메모리 뱅크, 제2 뱅크 선택부 및 음 전압 생성기를 포함한다. 상기 제1 메모리 뱅크는 제1 로컬 비트 라인 쌍에 연결된 제1 메모리 셀들을 포함한다. 상기 제1 뱅크 선택부는 제1 메모리 뱅크 선택 신호에 응답하여 글로벌 비트 라인 쌍을 상기 제1 로컬 비트 라인 쌍에 연결한다. 상기 제2 메모리 뱅크는 제2 로컬 비트 라인 쌍에 연결된 제2 메모리 셀들을 포함한다. 상기 제2 뱅크 선택부는 제2 메모리 뱅크 선택 신호에 응답하여 상기 글로벌 비트 라인 쌍을 상기 제2 로컬 비트 라인 쌍에 연결한다. 상기 음 전압 생성기는, 복수의 커플링 커패시터들을 포함하고, 상기 제1 메모리 뱅크에 데이터가 기입될 때, 상기 복수의 커플링 커패시터들 중 적어도 하나의 제1 커플링 커패시터에 음의 전압을 충전하여 상기 제1 커플링 커패시터에 충전된 음의 전압을 상기 글로벌 비트 라인 쌍에 제공하고, 상기 제2 메모리 뱅크에 상기 데이터가 기입될 때, 상기 복수의 커플링 커패시터들 중 적어도 하나의 제2 커플링 커패시터에 음의 전압을 충전하여 상기 제2 커플링 커패시터에 충전된 음의 전압을 상기 글로벌 비트 라인 쌍에 제공한다.
일 실시예에서, 상기 제1 커플링 커패시터는, 상기 글로벌 비트 라인 쌍과 상기 제1 로컬 비트 라인 쌍의 기생 커패시턴스들의 합에 상응하는 커패시턴스를 가지고, 상기 제2 커플링 커패시터는, 상기 글로벌 비트 라인 쌍과 상기 제2 로컬 비트 라인 쌍의 기생 커패시턴스들의 합에 상응하는 커패시턴스를 가질 수 있다.
일 실시예에서, 상기 제1 메모리 뱅크 선택 신호가 로직 하이 레벨을 가질 때 상기 제1 로컬 비트 라인 쌍에 인가되는 음의 전압과 상기 제2 메모리 뱅크 선택 신호가 로직 하이 레벨을 가질 때 상기 제2 로컬 비트 라인 쌍에 인가되는 음의 전압은 실질적으로 동일한 전압 레벨을 가질 수 있다.
일 실시예에서, 상기 제1 로컬 비트 라인 쌍에 연결된 상기 제1 메모리 셀들의 수와 상기 제2 로컬 비트 라인 쌍에 연결된 상기 제2 메모리 셀들의 수는 서로 다를 수 있다.
일 실시예에서, 상기 제1 메모리 셀들 및 상기 제2 메모리 셀들 각각은 정적 랜덤 액세스 메모리 셀일 수 있다.
본 발명의 실시예들에 따른 음 전압 생성기 및 반도체 메모리 장치는 서로 다른 로우 사이즈를 가지는 메모리 뱅크들에 실질적으로 동일한 음의 전압을 제공할 수 있다.
또한, 본 발명의 실시예들에 따른 음 전압 생성기 및 반도체 메모리 장치는 기입 동작을 신속하고 정확하게 수행할 수 있다.
도 1은 본 발명의 실시예들에 따른 음 전압 생성기를 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 음 전압 생성기를 포함하는 반도체 메모리 장치를 나타내는 도면이다.
도 3은 도 2의 반도체 메모리 장치에 포함된 제1 메모리 뱅크에 대한 기입 동작을 설명하기 위한 타이밍도이다.
도 4a 및 도 4b는 도 2의 반도체 메모리 장치에 포함된 제1 메모리 뱅크에 대한 기입 동작을 설명하기 위한 도면들이다.
도 5는 도 2의 반도체 메모리 장치에 포함된 제2 메모리 뱅크에 대한 기입 동작을 설명하기 위한 타이밍도이다.
도 6a 및 도 6b는 도 2의 반도체 메모리 장치에 포함된 제2 메모리 뱅크에 대한 기입 동작을 설명하기 위한 도면들이다.
도 7은 본 발명의 다른 실시예에 따른 음 전압 생성기를 포함하는 반도체 메모리 장치를 나타내는 도면이다.
도 8은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 집적 회로를 나타내는 블록도이다.
도 9는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 디스플레이 드라이버 집적 회로를 나타내는 블록도이다.
도 10은 본 발명이 메모리 카드에 응용된 예를 나타내는 도면이다.
도 11은 본 발명이 모바일 시스템에 응용된 예를 나타내는 도면이다.
도 12는 본 발명이 컴퓨팅 시스템에 응용된 예를 나타내는 도면이다.
도 2는 본 발명의 일 실시예에 따른 음 전압 생성기를 포함하는 반도체 메모리 장치를 나타내는 도면이다.
도 3은 도 2의 반도체 메모리 장치에 포함된 제1 메모리 뱅크에 대한 기입 동작을 설명하기 위한 타이밍도이다.
도 4a 및 도 4b는 도 2의 반도체 메모리 장치에 포함된 제1 메모리 뱅크에 대한 기입 동작을 설명하기 위한 도면들이다.
도 5는 도 2의 반도체 메모리 장치에 포함된 제2 메모리 뱅크에 대한 기입 동작을 설명하기 위한 타이밍도이다.
도 6a 및 도 6b는 도 2의 반도체 메모리 장치에 포함된 제2 메모리 뱅크에 대한 기입 동작을 설명하기 위한 도면들이다.
도 7은 본 발명의 다른 실시예에 따른 음 전압 생성기를 포함하는 반도체 메모리 장치를 나타내는 도면이다.
도 8은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 집적 회로를 나타내는 블록도이다.
도 9는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 디스플레이 드라이버 집적 회로를 나타내는 블록도이다.
도 10은 본 발명이 메모리 카드에 응용된 예를 나타내는 도면이다.
도 11은 본 발명이 모바일 시스템에 응용된 예를 나타내는 도면이다.
도 12는 본 발명이 컴퓨팅 시스템에 응용된 예를 나타내는 도면이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성 요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제 2 구성 요소도 제1 구성 요소로 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성 요소에 대해서는 동일하거나 유사한 참조 부호를 사용한다.
도 1은 본 발명의 실시예들에 따른 음 전압 생성기를 나타내는 블록도이다.
도 1을 참조하면, 음 전압 생성기(100)는 음 전압 생성부(110), 스위칭부(130) 및 고 전압 인가부(150)를 포함한다.
음 전압 생성부(110)는 복수의 커플링 커패시터들을 포함하고, 기입 보조(Write Assist) 신호(WA) 및 반전 보조 신호(/WA)에 응답하여 상기 복수의 커플링 커패시터들 중 적어도 하나에 음의 전압을 충전할 수 있다. 예를 들어, 기입 보조 신호(WA) 및 반전 보조 신호(/WA)는 메모리 셀에 데이터를 기입하는 기입 동작이 수행될 때 반도체 메모리 장치의 제어 블록(미도시)으로부터 수신될 수 있다.
음 전압 생성부(110)는 뱅크 선택 신호(BS)에 응답하여 상기 복수의 커플링 커패시터들 중 적어도 하나의 커플링 커패시터를 선택하고, 상기 선택된 커플링 커패시터에 상기 음의 전압을 충전할 수 있다. 즉, 음 전압 생성부(110)는, 뱅크 선택 신호(BS)가 나타내는 메모리 뱅크에 연결된 비트 라인(예를 들어, BL1 또는 /BL1)의 기생 커패시턴스(parasitic capacitance)에 상응하는 커플링 커패시턴스를 이용하여 상기 음의 전압을 충전하도록, 상기 메모리 뱅크의 로우 사이즈(즉, 비트 라인의 길이)에 상응하는 커플링 커패시턴스를 가지는 커플링 커패시터에 상기 음의 전압을 충전할 수 있다. 이에 따라, 음 전압 생성기(100)는 서로 다른 로우 사이즈를 가지는 메모리 뱅크들에 실질적으로 동일한 전압 레벨을 가지는 음의 전압을 제공할 수 있다. 실시예에 따라, 뱅크 선택 신호(BS)는 어드레스 신호 중 메모리 뱅크를 지정하는 뱅크 어드레스 신호이거나, 상기 뱅크 어드레스 신호를 디코딩하여 생성된 신호일 수 있다.
예를 들어, 음 전압 생성기(100)가 서로 다른 로우 사이즈를 가지는 제1 메모리 뱅크 및 제2 메모리 뱅크에 상기 음의 전압을 제공할 수 있다. 상기 제1 메모리 뱅크에 대한 기입 동작이 수행되는 경우(즉, 뱅크 선택 신호(BS)가 상기 제1 메모리 뱅크를 나타내는 경우), 음 전압 생성부(110)는 상기 복수의 커플링 커패시터들 중 적어도 하나의 제1 커플링 커패시터에 상기 음의 전압을 충전할 수 있다. 상기 제2 메모리 뱅크에 대한 기입 동작이 수행되는 경우(즉, 뱅크 선택 신호(BS)가 상기 제2 메모리 뱅크를 나타내는 경우), 음 전압 생성부(110)는 상기 복수의 커플링 커패시터들 중 적어도 하나의 제2 커플링 커패시터에 상기 음의 전압을 충전할 수 있다. 상기 제1 메모리 뱅크 및 상기 제2 메모리 뱅크가 서로 다른 로우 사이즈를 가지므로, 상기 제1 메모리 뱅크 및 상기 제2 메모리 뱅크에 연결된 비트 라인 쌍들은 서로 다른 길이를 가지며, 이에 따라, 서로 다른 기생 커패시턴스를 가질 수 있다. 이 때, 상기 제1 커플링 커패시터는 상기 제1 메모리 뱅크에 연결된 제1 비트 라인 쌍의 제1 기생 커패시턴스에 상응하는 커패시턴스를 가지고, 상기 제2 커플링 커패시터는 상기 제2 메모리 뱅크에 연결된 제2 비트 라인 쌍의 제2 기생 커패시턴스에 상응하는 커패시턴스를 가질 수 있다. 이에 따라, 상기 제1 기생 커패시턴스와 상기 제2 기생 커패시턴스가 상이하더라도, 상기 제1 커플링 커패시터 및 상기 제2 커플링 커패시터가 상기 제1 기생 커패시턴스 및 상기 제2 기생 커패시턴스에 각각 상응하는 커패시턴스들을 가짐으로써, 상기 제1 비트 라인 쌍에 인가되는 음의 전압과 상기 제2 비트 라인 쌍에 인가되는 음의 전압은 실질적으로 동일한 전압 레벨을 가질 수 있다. 일 실시예에서, 상기 제1 비트 라인 쌍은 글로벌 비트 라인 쌍 및 제1 로컬 비트 라인 쌍을 포함하고, 상기 제1 기생 커패시턴스는 상기 글로벌 비트 라인 쌍 및 상기 제1 로컬 비트 라인 쌍의 기생 커패시턴스들의 합일 수 있다. 또한, 상기 제2 비트 라인 쌍은 상기 글로벌 비트 라인 쌍 및 제2 로컬 비트 라인 쌍을 포함하고, 상기 제2 기생 커패시턴스는 상기 글로벌 비트 라인 쌍 및 상기 제2 로컬 비트 라인 쌍의 기생 커패시턴스들의 합일 수 있다.
스위칭부(130)는 데이터(D) 및/또는 반전 데이터(/D)에 응답하여 음 전압 생성부(110)의 상기 선택된 커플링 커패시터를 비트 라인 쌍(BL1, BL2)에 포함된 상보적인 제1 비트 라인(BL1) 및 제2 비트 라인(BL2) 중 하나의 비트 라인에 연결할 수 있다. 예를 들어, 데이터(D)가 로직 하이 레벨을 가지고, 반전 데이터(/D)가 로직 로우 레벨을 가지는 경우, 스위칭부(130)는 상기 선택된 커플링 커패시터를 제1 비트 라인(BL1)에 연결할 수 있다. 반전 데이터(/D)가 로직 하이 레벨을 가지고, 데이터(D)가 로직 로우 레벨을 가지는 경우, 스위칭부(130)는 상기 선택된 커플링 커패시터를 제2 비트 라인(BL2)에 연결할 수 있다. 이에 따라, 데이터(D)의 값에 따라 제1 비트 라인(BL1) 또는 제2 비트 라인(BL2)에 상기 선택된 커플링 커패시터에 충전된 음의 전압이 인가될 수 있다.
고 전압 인가부(150)는 비트 라인 쌍(BL1, BL2) 중 상기 선택된 커플링 커패시터에 연결되지 않은 비트 라인, 즉 상기 음의 전압이 인가되지 않은 비트 라인에 양의 고 전압을 인가할 수 있다. 예를 들어, 스위칭부(130)가 상기 선택된 커플링 커패시터를 제1 비트 라인(BL1)에 연결한 경우, 고 전압 인가부(150)는 제2 비트 라인(BL2)에 상기 양의 고 전압을 인가할 수 있다. 스위칭부(130)가 상기 선택된 커플링 커패시터를 제2 비트 라인(BL2)에 연결한 경우, 고 전압 인가부(150)는 제1 비트 라인(BL1)에 상기 양의 고 전압을 인가할 수 있다. 일 실시예에서, 고 전압 인가부(150)에 의해 인가되는 상기 양의 고 전압은 반도체 메모리 장치의 전원 전압에 상응할 수 있다.
상술한 바와 같이, 음 전압 생성부(110)가 상기 복수의 커플링 커패시터들 중 적어도 하나에 음의 전압을 충전하여 비트 라인 쌍(BL1, BL2)에 제공함으로써, 본 발명의 실시예들에 따른 음 전압 생성기(100)를 포함하는 반도체 메모리 장치는 기입 동작을 신속하고 정확하게 수행할 수 있다. 또한, 음 전압 생성부(110)가 메모리 뱅크의 로우 사이즈에 따라 커플링 커패시터를 선택하여 선택된 커플링 커패시터에 음의 전압을 충전함으로써, 본 발명의 실시예들에 따른 음 전압 생성기(100)는 서로 다른 로우 사이즈를 가지는 메모리 뱅크들에 실질적으로 동일한 전압 레벨을 가지는 음의 전압을 제공할 수 있다.
도 2는 본 발명의 일 실시예에 따른 음 전압 생성기를 포함하는 반도체 메모리 장치를 나타내는 도면이다.
도 2를 참조하면, 반도체 메모리 장치(200a)는 제1 메모리 뱅크(210), 제1 뱅크 선택부(220), 제2 메모리 뱅크(230), 제2 뱅크 선택부(240) 및 음 전압 생성기(100a)를 포함한다.
제1 메모리 뱅크(210)는 제1 로컬 비트 라인 쌍(LBL1, /LBL1)에 연결된 제1 메모리 셀들(211)을 포함하고, 제2 메모리 뱅크(230)는 제2 로컬 비트 라인 쌍(LBL2, /LBL2)에 연결된 제2 메모리 셀들(231)을 포함한다. 제1 로컬 비트 라인 쌍(LBL1, /LBL1)은 상보적인 제1 로컬 비트 라인(LBL1) 및 제2 로컬 비트 라인(/LBL1)을 포함하고, 제2 로컬 비트 라인 쌍(LBL2, /LBL2)은 상보적인 제3 로컬 비트 라인(LBL2) 및 제4 로컬 비트 라인(/LBL2)을 포함할 수 있다. 일 실시예에서, 제1 메모리 셀들(211) 및 제2 메모리 셀들(231) 각각은 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 셀일 수 있다. 예를 들어, 제1 메모리 셀들(211) 및 제2 메모리 셀들(231) 각각은 6 개의 트랜지스터들(212, 213, 214, 215, 216, 217)을 포함하는 구조를 가질 수 있다. 설명의 편의 상, 도 2에는 제1 및 제2 메모리 뱅크들(210, 230) 각각에 포함된 복수의 로우들 및 하나의 컬럼의 메모리 셀들(211, 231)이 도시되어 있으나, 제1 및 제2 메모리 뱅크들(210, 230) 각각은 복수의 로우들 및 복수의 컬럼들의 메모리 셀들을 포함할 수 있다.
예를 들어, 제1 메모리 셀들(211) 및 제2 메모리 셀들(231) 각각은 제1 인버터(212, 213), 제2 인버터(214, 215), 제1 액세스 트랜지스터(216) 및 제2 액세스 트랜지스터(217)를 포함할 수 있다. 제1 인버터(212, 213)는, 전원 전압에 연결된 소스, 제2 인버터(214, 215)의 입력 단자에 연결된 드레인, 및 제2 인버터(214, 215)의 출력 단자에 연결된 게이트를 가지는 PMOS 트랜지스터(212), 및 접지 전압에 연결된 소스, 제2 인버터(214, 215)의 상기 입력 단자에 연결된 드레인, 및 제2 인버터(214, 215)의 상기 출력 단자에 연결된 게이트를 가지는 NMOS 트랜지스터(213)를 포함할 수 있다. 제2 인버터(214, 215)는, 상기 전원 전압에 연결된 소스, 제1 인버터(212, 213)의 입력 단자에 연결된 드레인, 및 제1 인버터(212, 213)의 출력 단자에 연결된 게이트를 가지는 PMOS 트랜지스터(214), 및 상기 접지 전압에 연결된 소스, 제1 인버터(212, 213)의 상기 입력 단자에 연결된 드레인, 및 제1 인버터(212, 213)의 상기 출력 단자에 연결된 게이트를 가지는 NMOS 트랜지스터(215)를 포함할 수 있다. 제1 액세스 트랜지스터(216)는 제1 로컬 비트 라인(LBL1)에 연결된 제1 소스/드레인, 제2 인버터(214, 215)의 상기 입력 단자에 연결된 제2 소스/드레인, 및 워드 라인(WL11)에 연결된 게이트를 가지는 NMOS 트랜지스터(216)를 포함하고, 제2 액세스 트랜지스터(217)는 제2 로컬 비트 라인(/LBL1)에 연결된 제1 소스/드레인, 제1 인버터(212, 213)의 상기 입력 단자에 연결된 제2 소스/드레인, 및 워드 라인(WL11)에 연결된 게이트를 가지는 NMOS 트랜지스터(217)를 포함할 수 있다.
제1 인버터(212, 213)에서 출력된 데이터는 제2 인버터(214, 215)에 입력되고, 제2 인버터(214, 215)는 상기 데이터를 반전시켜 반전 데이터를 출력할 수 있다. 또한, 제2 인버터(214, 215)에서 출력된 상기 반전 데이터는 제1 인버터(212, 213)에 입력되고, 제1 인버터(212, 213)는 상기 반전 데이터를 반전시켜 상기 데이터를 출력할 수 있다. 이에 따라, 제1 인버터(212, 213) 및 제2 인버터(214, 215)는 상기 데이터를 계속적으로 저장할 수 있다.
메모리 셀(211)에 데이터가 기입되는 기입 동작이 수행될 때, 제1 로컬 비트 라인(LBL1)에는 상기 데이터가 인가되고, 제2 로컬 비트 라인(/LBL1)에는 반전 데이터가 인가될 수 있다. 예를 들어, 메모리 셀(211)에 데이터 “1”이 기입되는 경우, 제1 로컬 비트 라인(LBL1)에는 상기 데이터로서 로직 하이 레벨의 전압이 인가되고, 제2 로컬 비트 라인(/LBL1)에는 상기 반전 데이터로서 로직 로우 레벨의 전압이 인가될 수 있다. 또한, 메모리 셀(211)에 상응하는 워드 라인(WL11)에 로직 하이 레벨의 전압이 인가되고, 제1 액세스 트랜지스터(216) 및 제2 액세스 트랜지스터(217)가 턴-온될 수 있다. 제1 액세스 트랜지스터(216) 및 제2 액세스 트랜지스터(217)가 턴-온되면, 제1 로컬 비트 라인(LBL1)에 인가된 상기 데이터는 제2 인버터(214, 215)에 입력되고, 제2 로컬 비트 라인(/LBL1)에 인가된 상기 반전 데이터는 제1 인버터(212, 213)에 입력될 수 있다. 이에 따라, 제1 인버터(212, 213)가 상기 반전 데이터를 반전시켜 상기 데이터를 출력하고, 제2 인버터(214, 215)가 상기 데이터를 반전시켜 상기 반전 데이터를 출력함으로써, 메모리 셀(211)에 상기 데이터가 기입될 수 있다.
예를 들어, 메모리 셀(211)에 데이터 “1”이 기입되는 경우, 상기 데이터로서 제1 로컬 비트 라인(LBL1)에 인가된 로직 하이 레벨의 전압이 제2 인버터(214, 215)에 입력되고, 상기 반전 데이터로서 제2 로컬 비트 라인(/LBL1)에 인가된 로직 로우 레벨의 전압이 제1 인버터(212, 213)에 입력될 수 있다. 이 때, 제1 액세스 트랜지스터(216) 및 제2 액세스 트랜지스터(217) 각각이 효율적인 풀-다운 능력을 가지나, 비효율적인 풀-업 능력을 가지는 NMOS 트랜지스터로 구현되므로, 제1 액세스 트랜지스터(216) 및 제2 액세스 트랜지스터(217)는 로직 로우 레벨의 전압을 효율적으로 전송하고, 로직 하이 레벨의 전압을 비효율적으로 전송할 수 있다. 이에 따라, 로직 로우 레벨의 전압은 상기 기입 동작에 실질적으로 기여하고, 로직 하이 레벨의 전압은 상기 기입 동작에 실질적으로 기여하지 않을 수 있다. 한편, 로직 로우 레벨의 전압으로서 상기 접지 전압 또는 0 V의 전압이 이용되는 경우, 반도체 메모리 장치에서 사용되는 전원 전압이 낮아짐에 따라 상기 기입 동작에 소요되는 시간이 증가하거나, 원하는 데이터가 기입되지 못하는 기입 동작 실패가 발생할 수 있다. 본 발명의 실시예들에 따른 반도체 메모리 장치(200a)는, 로직 로우 레벨의 전압으로서 음 전압 생성기(100a)에서 생성된 음의 전압을 사용함으로써, 낮은 전원 전압을 가지더라도 상기 기입 동작을 신속하고 정확하게 수행할 수 있다.
제1 메모리 뱅크(210)에 포함된 제1 메모리 셀들(211)은 N 개(여기서, N은 2 이상의 자연수)의 워드 라인들(WL11, WL12, …, WL1N)에 연결되고, 제2 메모리 뱅크(230)에 포함된 제2 메모리 셀들(231)은 M 개(여기서, M은 2 이상의 자연수)의 워드 라인들(WL21, WL22, …, WL2M)에 연결될 수 있다. 즉, 제1 메모리 뱅크(210)의 제1 로우 사이즈는 N이고, 제2 메모리 뱅크(230)의 제2 로우 사이즈는 M일 수 있다. 제1 로컬 비트 라인 쌍(LBL1, /LBL1)에 연결된 제1 메모리 셀들(211)의 수와 제2 로컬 비트 라인 쌍(LBL2, /LBL2)에 연결된 제2 메모리 셀들(231)의 수가 다른 경우, 즉, 상기 제1 로우 사이즈(즉, N)와 상기 제2 로우 사이즈(즉, M)이 서로 다른 경우, 제1 로컬 비트 라인 쌍(LBL1, /LBL1)의 길이와 제2 로컬 비트 라인 쌍(LBL2, /LBL2)의 길이가 서로 다르고, 제1 로컬 비트 라인 쌍(LBL1, /LBL1)의 기생 커패시턴스(parasitic capacitance)와 제2 로컬 비트 라인 쌍(LBL2, /LBL2)의 기생 커패시턴스가 서로 다를 수 있다. 이 때, 음 전압 생성기가 동일한 커플링 커패시턴스를 이용하여 제1 로컬 비트 라인 쌍(LBL1, /LBL1) 및 제2 로컬 비트 라인 쌍(LBL2, /LBL2) 각각에 상기 음의 전압을 제공하는 경우, 제1 로컬 비트 라인 쌍(LBL1, /LBL1)에 제공된 음의 전압과 제2 로컬 비트 라인 쌍(LBL2, /LBL2)에 제공된 음의 전압은 서로 다른 전압 레벨을 가질 수 있다. 이 경우, 반도체 메모리 장치에서 데이터 유지 실패(retention fail), 데이터 기입 실패(write fail) 등의 오류, 또는 누설 전류(leakage current) 등이 발생할 수 있다. 또한, 반도체 메모리 장치가 각각의 메모리 뱅크들에 연결된 복수의 음 전압 생성기들을 포함하는 경우, 상기 반도체 메모리 장치의 회로 사이즈가 증가된다. 본 발명의 실시예들에 따른 반도체 메모리 장치(200a)는, 음 전압 생성기(100a)가 메모리 뱅크들(210, 230) 각각의 로우 사이즈에 상응하는 커플링 커패시턴스를 이용하여 상기 음의 전압을 생성함으로써, 작은 회로 사이즈로 상기 기입 동작을 신속하고 정확하게 수행할 수 있다.
제1 뱅크 선택부(220)는 제1 메모리 뱅크 선택 신호(BS1)에 응답하여 글로벌 비트 라인 쌍(GBL, /GBL)을 제1 로컬 비트 라인 쌍(LBL1, /LBL1)에 연결하고, 제2 뱅크 선택부(240)는 제2 메모리 뱅크 선택 신호(BS2)에 응답하여 글로벌 비트 라인 쌍(GBL, /GBL)을 제2 로컬 비트 라인 쌍(LBL2, /LBL2)에 연결한다. 예를 들어, 제1 뱅크 선택부(220)는 제1 메모리 뱅크 선택 신호(BS1)에 응답하여 제1 글로벌 비트 라인(GBL)을 제1 로컬 비트 라인(LBL1)에 연결하는 NMOS 트랜지스터(221) 및 제1 메모리 뱅크 선택 신호(BS1)에 응답하여 제2 글로벌 비트 라인(/GBL)을 제2 로컬 비트 라인(/LBL1)에 연결하는 NMOS 트랜지스터(223)을 포함하고, 제2 뱅크 선택부(240)는 제2 메모리 뱅크 선택 신호(BS2)에 응답하여 제1 글로벌 비트 라인(GBL)을 제3 로컬 비트 라인(LBL2)에 연결하는 NMOS 트랜지스터(241) 및 제2 메모리 뱅크 선택 신호(BS2)에 응답하여 제2 글로벌 비트 라인(/GBL)을 제4 로컬 비트 라인(/LBL2)에 연결하는 NMOS 트랜지스터(243)을 포함할 수 있다.
음 전압 생성기(100a)는 음 전압 생성부(110a), 스위칭부(130) 및 고 전압 인가부(150)를 포함할 수 있다. 음 전압 생성부(110a)는 음의 전압을 생성할 수 있고, 스위칭부(130)는 음 전압 생성부(110a)를 제1 글로벌 비트 라인(GBL) 또는 제2 글로벌 비트 라인(/GBL)에 선택적으로 연결할 수 있으며, 고 전압 인가부(150)는 음 전압 생성부(110a)에 연결되지 않은 글로벌 비트 라인에 양의 고 전압을 인가할 수 있다.
음 전압 생성부(110a)는 인버터(111), 제1 커플링 커패시터(112a), 제2 커플링 커패시터(113a), OR 게이트(115a), 제1 스위치(116a), 제2 스위치(117a), 및 풀-다운 트랜지스터(119)를 포함할 수 있다. 인버터(111)는 반도체 메모리 장치(200a)의 제어 블록(미도시)으로부터 수신된 기입 보조 신호(WA)를 반전시킬 수 있다. 제1 커플링 커패시터(112a)는 제1 단자(a) 및 출력 노드(NOUT)에 연결된 제2 단자(b)를 가지고, 제2 커플링 커패시터(113a)는 제3 단자(c) 및 출력 노드(NOUT)에 연결된 제4 단자(d)를 가질 수 있다. 제1 스위치(116a)는 제1 메모리 뱅크 선택 신호(BS1)에 응답하여 인버터(111)의 출력 단자를 제1 커플링 커패시터(112a)의 제1 단자(a)에 선택적으로 연결할 수 있다. 예를 들어, 제1 스위치(116a)는, 인버터(111)의 상기 출력 단자에 연결된 소스, 제1 커플링 커패시터(112a)의 제1 단자(a)에 연결된 드레인, 및 제1 메모리 뱅크 선택 신호(BS1)가 인가되는 게이트를 가지는 제1 NMOS 트랜지스터를 포함할 수 있다. OR 게이트(115a)는 제1 메모리 뱅크 선택 신호(BS1) 및 제2 메모리 뱅크 선택 신호(BS2)에 OR 연산을 수행할 수 있다. 제2 스위치(117a)는 OR 게이트(115a)의 출력 신호에 응답하여 인버터(111)의 상기 출력 단자를 제2 커플링 커패시터(113a)의 제3 단자(c)에 선택적으로 연결할 수 있다. 예를 들어, 제2 스위치(117a)는, 인버터(111)의 상기 출력 단자에 연결된 소스, 제2 커플링 커패시터(113a)의 제3 단자(c)에 연결된 드레인, 및 OR 게이트(115a)의 상기 출력 신호가 인가되는 게이트를 가지는 제2 NMOS 트랜지스터를 포함할 수 있다. 풀-다운 트랜지스터(119)는 상기 제어 블록으로부터 수신된 반전 기입 보조 신호(/WA)에 응답하여 출력 노드(NOUT)의 전압을 풀-다운할 수 있다. 예를 들어, 풀-다운 트랜지스터(119)는 상기 접지 전압에 연결된 소스, 출력 노드(NOUT)에 연결된 드레인, 및 반전 기입 보조 신호(/WA)가 인가되는 게이트를 가지는 제3 NMOS 트랜지스터를 포함할 수 있다.
스위칭부(130)는, 데이터(D)에 응답하여 음 전압 생성부(110a)의 출력 노드(NOUT)를 제1 글로벌 비트 라인(GBL)에 연결하는 제3 스위치(131), 및 반전 데이터(/D)에 응답하여 음 전압 생성부(110a)의 출력 노드(NOUT)를 제2 글로벌 비트 라인(/GBL)에 연결하는 제4 스위치(133)를 포함할 수 있다. 예를 들어, 제3 스위치(131)는, 음 전압 생성부(110a)의 출력 노드(NOUT)에 연결된 소스, 제1 글로벌 비트 라인(GBL)에 연결된 드레인, 및 데이터(D)가 인가되는 게이트를 가지는 제4 NMOS 트랜지스터를 포함할 수 있다. 제4 스위치(133)는, 음 전압 생성부(110a)의 출력 노드(NOUT)에 연결된 소스, 제2 글로벌 비트 라인(/GBL)에 연결된 드레인, 및 반전 데이터(/D)가 인가되는 게이트를 가지는 제5 NMOS 트랜지스터를 포함할 수 있다.
고 전압 인가부(150)는, 상기 전원 전압에 연결된 소스, 제1 글로벌 비트 라인(GBL)에 연결된 드레인, 및 제2 글로벌 비트 라인(/GBL)에 연결된 게이트를 가지는 제1 PMOS 트랜지스터(151), 및 상기 전원 전압에 연결된 소스, 제2 글로벌 비트 라인(/GBL)에 연결된 드레인, 및 제1 글로벌 비트 라인(GBL)에 연결된 게이트를 가지는 제2 PMOS 트랜지스터(153)를 포함할 수 있다.
제1 메모리 뱅크(210)에 대한 기입 동작이 수행될 때, 제1 메모리 뱅크 선택 신호(BS1)는 로직 하이 레벨을 가지고, 제1 스위치(116a) 및 제2 스위치(117a)가 턴-온될 수 있다. 기입 보조 신호(WA)가 로직 로우 레벨을 가지고, 반전 기입 보조 신호(/WA)가 로직 하이 레벨을 가지는 동안, 제1 커플링 커패시터(112a)의 제1 단자(a) 및 제2 커플링 커패시터(113a)의 제3 단자(c)에 로직 하이 레벨의 전압(예를 들어, 상기 전원 전압)이 인가되고, 제1 커플링 커패시터(112a)의 제2 단자(b) 및 제2 커플링 커패시터(113a)의 제4 단자(d)에 로직 로우 레벨의 전압(예를 들어, 상기 접지 전압 또는 0 V의 전압)이 인가될 수 있다. 이에 따라, 제1 커플링 커패시터(112a) 및 제2 커플링 커패시터(113a)에는 상기 로직 하이 레벨의 전압과 상기 로직 로우 레벨의 전압의 전압 차에 상응하는 전압이 충전될 수 있다.
그 후, 기입 보조 신호(WA)가 로직 하이 레벨을 가지게 되면, 제1 커플링 커패시터(112a)의 제1 단자(a) 및 제2 커플링 커패시터(113a)의 제3 단자(c)에 로직 로우 레벨의 전압(예를 들어, 상기 접지 전압 또는 0 V의 전압)이 인가되고, 출력 노드(NOUT)는 상기 로직 로우 레벨의 전압에서 제1 커플링 커패시터(112a) 및 제2 커플링 커패시터(113a)에 충전된 전압만큼 낮아진 음의 전압을 가질 수 있다. 또한, 출력 노드(NOUT)는 스위칭부(130)를 통하여 글로벌 비트 라인 쌍(GBL, /GBL)에 연결되고, 글로벌 비트 라인 쌍(GBL, /GBL)은 제1 뱅크 선택부(220)를 통하여 제1 로컬 비트 라인 쌍(LBL1, /LBL1)에 연결될 수 있다. 이 때, 출력 노드(NOUT)의 상기 음의 전압은, 글로벌 비트 라인 쌍(GBL, /GBL) 및 제1 로컬 비트 라인 쌍(LBL1, /LBL1)의 기생 커패시터들과 제1 및 제2 커플링 커패시터들(112a, 113a)의 전하 공유(charge sharing)에 의해, 상기 기생 커패시터들의 커패시턴스와 제1 및 제2 커플링 커패시터들(112a, 113a)의 커패시턴스의 비로 제1 로컬 비트 라인 쌍(LBL1, /LBL1)에 연결된 메모리 셀(211)에 전달될 수 있다. 이에 따라, 제1 메모리 뱅크(210)에 포함된 메모리 셀(211)에 소정의 전압 레벨을 가지는 음의 전압이 제공될 수 있다.
또한, 제2 메모리 뱅크(230)에 대한 기입 동작이 수행될 때, 제2 메모리 뱅크 선택 신호(BS2)는 로직 하이 레벨을 가지고, 제2 스위치(117a)가 턴-온될 수 있다. 기입 보조 신호(WA)가 로직 로우 레벨을 가지고, 반전 기입 보조 신호(/WA)가 로직 하이 레벨을 가지는 동안, 제2 커플링 커패시터(113a)의 제3 단자(c)에 로직 하이 레벨의 전압이 인가되고, 제2 커플링 커패시터(113a)의 제4 단자(d)에 로직 로우 레벨의 전압이 인가될 수 있다. 이에 따라, 제2 커플링 커패시터(113a)에는 상기 로직 하이 레벨의 전압과 상기 로직 로우 레벨의 전압의 전압 차에 상응하는 전압이 충전될 수 있다.
그 후, 기입 보조 신호(WA)가 로직 하이 레벨을 가지게 되면, 제2 커플링 커패시터(113a)의 제3 단자(c)에 로직 로우 레벨의 전압이 인가되고, 출력 노드(NOUT)는 상기 로직 로우 레벨의 전압에서 제2 커플링 커패시터(113a)에 충전된 전압만큼 낮아진 음의 전압을 가질 수 있다. 또한, 출력 노드(NOUT)는 스위칭부(130)를 통하여 글로벌 비트 라인 쌍(GBL, /GBL)에 연결되고, 글로벌 비트 라인 쌍(GBL, /GBL)은 제2 뱅크 선택부(240)를 통하여 제2 로컬 비트 라인 쌍(LBL2, /LBL2)에 연결될 수 있다. 이 때, 출력 노드(NOUT)의 상기 음의 전압은, 글로벌 비트 라인 쌍(GBL, /GBL) 및 제2 로컬 비트 라인 쌍(LBL2, /LBL2)의 기생 커패시터들과 제2 커플링 커패시터(113a)의 전하 공유에 의해, 상기 기생 커패시터들의 커패시턴스와 제2 커플링 커패시터(113a)의 커패시턴스의 비로 제2 로컬 비트 라인 쌍(LBL2, /LBL2)에 연결된 메모리 셀(231)에 전달될 수 있다. 이에 따라, 제2 메모리 뱅크(230)에 포함된 메모리 셀(231)에 소정의 전압 레벨을 가지는 음의 전압이 제공될 수 있다.
이 때, 제1 메모리 뱅크(210)의 제1 로우 사이즈(즉, N)와 제2 메모리 뱅크(230)의 제2 로우 사이즈(즉, M)이 서로 다른 경우, 제1 로컬 비트 라인 쌍(LBL1, /LBL1)의 길이와 제2 로컬 비트 라인 쌍(LBL2, /LBL2)의 길이가 서로 다르고, 제1 로컬 비트 라인 쌍(LBL1, /LBL1)의 기생 커패시턴스와 제2 로컬 비트 라인 쌍(LBL2, /LBL2)의 기생 커패시턴스가 서로 달라진다. 따라서, 제1 메모리 뱅크(210)에 대한 기입 동작이 수행될 때와 제2 메모리 뱅크(230)에 대한 기입 동작이 수행될 때, 음 전압 생성기가 동일한 커플링 커패시턴스를 이용하여 음의 전압을 생성하는 경우, 제1 로컬 비트 라인 쌍(LBL1, /LBL1)에 연결된 메모리 셀(211)에 제공되는 음의 전압과 제2 로컬 비트 라인 쌍(LBL2, /LBL2)에 연결된 메모리 셀(231)에 제공되는 음의 전압이 서로 다른 전압 레벨을 가질 수 있다. 그러나, 본 발명의 일 실시예에 따른 반도체 메모리 장치(200a)에서는, 제1 메모리 뱅크(210)에 대한 기입 동작이 수행될 때, 음 전압 생성기(100a)가 글로벌 비트 라인 쌍(GBL, /GBL) 및 제1 로컬 비트 라인 쌍(LBL1, /LBL1)의 기생 커패시턴스에 상응하는 제1 및 제2 커플링 커패시터들(112a, 113a)를 이용하여 음의 전압을 생성하고, 제2 메모리 뱅크(230)에 대한 기입 동작이 수행될 때, 음 전압 생성기(100a)가 글로벌 비트 라인 쌍(GBL, /GBL) 및 제2 로컬 비트 라인 쌍(LBL2, /LBL2)의 기생 커패시턴스에 상응하는 제2 커플링 커패시터(113a)를 이용하여 음의 전압을 생성하므로, 제1 로컬 비트 라인 쌍(LBL1, /LBL1)에 연결된 메모리 셀(211)과 제2 로컬 비트 라인 쌍(LBL2, /LBL2)에 연결된 메모리 셀(231)에 실질적으로 동일한 전압 레벨을 가지는 음의 전압이 제공될 수 있다. 예를 들어, 제1 커플링 커패시터(112a)가, 상기 제1 로우 사이즈와 상기 제2 로우 사이즈의 차, 즉 제1 로컬 비트 라인 쌍(LBL1, /LBL1)과 제2 로컬 비트 라인 쌍(LBL2, /LBL2)의 길이 차에 상응하는 커패시턴스를 가짐으로써, 제1 메모리 뱅크(210)에 포함된 메모리 셀(211)과 제2 메모리 뱅크(230)에 포함된 메모리 셀(231)에 실질적으로 동일한 전압 레벨을 가지는 음의 전압이 제공될 수 있다.
한편, 도 2에는 글로벌 비트 라인 쌍(GBL, /GBL)에 두 개의 메모리 뱅크들(210, 230)이 연결된 예가 도시되어 있으나, 실시예에 따라, 글로벌 비트 라인 쌍(GBL, /GBL)에는 세 개 이상의 메모리 뱅크들이 연결될 수 있다. 예를 들어, 반도체 메모리 장치(200a)는 글로벌 비트 라인 쌍(GBL, /GBL)에 연결된 네 개 또는 여덟 개의 메모리 뱅크들을 포함할 수 있다. 도 2에는 음 전압 생성기(100a)가 하나의 글로벌 비트 라인 쌍(GBL, /GBL)에 연결된 예가 도시되어 있으나, 실시예에 따라, 음 전압 생성기(100a)는 복수의 글로벌 비트 라인 쌍들(즉, 복수의 컬럼들)에 연결될 수 있다. 이 경우, 음 전압 생성기(100a)와 상기 복수의 글로벌 비트 라인 쌍들 사이에는 디멀티플렉서(demultiplexer)와 같은 선택기가 배치될 수 있고, 상기 선택기는 음 전압 생성기(100a)에서 생성된 음의 전압을 상기 복수의 글로벌 비트 라인 쌍들 중 하나에 제공할 수 있다.
도 3은 도 2의 반도체 메모리 장치에 포함된 제1 메모리 뱅크에 대한 기입 동작을 설명하기 위한 타이밍도이고, 도 4a는 도 3에 도시된 제1 시점(T1)에서 상기 제1 메모리 뱅크에 대한 기입 동작을 설명하기 위한 도면이고, 도 4b는 도 3에 도시된 제2 시점(T2)에서 상기 제1 메모리 뱅크에 대한 기입 동작을 설명하기 위한 도면이다.
도 2, 도 3 및 도 4a를 참조하면, 제1 메모리 뱅크(210)에 대한 기입 동작이 수행될 때, 제1 메모리 뱅크 선택 신호(BS1)는 로직 하이 레벨을 가지고, 제2 메모리 뱅크 선택 신호(BS2)는 로직 로우 레벨을 가진다. 제1 스위치(116a)에 제1 메모리 뱅크 선택 신호(BS1)로서 로직 하이 레벨의 전압(VH)이 인가되면, 제1 스위치(116a)가 턴-온된다. 또한, OR 게이트(115a)에 제1 메모리 뱅크 선택 신호(BS1)로서 로직 하이 레벨의 전압(VH)이 인가되면, 제2 스위치(117a)에 OR 게이트(115a)의 출력 신호로서 로직 하이 레벨의 전압(VH)이 인가되고, 제2 스위치(117a)가 턴-온된다. 기입 보조 신호(WA)가 로직 로우 레벨을 가지고, 반전 기입 보조 신호(/WA)가 로직 하이 레벨을 가지는 동안, 인버터(111)에는 기입 보조 신호(WA)로서 로직 로우 레벨의 전압(VL)이 인가되고, 인버터(111)는 로직 로우 레벨의 전압(VL)을 반전시켜 로직 하이 레벨의 전압(VH)을 출력한다. 이에 따라, 제1 커플링 커패시터(112a)의 제1 단자(a) 및 제2 커플링 커패시터(113a)의 제3 단자(c)에는 로직 하이 레벨의 전압(VH)이 인가될 수 있다.
또한, 풀-다운 트랜지스터(119)에 반전 기입 보조 신호(/WA)로서 로직 하이 레벨의 전압(VH)이 인가되면, 풀-다운 트랜지스터(119)는 출력 노드(NOUT)를 접지 전압으로 풀-다운시킬 수 있다. 즉, 풀-다운 트랜지스터(119)가 턴-온되고, 제1 커플링 커패시터(112a)의 제2 단자(b) 및 제2 커플링 커패시터(113a)의 제4 단자(d)에는 로직 로우 레벨의 전압(VL)이 인가될 수 있다. 이에 따라, 제1 커플링 커패시터(112a) 및 제2 커플링 커패시터(113a)에는 로직 하이 레벨의 전압(VH)과 로직 로우 레벨의 전압(VL)의 전압 차에 상응하는 전압(VDIFF)이 충전될 수 있다.
도 2, 도 3 및 도 4b를 참조하면, 기입 보조 신호(WA)가 로직 하이 레벨을 가지고, 반전 기입 보조 신호(/WA)가 로직 로우 레벨을 가지는 동안, 인버터(111)에는 기입 보조 신호(WA)로서 로직 하이 레벨의 전압(VH)이 인가되고, 인버터(111)는 로직 하이 레벨의 전압(VH)을 반전시켜 로직 로우 레벨의 전압(VL)을 출력한다. 이에 따라, 출력 노드(NOUT)는 로직 로우 레벨의 전압(VL)에서 제1 커플링 커패시터(112a) 및 제2 커플링 커패시터(113a)에 충전된 전압(VDIFF)만큼 낮아진 음의 전압을 가질 수 있다.
예를 들어, 데이터(D)가 “1”의 값을 가지고, 반전 데이터(/D)가 “0”의 값을 가지는 경우, 제3 스위치(131)에는 데이터(D)로서 로직 하이 레벨의 전압(VH)이 인가되고, 제4 스위치(133)에는 반전 데이터(/D)로서 로직 로우 레벨의 전압(VL)이 인가될 수 있다. 이에 따라, 제3 스위치(131)가 턴-온되고, 출력 노드(NOUT)가 제1 글로벌 비트 라인(GBL)에 연결될 수 있다. 출력 노드(NOUT)가 제1 글로벌 비트 라인(GBL)에 연결되면, 제1 글로벌 비트 라인(GBL)에 상기 음의 전압이 인가되고, 고 전압 인가부(150)의 제2 PMOS 트랜지스터(153)가 턴-온될 수 있다. 제2 PMOS 트랜지스터(153)는 제2 글로벌 비트 라인(/GBL)을 풀-업시키고, 제2 글로벌 비트 라인(/GBL)은 로직 하이 레벨의 전압(VH)을 가질 수 있다.
제1 뱅크 선택부(220)의 NMOS 트랜지스터들(221, 223)은 제1 메모리 뱅크 선택 신호(BS1)로서 로직 하이 레벨의 전압(VH)에 응답하여 제1 글로벌 비트 라인(GBL) 및 제2 글로벌 비트 라인(/GBL)을 제1 로컬 비트 라인(LBL1) 및 제2 로컬 비트 라인(/LBL1)에 각각 연결할 수 있다. 이에 따라, 메모리 셀(211)에는, 제1 로컬 비트 라인(LBL1)을 통하여 음의 전압(VNEG)이 제공되고, 제2 로컬 비트 라인(/LBL1)을 통하여 로직 하이 레벨의 전압(VH), 즉 양의 고 전압이 제공될 수 있다. 예를 들어, 메모리 셀(211)에 제공되는 음의 전압(VNEG)은 약 -300 mV 내지 약 -100 mV일 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 음 전압 생성기(100a)는, 제1 글로벌 비트 라인(GBL) 및 제1 로컬 비트 라인(LBL1)의 기생 커패시턴스(또는, 제2 글로벌 비트 라인(/GBL) 및 제2 로컬 비트 라인(/LBL1)의 기생 커패시턴스)에 상응하는 커패시턴스를 가지는 제1 및 제2 커플링 커패시터(112a, 113a)를 이용하여, 메모리 셀(211)에 소정의 전압 레벨을 가지는 음의 전압(VNEG)을 제공할 수 있다.
도 5는 도 2의 반도체 메모리 장치에 포함된 제2 메모리 뱅크에 대한 기입 동작을 설명하기 위한 타이밍도이고, 도 6a는 도 5에 도시된 제3 시점(T3)에서 상기 제2 메모리 뱅크에 대한 기입 동작을 설명하기 위한 도면이고, 도 6b는 도 5에 도시된 제4 시점(T4)에서 상기 제2 메모리 뱅크에 대한 기입 동작을 설명하기 위한 도면이다.
도 2, 도 5 및 도 6a를 참조하면, 제2 메모리 뱅크(230)에 대한 기입 동작이 수행될 때, 제1 메모리 뱅크 선택 신호(BS1)는 로직 로우 레벨을 가지고, 제2 메모리 뱅크 선택 신호(BS2)는 로직 하이 레벨을 가진다. OR 게이트(115a)에 제2 메모리 뱅크 선택 신호(BS2)로서 로직 하이 레벨의 전압(VH)이 인가되면, 제2 스위치(117a)에 OR 게이트(115a)의 출력 신호로서 로직 하이 레벨의 전압(VH)이 인가되고, 제2 스위치(117a)가 턴-온된다. 기입 보조 신호(WA)가 로직 로우 레벨을 가지고, 반전 기입 보조 신호(/WA)가 로직 하이 레벨을 가지는 동안, 인버터(111)에는 기입 보조 신호(WA)로서 로직 로우 레벨의 전압(VL)이 인가되고, 인버터(111)는 로직 로우 레벨의 전압(VL)을 반전시켜 로직 하이 레벨의 전압(VH)을 출력한다. 이에 따라, 제2 커플링 커패시터(113a)의 제3 단자(c)에는 로직 하이 레벨의 전압(VH)이 인가될 수 있다.
또한, 풀-다운 트랜지스터(119)에 반전 기입 보조 신호(/WA)로서 로직 하이 레벨의 전압(VH)이 인가되면, 풀-다운 트랜지스터(119)는 출력 노드(NOUT)를 접지 전압으로 풀-다운시킬 수 있다. 즉, 풀-다운 트랜지스터(119)가 턴-온되고, 제2 커플링 커패시터(113a)의 제4 단자(d)에는 로직 로우 레벨의 전압(VL)이 인가될 수 있다. 이에 따라, 제2 커플링 커패시터(113a)에는 로직 하이 레벨의 전압(VH)과 로직 로우 레벨의 전압(VL)의 전압 차에 상응하는 전압(VDIFF)이 충전될 수 있다.
도 2, 도 5 및 도 6b를 참조하면, 기입 보조 신호(WA)가 로직 하이 레벨을 가지고, 반전 기입 보조 신호(/WA)가 로직 로우 레벨을 가지는 동안, 인버터(111)에는 기입 보조 신호(WA)로서 로직 하이 레벨의 전압(VH)이 인가되고, 인버터(111)는 로직 하이 레벨의 전압(VH)을 반전시켜 로직 로우 레벨의 전압(VL)을 출력한다. 이에 따라, 출력 노드(NOUT)는 로직 로우 레벨의 전압(VL)에서 제2 커플링 커패시터(113a)에 충전된 전압(VDIFF)만큼 낮아진 음의 전압을 가질 수 있다.
예를 들어, 데이터(D)가 “0”의 값을 가지고, 반전 데이터(/D)가 “1”의 값을 가지는 경우, 제3 스위치(131)에는 데이터(D)로서 로직 로우 레벨의 전압(VL)이 인가되고, 제4 스위치(133)에는 반전 데이터(/D)로서 로직 하이 레벨의 전압(VH)이 인가될 수 있다. 이에 따라, 제4 스위치(133)가 턴-온되고, 출력 노드(NOUT)가 제2 글로벌 비트 라인(/GBL)에 연결될 수 있다. 출력 노드(NOUT)가 제2 글로벌 비트 라인(/GBL)에 연결되면, 제2 글로벌 비트 라인(/GBL)에 상기 음의 전압이 인가되고, 고 전압 인가부(150)의 제1 PMOS 트랜지스터(151)가 턴-온될 수 있다. 제1 PMOS 트랜지스터(151)는 제1 글로벌 비트 라인(GBL)을 풀-업시키고, 제1 글로벌 비트 라인(GBL)은 로직 하이 레벨의 전압(VH)을 가질 수 있다.
제2 뱅크 선택부(240)의 NMOS 트랜지스터들(241, 243)은 제2 메모리 뱅크 선택 신호(BS2)로서 로직 하이 레벨의 전압(VH)에 응답하여 제1 글로벌 비트 라인(GBL) 및 제2 글로벌 비트 라인(/GBL)을 제3 로컬 비트 라인(LBL2) 및 제4 로컬 비트 라인(/LBL2)에 각각 연결할 수 있다. 이에 따라, 메모리 셀(231)에는, 제3 로컬 비트 라인(LBL2)을 통하여 로직 하이 레벨의 전압(VH), 즉 양의 고 전압이 제공되고, 제2 로컬 비트 라인(/LBL1)을 통하여 음의 전압(VNEG)이 제공될 수 있다. 예를 들어, 메모리 셀(231)에 제공되는 음의 전압(VNEG)은 약 -300 mV 내지 약 -100 mV일 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 음 전압 생성기(100a)는, 제2 글로벌 비트 라인(/GBL) 및 제4 로컬 비트 라인(/LBL2)의 기생 커패시턴스(또는, 제1 글로벌 비트 라인(GBL) 및 제3 로컬 비트 라인(LBL2)의 기생 커패시턴스)에 상응하는 커패시턴스를 가지는 제2 커플링 커패시터(113a)를 이용하여, 메모리 셀(231)에 소정의 전압 레벨을 가지는 음의 전압(VNEG)을 제공할 수 있다. 또한, 제1 및 제2 커플링 커패시터들(112a, 113a)의 커패시턴스가 제1 글로벌 비트 라인(GBL)(또는, 제2 글로벌 비트 라인(/GBL))과 제1 로컬 비트 라인(LBL1)(또는, 제2 로컬 비트 라인(/LBL1))의 기생 커패시턴스에 상응하고, 제2 커플링 커패시터(113a)의 커패시턴스가 제1 글로벌 비트 라인(GBL)(또는, 제2 글로벌 비트 라인(/GBL))과 제3 로컬 비트 라인(LBL2)(또는, 제4 로컬 비트 라인(/LBL2))의 기생 커패시턴스에 상응하므로, 제1 메모리 뱅크(210)에 포함된 메모리 셀(211)에 제공되는 음의 전압(VNEG)과 제2 메모리 뱅크(230)에 포함된 메모리 셀(231)에 제공되는 음의 전압(VNEG)이 실질적으로 동일한 전압 레벨을 가질 수 있다. 예를 들어, 메모리 셀(211) 또는 메모리 셀(231)에 제공되는 음의 전압(VNEG)은 약 -300 mV 내지 약 -100 mV일 수 있다.
도 7은 본 발명의 다른 실시예에 따른 음 전압 생성기를 포함하는 반도체 메모리 장치를 나타내는 도면이다.
도 7을 참조하면, 반도체 메모리 장치(200b)는 N 개(여기서, N은 2 이상의 자연수)의 메모리 뱅크들(210, 230, 250)을 포함한다. 예를 들어, 반도체 메모리 장치(200b)는 두 개, 네 개 또는 여덟 개의 메모리 뱅크들을 포함할 수 있다. 메모리 뱅크들(210, 230, 250) 각각은 복수의 로우들 및 컬럼들의 메모리 셀들(예를 들어, SRAM 셀들)을 포함할 수 있다. 또한, 반도체 메모리 장치(200b)는 N 개의 뱅크 선택부들(220, 240, 260)을 포함할 수 있다. 뱅크 선택부들(220, 240, 260)은 메모리 뱅크 선택 신호들(BS1, BS2, BSN)에 응답하여 글로벌 비트 라인 쌍(GBL, /GBL)을 로컬 비트 라인 쌍들(LBL1, /LBL1, LBL2, /LBL2, LBLN, /LBLN)에 각각 연결할 수 있다. 도 7에는 N 개의 뱅크 선택부들(220, 240, 260)을 포함하는 반도체 메모리 장치(200b)의 예가 도시되어 있으나, 실시예에 따라, 반도체 메모리 장치(200b)는 글로벌 비트 라인 쌍(GBL, /GBL)과 복수의 로컬 비트 라인 쌍들(LBL1, /LBL1, LBL2, /LBL2, LBLN, /LBLN)의 연결을 제어하는 하나의 뱅크 선택부를 포함할 수 있다.
음 전압 생성기(100b)는 음 전압 생성부(110b), 스위칭부(130) 및 고 전압 인가부(150)를 포함할 수 있다. 음 전압 생성부(110b)는 음의 전압을 생성할 수 있고, 스위칭부(130)는 음 전압 생성부(110b)를 제1 글로벌 비트 라인(GBL) 또는 제2 글로벌 비트 라인(/GBL)에 선택적으로 연결할 수 있으며, 고 전압 인가부(150)는 음 전압 생성부(110b)에 연결되지 않은 글로벌 비트 라인에 양의 고 전압을 인가할 수 있다.
음 전압 생성부(110b)는 인버터(111), 복수의 단위 회로들(121, 122, 123) 및 풀-다운 트랜지스터(119)를 포함할 수 있다. 인버터(111)는 반도체 메모리 장치(200b)의 제어 블록(미도시)으로부터 수신된 기입 보조 신호(WA)를 반전시킬 수 있다. 복수의 단위 회로들(121, 122, 123)은 음 전압 생성부(100b)의 출력 노드(NOUT)와 인버터(111)의 출력 단자 사이에 병렬로 연결될 수 있다. 일 실시예에서, 복수의 단위 회로들(121, 122, 123) 각각은 하나의 커플링 커패시터(112b, 113b, 114b), 및 커플링 커패시터(116b, 117b, 118b)의 연결을 제어하는 스위치(116b, 117b, 118b)를 포함할 수 있다. 풀-다운 트랜지스터(119)는 상기 제어 블록으로부터 수신된 반전 기입 보조 신호(/WA)에 응답하여 출력 노드(NOUT)의 전압을 풀-다운할 수 있다.
일 실시예에서, 음 전압 생성부(110b)는 복수의 단위 회로들(121, 122, 123)로서 제1 단위 회로(121), 제2 단위 회로(122) 및 제3 단위 회로(123)를 포함할 수 있다. 제1 단위 회로(121)는 제1 커플링 커패시터(112b) 및 제1 스위치(116b)를 포함하고, 제2 단위 회로(122)는 제2 커플링 커패시터(113b) 및 제2 스위치(117b)를 포함하며, 제3 단위 회로(123)는 제3 커플링 커패시터(114b) 및 제3 스위치(118b)를 포함할 수 있다. 제1 커플링 커패시터(112b), 제2 커플링 커패시터(113b) 및 제3 커플링 커패시터(114b)는 서로 다른 커패시턴스들을 가질 수 있다. 예를 들어, 제2 커플링 커패시터(113b)의 커패시턴스는 제1 커플링 커패시터(112b)의 커패시턴스의 약 두 배이고, 제3 커플링 커패시터(114b)의 커패시턴스는 제2 커플링 커패시터(113b)의 커패시턴스의 약 두 배, 즉 제1 커플링 커패시터(112b)의 커패시턴스의 약 네 배일 수 있다. 또한, 제1 스위치(116b), 제2 스위치(117b) 및 제3 스위치(118b)는 상기 제어 블록으로부터 수신된 스위칭 신호(SWS)에 응답하여 선택적으로 턴-온될 수 있다. 예를 들어, 제1 커플링 커패시터(112b)의 커패시턴스의 세 배의 커플링 커패시턴스가 요구되는 경우, 스위칭 신호(SWS)에 응답하여 제1 스위치(116b) 및 제2 스위치(117b)가 턴-온되고, 음 전압 생성부(110b)는 제1 및 제2 커플링 커패시터들(112b, 113b)를 이용하여 음의 전압을 생성할 수 있다. 또한, 제1 커플링 커패시터(112b)의 커패시턴스의 다섯 배의 커플링 커패시턴스가 요구되는 경우, 스위칭 신호(SWS)에 응답하여 제1 스위치(116b) 및 제3 스위치(118b)가 턴-온되고, 음 전압 생성부(110b)는 제1 및 제3 커플링 커패시터들(112b, 114b)를 이용하여 음의 전압을 생성할 수 있다. 이에 따라, 음 전압 생성부(110b)는 제1 내지 제3 커플링 커패시터들(112b, 113b, 114b)을 선택적으로 이용하여 메모리 뱅크들(210, 230, 250)에 실질적으로 동일한 전압 레벨을 가지는 음의 전압을 제공할 수 있다.
상술한 바와 같이, 메모리 뱅크들(220, 240, 260) 중 적어도 하나의 메모리 뱅크의 로우 사이즈가 다른 메모리 뱅크들의 로우 사이즈들과 서로 다르더라도, 즉, 상기 적어도 하나의 메모리 뱅크의 로컬 비트 라인의 기생 커패시턴스가 다른 메모리 뱅크들의 로컬 비트 라인의 기생 커패시턴스와 서로 다르더라도, 본 발명의 다른 실시예에 따른 음 전압 생성기(100b)는 복수의 커플링 커패시터들(112b, 113b, 114b)을 선택적으로 이용함으로써, 메모리 뱅크들(220, 240, 260)에 실질적으로 동일한 전압 레벨을 가지는 음의 전압을 제공할 수 있다.
도 8은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 집적 회로를 나타내는 블록도이다.
도 8을 참조하면, 집적 회로(300)는 코어(310) 및 반도체 메모리 장치(320)를 포함한다. 예를 들어, 집적 회로(300)는 어플리케이션 프로세서(Application Processor; AP), 마이크로프로세서, 중앙 처리 장치(Central Processing Unit; CPU), ASIC(Application-Specific Integrated Circuit), 또는 이와 유사한 장치일 수 있다.
예를 들어, 코어(310)는 소정의 로직 연산을 수행하는 로직 코어이거나, 명령어(Instruction) 또는 데이터를 페치하고, 페치된 명령어 또는 데이터를 처리하는 프로세서 코어일 수 있다. 코어(310)는 반도체 메모리 장치(320)를 캐시 메모리(Cache Memory)로서 이용할 수 있다. 예를 들어, 코어(310)는 외부의 메모리 장치(미도시)로부터 제공된 명령어 또는 데이터를 반도체 메모리 장치(320)에 일시적으로 저장할 수 있다.
반도체 메모리 장치(320)는, 기입 동작이 수행될 때, 메모리 셀에 음의 전압을 제공하는 음 전압 생성기를 포함한다. 상기 음 전압 생성기는, 데이터가 기입될 메모리 뱅크의 로우 사이즈에 상응하는 커플링 커패시터를 이용하여, 서로 다른 로우 사이즈들을 가지는 메모리 뱅크들에 실질적으로 동일한 전압 레벨을 가지는 음의 전압을 제공할 수 있다. 이에 따라, 반도체 메모리 장치(320)는 상기 기입 동작을 신속하고 정확하게 수행할 수 있다.
도 9는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 디스플레이 드라이버 집적 회로를 나타내는 블록도이다.
도 9를 참조하면, 디스플레이 드라이버 집적 회로(400)는 타이밍 컨트롤러(410), 반도체 메모리 장치(420), 게이트 드라이버(430) 및 소스 드라이버(440)를 포함한다.
타이밍 컨트롤러(410)는 외부 호스트(미도시)로부터 수신된 타이밍 신호에 응답하여 게이트 드라이버(430) 및 소스 드라이버(440)의 동작을 제어할 수 있다. 반도체 메모리 장치(420)는 상기 외부 호스트로부터 제공되는 이미지 데이터를 프레임 단위 또는 라인 단위로 저장할 수 있다. 게이트 드라이버(430)는 디스플레이 패널(미도시)에 포함된 픽셀 트랜지스터들, 예를 들어, 박막 트랜지스터(Thin-Film Transistor; TFT)들을 턴-온시킬 수 있고, 소스 드라이버(440)는 반도체 메모리 장치(420)에 저장된 이미지 데이터에 기초하여 상기 디스플레이 패널에 포함된 픽셀들에 데이터 전압을 인가할 수 있다.
반도체 메모리 장치(420)는, 기입 동작이 수행될 때, 메모리 셀에 음의 전압을 제공하는 음 전압 생성기를 포함한다. 상기 음 전압 생성기는, 데이터가 기입될 메모리 뱅크의 로우 사이즈에 상응하는 커플링 커패시터를 이용하여, 서로 다른 로우 사이즈들을 가지는 메모리 뱅크들에 실질적으로 동일한 전압 레벨을 가지는 음의 전압을 제공할 수 있다. 이에 따라, 반도체 메모리 장치(420)는 상기 기입 동작을 신속하고 정확하게 수행할 수 있다.
도 10은 본 발명이 메모리 카드에 응용된 예를 나타내는 도면이다.
도 10을 참조하면, 메모리 카드(500)는 복수의 접속 핀들(510), 컨트롤러(520), 반도체 메모리 장치(525) 및 비휘발성 메모리 장치(530)를 포함한다. 예를 들어, 메모리 카드(500)는 멀티미디어 카드(MultiMedia Card; MMC), SD(Secure Digital) 카드, 마이크로 SD 카드, 메모리 스틱(Memory Stick), ID 카드, PCMCIA(Personal Computer Memory Card International Association) 카드, 칩 카드(Chip Card), USB 카드, 스마트 카드(Smart Card), CF 카드(Compact Flash Card), 임베디드 멀티미디어 카드(embedded MultiMedia Card; eMMC), 하이브리드 임베디드 멀티미디어 카드(hybrid embedded MultiMedia Card; hybrid eMMC)등과 같은 메모리 카드일 수 있다.
외부 호스트(미도시)와 메모리 카드(500) 사이의 신호들이 송수신되도록 복수의 접속 핀들(510)은 상기 외부 호스트에 연결될 수 있다. 복수의 접속 핀들(510)은 클록 핀, 커맨드 핀, 데이터 핀 및/또는 리셋 핀을 포함할 수 있다. 실시예에 따라, 메모리 카드(500)는 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템, 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box) 등과 같은 임의의 컴퓨팅 시스템에 장착될 수 있다.
컨트롤러(520)는, 상기 외부 호스트로부터 데이터를 수신하고, 상기 수신된 데이터가 비휘발성 메모리 장치(530)에 저장되도록, 비휘발성 메모리 장치(530)를 제어할 수 있다. 또한, 컨트롤러(520)는, 비휘발성 메모리 장치(530)에 저장된 데이터를 상기 외부 호스트에 제공하도록, 비휘발성 메모리 장치(530)를 제어할 수 있다. 컨트롤러(520)는, 상기 외부 호스트와 비휘발성 메모리 장치(530) 사이에서 송수신되는 데이터를 일시적으로 저장하는 버퍼 메모리(Buffer Memory)로서 반도체 메모리 장치(525)를 포함할 수 있다. 일 실시예에서, 반도체 메모리 장치(525)는 비휘발성 메모리 장치(530)의 블록 관리를 위한 어드레스 변환 테이블(Address Translation Table)을 저장할 수 있다.
반도체 메모리 장치(525)는, 기입 동작이 수행될 때, 메모리 셀에 음의 전압을 제공하는 음 전압 생성기를 포함한다. 상기 음 전압 생성기는, 데이터가 기입될 메모리 뱅크의 로우 사이즈에 상응하는 커플링 커패시터를 이용하여, 서로 다른 로우 사이즈들을 가지는 메모리 뱅크들에 실질적으로 동일한 전압 레벨을 가지는 음의 전압을 제공할 수 있다. 이에 따라, 반도체 메모리 장치(525)는 상기 기입 동작을 신속하고 정확하게 수행할 수 있다.
도 11은 본 발명이 모바일 시스템에 응용된 예를 나타내는 도면이다.
도 11을 참조하면, 모바일 시스템(600)은 어플리케이션 프로세서(610), 연결(connectivity)부(620), 휘발성 메모리 장치(630), 비휘발성 메모리 장치(640), 사용자 인터페이스(650) 및 파워 서플라이(660)를 포함한다. 실시예에 따라, 모바일 시스템(600)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.
어플리케이션 프로세서(610)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 어플리케이션 프로세서(610)는 휘발성 메모리 장치(630) 또는 비휘발성 메모리 장치(640)에 저장된 명령어 또는 데이터를 일시적으로 저장하는 캐시 메모리(Cache Memory)로서 반도체 메모리 장치(611)를 포함할 수 있다. 반도체 메모리 장치(611)는, 기입 동작이 수행될 때, 메모리 셀에 음의 전압을 제공하는 음 전압 생성기를 포함한다. 상기 음 전압 생성기는, 데이터가 기입될 메모리 뱅크의 로우 사이즈에 상응하는 커플링 커패시터를 이용하여, 서로 다른 로우 사이즈들을 가지는 메모리 뱅크들에 실질적으로 동일한 전압 레벨을 가지는 음의 전압을 제공할 수 있다. 이에 따라, 반도체 메모리 장치(611)는 상기 기입 동작을 신속하고 정확하게 수행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(610)는 하나의 프로세서 코어를 포함하거나, 복수의 프로세서 코어들을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(610)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다.
연결부(620)는 외부 장치와 통신을 수행할 수 있다. 예를 들어, 연결부(620)는 범용 직렬 버스(Universal Serial Bus; USB) 통신, 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신 등을 수행할 수 있다.
휘발성 메모리 장치(630)는 어플리케이션 프로세서(610)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 예를 들어, 휘발성 메모리 장치(630)는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 모바일 DRAM 또는 이와 유사한 메모리로 구현될 수 있다.
비휘발성 메모리 장치(640)는 모바일 시스템(600)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치(640)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다.
사용자 인터페이스(650)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(660)는 모바일 시스템(600)의 동작 전압을 공급할 수 있다. 또한, 실시예에 따라, 모바일 시스템(600)은 카메라 이미지 프로세서(Camera Image Processor; CIS), 베이스밴드 칩 셋(baseband chipset)과 같은 모뎀 등을 더 포함할 수 있다. 예를 들어, 상기 모뎀은 GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원하는 모뎀 프로세서일 수 있다.
모바일 시스템(600) 또는 모바일 시스템(600)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
도 12는 본 발명이 컴퓨팅 시스템에 응용된 예를 나타내는 도면이다.
도 12를 참조하면, 컴퓨팅 시스템(700)은 프로세서(710), 입출력 허브(720), 입출력 컨트롤러 허브(730), 적어도 하나의 메모리 모듈(740) 및 그래픽 카드(750)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(700)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(710)는 특정 계산들 또는 태스크들을 실행하는 특정 소프트웨어를 실행하는 것과 같이 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(710)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(710)는 메모리 모듈(740)에 저장된 명령어 또는 데이터를 일시적으로 저장하는 캐시 메모리(Cache Memory)로서 반도체 메모리 장치(711)를 포함할 수 있다. 반도체 메모리 장치(711)는, 기입 동작이 수행될 때, 메모리 셀에 음의 전압을 제공하는 음 전압 생성기를 포함한다. 상기 음 전압 생성기는, 데이터가 기입될 메모리 뱅크의 로우 사이즈에 상응하는 커플링 커패시터를 이용하여, 서로 다른 로우 사이즈들을 가지는 메모리 뱅크들에 실질적으로 동일한 전압 레벨을 가지는 음의 전압을 제공할 수 있다. 이에 따라, 반도체 메모리 장치(711)는 상기 기입 동작을 신속하고 정확하게 수행할 수 있다. 실시예에 따라, 프로세서(710)는 하나의 프로세서 코어를 포함하거나, 복수의 프로세서 코어들을 포함할 수 있다. 예를 들어, 프로세서(710)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 12에는 하나의 프로세서(710)를 포함하는 컴퓨팅 시스템(700)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(700)은 복수의 프로세서들을 포함할 수 있다.
프로세서(710)는 메모리 모듈(740)의 동작을 제어하는 메모리 컨트롤러(미도시)를 포함할 수 있다. 프로세서(710)에 포함된 메모리 컨트롤러는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 상기 메모리 컨트롤러와 메모리 모듈(740) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(740)이 연결될 수 있다. 실시예에 따라, 메모리 컨트롤러는 입출력 허브(720) 내에 위치할 수 있다. 상기 메모리 컨트롤러를 포함하는 입출력 허브(720)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.
입출력 허브(720)는 그래픽 카드(750)와 같은 장치들과 프로세서(710) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(720)는 다양한 방식의 인터페이스를 통하여 프로세서(710)에 연결될 수 있다. 예를 들어, 입출력 허브(720)와 프로세서(710)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 도 12에는 하나의 입출력 허브(720)를 포함하는 컴퓨팅 시스템(700)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(700)은 복수의 입출력 허브들을 포함할 수 있다.
입출력 허브(720)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(720)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.
그래픽 카드(750)는 AGP 또는 PCIe를 통하여 입출력 허브(720)와 연결될 수 있다. 그래픽 카드(750)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽 카드(750)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 상기 내부 반도체 메모리 장치는, 기입 동작이 수행될 때, 메모리 셀에 음의 전압을 제공하는 음 전압 생성기를 포함할 수 있다. 실시예에 따라, 입출력 허브(720)는, 입출력 허브(720)의 외부에 위치한 그래픽 카드(750)와 함께, 또는 그래픽 카드(750) 대신에 입출력 허브(720)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(720)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(720)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(730)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(730)는 내부 버스를 통하여 입출력 허브(720)와 연결될 수 있다. 예를 들어, 입출력 허브(720)와 입출력 컨트롤러 허브(730)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(730)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(730)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라, 프로세서(710), 입출력 허브(720) 및 입출력 컨트롤러 허브(730)는 각각 분리된 칩셋들 또는 집적 회로들로 구현되거나, 프로세서(710), 입출력 허브(720) 또는 입출력 컨트롤러 허브(730) 중 2 이상의 구성요소들이 하나의 칩셋으로 구현될 수 있다.
본 발명은 기입 동작 시 음의 전압을 이용하는 임의의 반도체 메모리 장치, 및 이를 포함하는 시스템에 적용될 수 있다. 예를 들어, 본 발명은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등에 적용될 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
100, 100a, 100b: 음 전압 생성기
110, 110a, 110b: 음 전압 생성부
130: 스위칭부
150: 고 전압 인가부
200a, 200b, 320, 420, 525, 611, 711: 반도체 메모리 장치
210, 230, 250: 메모리 뱅크
220, 240, 260: 뱅크 선택부
110, 110a, 110b: 음 전압 생성부
130: 스위칭부
150: 고 전압 인가부
200a, 200b, 320, 420, 525, 611, 711: 반도체 메모리 장치
210, 230, 250: 메모리 뱅크
220, 240, 260: 뱅크 선택부
Claims (10)
- 복수의 커플링 커패시터들을 포함하고, 데이터가 기입될 메모리 뱅크의 로우 사이즈에 따라 상기 복수의 커플링 커패시터들 중 적어도 하나의 커플링 커패시터를 선택하고, 상기 선택된 커플링 커패시터에 음의 전압을 충전하는 음 전압 생성부;
상기 데이터에 응답하여 상보적인 제1 비트 라인 및 제2 비트 라인을 포함하는 비트 라인 쌍 중 하나의 비트 라인을 선택하고, 상기 선택된 커플링 커패시터를 상기 선택된 비트 라인에 연결하는 스위칭부; 및
상기 비트 라인 쌍 중 선택되지 않은 비트 라인에 양의 고 전압을 인가하는 고 전압 인가부를 포함하는 음 전압 생성기. - 제1 항에 있어서, 상기 복수의 커플링 커패시터들은, 제1 단자 및 상기 음 전압 생성부의 출력 노드에 연결된 제2 단자를 가지는 제1 커플링 커패시터, 및 제3 단자 및 상기 출력 노드에 연결된 제4 단자를 가지는 제2 커플링 커패시터를 포함하고, 상기 음 전압 생성부는,
기입 보조 신호를 반전시키는 인버터;
제1 메모리 뱅크 선택 신호에 응답하여 상기 인버터의 출력 단자를 상기 제1 커플링 커패시터의 상기 제1 단자에 선택적으로 연결하는 제1 스위치;
상기 제1 메모리 뱅크 선택 신호 및 제2 메모리 뱅크 선택 신호에 OR 연산을 수행하는 OR 게이트;
상기 OR 게이트의 출력 신호에 응답하여 상기 인버터의 상기 출력 단자를 상기 제2 커플링 커패시터의 상기 제3 단자에 선택적으로 연결하는 제2 스위치; 및
반전 기입 보조 신호에 응답하여 상기 출력 노드의 전압을 풀-다운하는 풀-다운 트랜지스터를 더 포함하는 것을 특징으로 하는 음 전압 생성기. - 제2 항에 있어서,
상기 제1 메모리 뱅크 선택 신호는, 제1 로우 사이즈를 가지는 제1 메모리 뱅크에 대한 기입 동작이 수행될 때, 로직 하이 레벨을 가지고,
상기 제2 메모리 뱅크 선택 신호는, 상기 제1 로우 사이즈와 다른 제2 로우 사이즈를 가지는 제2 메모리 뱅크에 대한 기입 동작이 수행될 때, 로직 하이 레벨을 가지며,
상기 제1 메모리 뱅크 선택 신호가 로직 하이 레벨을 가질 때, 상기 제1 커플링 커패시터 및 상기 제2 커플링 커패시터 모두에 상기 음의 전압이 충전되고,
상기 제2 메모리 뱅크 선택 신호가 로직 하이 레벨을 가질 때, 상기 제2 커플링 커패시터에만 상기 음의 전압이 충전되는 것을 특징으로 하는 음 전압 생성기. - 제1 항에 있어서, 상기 스위칭부는,
상기 데이터가 로직 하이 레벨일 때, 상기 선택된 커플링 커패시터를 상기 제1 비트 라인에 연결하는 제3 스위치; 및
상기 데이터가 로직 로우 레벨일 때, 상기 선택된 커플링 커패시터를 상기 제2 비트 라인에 연결하는 제4 스위치를 포함하는 것을 특징으로 하는 음 전압 생성기. - 제1 항에 있어서, 상기 고 전압 인가부는,
전원 전압에 연결된 소스, 상기 제1 비트 라인에 연결된 드레인, 및 상기 제2 비트 라인에 연결된 게이트를 가지는 제1 PMOS 트랜지스터; 및
상기 전원 전압에 연결된 소스, 상기 제2 비트 라인에 연결된 드레인, 및 상기 제1 비트 라인에 연결된 게이트를 가지는 제2 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 음 전압 생성기. - 제1 항에 있어서, 상기 음 전압 생성부는,
기입 보조 신호를 반전시키는 인버터;
상기 음 전압 생성부의 출력 노드와 상기 인버터의 출력 단자 사이에 병렬로 연결되고, 상기 복수의 커플링 커패시터들을 각각 포함하는 복수의 단위 회로들; 및
반전 기입 보조 신호에 응답하여 상기 출력 노드의 전압을 풀-다운하는 풀-다운 트랜지스터를 포함하는 것을 특징으로 하는 음 전압 생성기. - 제6 항에 있어서, 상기 복수의 커플링 커패시터들은, 제1 커플링 커패시터, 제2 커플링 커패시터 및 제3 커플링 커패시터를 포함하고,
상기 복수의 단위 회로들은, 상기 제1 커플링 커패시터를 포함하는 제1 단위 회로, 상기 제2 커플링 커패시터를 포함하는 제2 단위 회로, 및 상기 제3 커플링 커패시터를 포함하는 제3 단위 회로를 포함하며,
상기 제2 커플링 커패시터의 커패시턴스는 상기 제1 커플링 커패시터의 커패시턴스의 두 배이고,
상기 제3 커플링 커패시터의 커패시턴스는 상기 제2 커플링 커패시터의 커패시턴스의 두 배인 것을 특징으로 하는 음 전압 생성기. - 제1 로컬 비트 라인 쌍에 연결된 제1 메모리 셀들을 포함하는 제1 메모리 뱅크;
제1 메모리 뱅크 선택 신호에 응답하여 글로벌 비트 라인 쌍을 상기 제1 로컬 비트 라인 쌍에 연결하는 제1 뱅크 선택부;
제2 로컬 비트 라인 쌍에 연결된 제2 메모리 셀들을 포함하는 제2 메모리 뱅크;
제2 메모리 뱅크 선택 신호에 응답하여 상기 글로벌 비트 라인 쌍을 상기 제2 로컬 비트 라인 쌍에 연결하는 제2 뱅크 선택부; 및
복수의 커플링 커패시터들을 포함하고, 상기 제1 메모리 뱅크에 데이터가 기입될 때, 상기 복수의 커플링 커패시터들 중 적어도 하나의 제1 커플링 커패시터에 음의 전압을 충전하여 상기 제1 커플링 커패시터에 충전된 음의 전압을 상기 글로벌 비트 라인 쌍에 제공하고, 상기 제2 메모리 뱅크에 상기 데이터가 기입될 때, 상기 복수의 커플링 커패시터들 중 적어도 하나의 제2 커플링 커패시터에 음의 전압을 충전하여 상기 제2 커플링 커패시터에 충전된 음의 전압을 상기 글로벌 비트 라인 쌍에 제공하는 음 전압 생성기를 포함하는 반도체 메모리 장치. - 제8 항에 있어서,
상기 제1 커플링 커패시터는, 상기 글로벌 비트 라인 쌍과 상기 제1 로컬 비트 라인 쌍의 기생 커패시턴스들의 합에 상응하는 커패시턴스를 가지고,
상기 제2 커플링 커패시터는, 상기 글로벌 비트 라인 쌍과 상기 제2 로컬 비트 라인 쌍의 기생 커패시턴스들의 합에 상응하는 커패시턴스를 가지는 것을 특징으로 하는 반도체 메모리 장치. - 제8 항에 있어서, 상기 제1 메모리 뱅크 선택 신호가 로직 하이 레벨을 가질 때 상기 제1 로컬 비트 라인 쌍에 인가되는 음의 전압과 상기 제2 메모리 뱅크 선택 신호가 로직 하이 레벨을 가질 때 상기 제2 로컬 비트 라인 쌍에 인가되는 음의 전압은 실질적으로 동일한 전압 레벨을 가지는 것을 특징으로 하는 반도체 메모리 장치.
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