TW201714182A - 半導體記憶體裝置及其操作方法 - Google Patents

半導體記憶體裝置及其操作方法 Download PDF

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Abstract

一種半導體記憶體裝置，包括：記憶體單元陣列，包括多個記憶體單元；連接電路，包括耦接在全域字元線與多個記憶體單元之間的傳輸電晶體；位址解碼器，耦接到區塊字元線和全域字元線，區塊字元線耦接到傳輸電晶體的閘極；以及控制邏輯，根據半導體記憶體裝置的操作狀態來控制位址解碼器以及施加電壓脈衝到全域字元線和區塊字元線。

Description

半導體記憶體裝置及其操作方法
本公開的一個方面涉及電子器件，更具體而言，涉及半導體記憶體裝置及其操作方法。
相關申請的交叉引用
申請要求2015年10月7日提交給韓國智慧財產權局的申請號為10-2015-0141035的韓國專利申請的優先權，其全部公開內容通過引用整體合併於此。
半導體記憶體裝置一種通過使用諸如矽(Si)、鍺(Ge)、砷化鎵(GaAs)和磷化銦(InP)而實施的記憶體裝置。半導體器件分為揮發性記憶體裝置和非揮發性記憶體裝置。
在揮發性記憶體裝置中，儲存在記憶體裝置中的資料在電源被斷開時消失。靜態RAM(SRAM)、動態RAM(DRAM)和同步DRAM(SDRAM)等是揮發性記憶體裝置。儘管電源被斷開，但非揮發性記憶體裝置仍保持儲存在記憶體裝置中的資料。唯讀取記憶體(ROM)、可程式化ROM(PROM)、電可程式化ROM(EPROM)、電可抹除且可程式化ROM(EEPROM)、快閃記憶體、相變RAM(PRAM)、磁RAM(MRAM)、電阻 式RAM(RRAM)和鐵電RAM(FRAM)是非揮發性記憶體裝置。快閃記憶體分為NOR型和NAND型。
各種實施例涉及具有改善的可靠性的半導體記憶體裝置及其操作方法。
根據本公開的一個方面，提供了一種半導體記憶體裝置，包括記憶體單元陣列，記憶體單元陣列包括多個記憶體單元。半導體記憶體裝置還可以包括連接電路，連接電路包括耦接在全域字元線與多個記憶體單元之間的傳輸電晶體。半導體記憶體裝置還可以包括：位址解碼器，耦接到區塊字元線和全域字元線，區塊字元線耦接到傳輸電晶體的閘極；以及控制邏輯，根據半導體記憶體裝置的操作狀態通過控制位址解碼器來施加電壓脈衝到全域字元線和區塊字元線。
根據本公開的一個方面，提供了一種操作包括多個記憶體單元的半導體記憶體裝置的方法，該方法包括：確定半導體記憶體裝置的操作狀態是否處在半導體記憶體裝置的就緒狀態；以及施加電壓脈衝到全域字元線和區塊字元線，其中，全域字元線連接多個記憶體單元，區塊字元線耦接到傳輸電晶體的閘極，傳輸電晶體耦接在全域字元線與多個記憶體單元之間。
100‧‧‧半導體記憶體裝置
101‧‧‧狀態信號產生器
110‧‧‧記憶體單元陣列
120‧‧‧週邊電路
121‧‧‧位址解碼器
121_1‧‧‧線解碼器
121_21-121_2m‧‧‧連接電路
121_3‧‧‧區塊解碼器
121_4‧‧‧傳輸電晶體
122‧‧‧電壓產生器
123‧‧‧讀取和寫入電路
124‧‧‧輸入和輸出電路
125‧‧‧控制邏輯
126‧‧‧就緒繁忙信號產生器
200‧‧‧控制器
501‧‧‧通道層
503‧‧‧記憶體單元
505‧‧‧記憶體單元
507‧‧‧記憶體單元
509‧‧‧記憶體單元
601-607‧‧‧步驟
1000‧‧‧記憶體系統
1300‧‧‧接點單元
2000‧‧‧記憶體系統
2100‧‧‧半導體記憶體裝置
2200‧‧‧控制器
3000‧‧‧計算系統
3100‧‧‧中央處理單元
3200‧‧‧隨機存取記憶體(RAM)
3300‧‧‧使用者介面
3400‧‧‧電源
3500‧‧‧系統匯流排
圖1是說明包括記憶體裝置和控制器的記憶體系統的方塊圖；圖2是說明記憶體裝置的方塊圖； 圖3是說明圖2的位址解碼器的結構的截面圖；圖4是說明圖2的記憶體單元陣列的實施例的平面圖；圖5是說明圖2的記憶體單元陣列的另一個實施例的平面圖；圖6是說明電荷儲存層中的電子的轉移現象的平面圖；圖7是說明根據本公開的實施例的半導體記憶體裝置的操作方法的流程圖；圖8是說明施加給本公開的半導體記憶體裝置的電壓脈衝的實施例的平面圖；圖9是說明施加給本公開的半導體記憶體裝置的電壓脈衝的另一個實施例的平面圖；圖10是說明施加給本公開的半導體記憶體裝置的電壓脈衝的另一個實施例的平面圖；圖11是說明施加給本公開的半導體記憶體裝置的電壓脈衝的另一個實施例的平面圖；圖12是說明施加給本公開的半導體記憶體裝置的電壓脈衝的另一個實施例的平面圖；圖13是說明施加給本公開的半導體記憶體裝置的電壓脈衝的另一個實施例的平面圖；圖14是說明施加給本公開的半導體記憶體裝置的電壓脈衝的另一個實施例的平面圖；圖15是說明包括本公開的半導體記憶體裝置的記憶體系統 的應用的方塊圖；以及圖16是說明包括參照圖15描述的記憶體系統的計算系統的方塊圖。
在下文中，將參照附圖詳細描述本公開的實施例。然而，本公開不限於下面公開的實施例，而可以採用各種形式來實施，且本公開的範圍不限於以下實施例。確切地說，提供這些實施例以更加忠實地且完整地公開實施例，以及向本公開所屬領域的技術人員完全傳達本公開的精神，本公開的範圍應通過本公開的申請專利範圍來理解。
本文已經公開了示例實施例，儘管採用了特定結構性或功能性的解釋，但是這些解釋僅以一般性和描述性的意義來使用和理解，而並非出於限制的目的。
在根據本公開的實施例中，由於可以對形式和細節進行各種改變，因此可以在附圖中顯示以及在說明書中詳細描述具體的實施例。然而，根據本發明構思的實施例不限於具體的公開形狀，且本公開的範圍應通過包括所有改變、分佈和等同的本公開的申請專利範圍來理解。
術語“第一”或“第二”可以用來描述各種元件，但是元件可以不受以上術語限制。在本公開的申請專利範圍第的範圍之內，所述術語被用來將元件與其他元件區分開來。第一元件可以命名為第二元件。類似地，第二元件可以命名為第一元件。
當元件被描述為“耦接”或“連接”到另一個元件時，將理解的是，該元件可以直接耦接或直接連接到所述另一個元件，但是其他元 件可以存在於它們之間。同時，當元件被描述為“直接耦接”或“直接連接”到另一個元件時，將理解的是，其他元件可以不存在於它們之間。換言之，描述元件之間的關係的其他表述“在…之間”和“直接在…之間”或者“相鄰”和“直接相鄰”可以以基本上相同的方式來理解。
本文已經公開了示例實施例，儘管採用了特定術語，但是示例實施例僅以一般性和描述性的意義來使用和理解，而並非出於限制的目的。單數可以表示複數，除非另外描述。術語“包括”或“具有”可以表示描述的實施例可以“包括”或“具有”描述的特性、數量、狀態、操作、元件或它們的組合，且可以理解的是，所述術語可以表示其他特性、數量、狀態、操作、元件或它們的組合中的至少一個。
除非另外定義，否則在本公開所屬的技術領域內，包括技術術語的所有術語具有與本領域技術人員所理解的相同的含義。通用的術語可以理解為具有語境意義，除非在本說明書中明顯地定義，否則術語可以不被理解為過於形式。
將省略對本公開所涉及的技術領域內的技術人員和不相干技術的描述。確切地說，提供這些實施例使得本公開將清楚且完整，這些實施例將向本領域技術人員完全和清楚傳達示例實施例的範圍。
現在，將在下文中參照附圖更全面地描述示例實施例。
圖1是說明包括半導體記憶體裝置100和控制器200的記憶體系統1000的方塊圖。
參見圖1，記憶體系統1000可以包括半導體記憶體裝置100和控制器200。
半導體記憶體裝置100可以回應於控制器200的控制而操作。半導體記憶體裝置100可以包括記憶體單元陣列，記憶體單元陣列包括多個記憶體區塊。根據實施例，半導體記憶體裝置100可以是快閃記憶體裝置。
半導體記憶體裝置100可以配置成從控制器200經由通道CH接收命令和位址，以及存取記憶體單元陣列之中的通過位址選中的區域。換言之，半導體記憶體裝置100可以對通過位址選中的區域執行與命令相對應的內部操作。
例如，半導體記憶體裝置100可以執行程式化操作、讀取操作和刪除操作。當執行程式化操作時，半導體記憶體裝置100可以將資料程式化到通過位址選中的區域。當執行讀取操作時，半導體記憶體裝置100可以從通過位址選中的區域讀取資料。當執行刪除操作時，半導體記憶體裝置100可以刪除儲存在通過位址選中的區域中的資料。
半導體記憶體裝置100可以包括狀態信號產生器101。狀態信號產生器101可以輸出狀態信號，狀態信號表示半導體記憶體裝置100是處在就緒狀態還是處在繁忙狀態。
當半導體記憶體裝置100處在就緒狀態時，半導體記憶體裝置100可以完成內部操作以及可以處於備用模式。例如，當半導體記憶體裝置100處於就緒狀態時，半導體記憶體裝置100可以完成與命令相對應的程式化程式化操作、讀取操作或刪除操作。
當半導體記憶體裝置100處於繁忙狀態時，半導體記憶體裝置100可能沒完成內部操作。例如，當半導體記憶體裝置100處於繁忙狀態 時，半導體記憶體裝置100可能沒有完成與命令相對應的程式化程式化操作、讀取操作或刪除操作。
狀態信號產生器101可以輸出就緒繁忙信號RB作為狀態信號。狀態信號產生器101可以經由與通道CH不同的就緒繁忙信號線(未示出)耦接到控制器200，以及經由就緒繁忙線輸出就緒繁忙信號RB。例如，禁用為邏輯值“高”的就緒繁忙信號RB可以表示半導體記憶體裝置100可以對應於就緒狀態，而致能為邏輯值“低”的就緒繁忙信號RB可以表示半導體記憶體裝置100可以對應於繁忙狀態。在另一個示例中，當就緒繁忙信號RB的輸出端子具有高阻抗時，半導體記憶體裝置100可以對應於就緒狀態，以及當就緒繁忙信號RB被致能為邏輯值“低”時，半導體記憶體裝置100可以對應於繁忙狀態。
控制器200可以經由通道CH控制半導體記憶體裝置100。控制器200可以回應來自主機(未示出)的請求，以及命令半導體記憶體裝置100。當狀態信號指示半導體記憶體裝置100處在就緒狀態時，控制器200可以對半導體記憶體裝置100命令具體操作。當狀態信號指示半導體記憶體裝置100處在繁忙狀態時，控制器200可以處在備用狀態直到狀態信號指示就緒狀態，以及控制器200可以命令半導體記憶體裝置100。
根據實施例，控制器200可以控制半導體記憶體裝置100來執行程式化程式化操作、讀取操作或刪除操作。當執行程式化操作時，控制器200可以經由通道CH向半導體記憶體裝置100提供程式化命令、可找到資料處的位址和資料。當執行讀取操作時，控制器200可以經由通道CH向半導體記憶體裝置100提供讀取命令和讀取的地址。當執行刪除操作時， 控制器200可以經由通道CH向半導體記憶體裝置100提供刪除命令和要執行刪除操作處的位址。
根據實施例，控制器200可以包括諸如隨機存取記憶體(RAM)、處理單元、主機介面和記憶體介面的元件。RAM可以使用半導體記憶體裝置100與主機之間的快取記憶體記憶體和緩衝記憶體中的一種。快取記憶體記憶體可以是處理單元、半導體記憶體裝置100和主機的操作記憶體。處理單元可以控制控制器200的一般操作。
主機介面可以包括用於執行主機與控制器200之間的資料交換的協議。根據實施例，控制器200可以配置成經由以下各種介面協定中的至少一種來與主機通信，諸如通用序列匯流排協定(USB)、多媒體卡協定(MMC)、週邊部件互聯協定(PCI)、PCI快速協議(PCI-E)、高級技術附件協定(ATA)、串列ATA協定(SATA)、並行ATA協定(PATA)、小型電腦小介面協定(SCSI)、增強型小型硬碟介面協定(ESDI)、積體驅動電路協定(IDE)、以及私有協議等。
記憶體介面可以與半導體記憶體裝置100介面。例如，記憶體介面可以包括NAND介面或NOR介面。
圖2是說明半導體記憶體裝置100的方塊圖。
參見圖2，半導體記憶體裝置100可以包括記憶體單元陣列110以及週邊電路120。
記憶體單元陣列110可以經由行線RL耦接到位址解碼器121。記憶體單元陣列110可以經由位線BL耦接到讀取和寫入電路123。
記憶體單元陣列110可以包括多個記憶體區塊。多個記憶體 區塊中的每個可以包括多個頁。多個頁中的每個可以包括多個記憶體單元。根據實施例，多個記憶體單元可以是非揮發性記憶體單元。這將參照圖4和圖5詳細描述。
週邊電路120可以包括位址解碼器121、電壓產生器122、讀取和寫入電路123、輸入和輸出電路124以及控制邏輯125。
位址解碼器121可以經由行線RL耦接到記憶體單元陣列110。位址解碼器121可以配置成回應於控制邏輯125的控制來控制行線RL。位址解碼器121可以從控制邏輯125接收位址ADDR。
根據實施例，可以基於頁單位來執行半導體記憶體裝置100的程式化操作和讀取操作。當執行程式化操作和讀取操作時，位址ADDR可以包括塊位址和行位址。位址解碼器121可以配置成對接收的位址ADDR之中的塊位址進行解碼。位址解碼器121可以根據解碼的塊位址來選擇單個記憶體區塊。位址解碼器121可以配置成對接收的位址ADDR之中的行位址進行解碼。位址解碼器121可以包括根據解碼的行位址選擇的記憶體區塊的頁。將參照圖3更加詳細地描述地址解碼器121。
根據實施例，可以基於記憶體區塊單位來執行半導體記憶體裝置100的刪除操作。在刪除操作期間，位址ADDR可以包括塊位址。位址解碼器121可以對塊位址解碼，以及根據解碼的塊位址來選擇單個記憶體區塊。
根據實施例，位址解碼器121可以包括區塊解碼器、字元線解碼器和地址緩衝器。
電壓產生器122可以回應於控制邏輯125的控制而操作。電 壓產生器122可以通過使用提供給半導體記憶體裝置100的外部電源電壓來產生內部電源電壓。例如，電壓產生器122可以通過調節外部電源電壓來產生內部電源電壓。內部電源電壓可以提供給位址解碼器121、讀取和寫入電路123、輸入和輸出電路124以及控制邏輯125，以及可以用作半導體記憶體裝置100的操作電壓。
電壓產生器122可以通過使用外部電源電壓和內部電源電壓中的一個來產生多個電壓。根據實施例，電壓產生器122可以包括接收內部電源電壓的多個泵浦電容器，以及可以通過回應控制邏輯125的控制來產生多個電壓，並選擇性地啟動多個泵浦電容器。例如，電壓產生器122可以產生要提供給行線RL的各種電壓，以及提供產生的電壓至位址解碼器121。
讀取和寫入電路123可以經由位元線BL耦接到記憶體單元陣列110。讀取和寫入電路123可以響應於控制邏輯125的控制而操作。
當執行程式化操作時，讀取和寫入電路123可以將資料DATA從輸入和輸出電路124傳送到位線BL。根據接收的資料DATA而選中的頁的記憶體單元可以被程式化。當執行讀取操作時，讀取和寫入電路123可以經由位元線BL從選中的頁的記憶體單元讀取資料DATA，以及輸出讀取的資料DATA到輸入和輸出電路124。當執行刪除操作時，讀取和寫入電路123可以將位元線BL浮接。
根據實施例，讀取和寫入電路123可以包括頁緩衝器(或頁寄存器)和行選擇電路。
控制邏輯125可以耦接到位址解碼器121、電壓產生器122、 讀取和寫入電路123以及輸入和輸出電路124。控制邏輯125可以從輸入和輸出電路124接收命令CMD和位址ADDR。控制邏輯125可以控制半導體記憶體裝置100來執行與命令CMD相對應的內部操作。控制邏輯125可以將位址ADDR傳送到位址解碼器121以控制位址解碼器121。
控制邏輯125可以包括就緒繁忙信號產生器(ready busy signal generator)126。就緒繁忙信號產生器126可以對應於參照圖1描述的狀態信號產生器101。控制邏輯125可以內部地傳送與半導體記憶體裝置100的操作狀態相關的資訊到就緒繁忙信號產生器126。就緒繁忙信號產生器126可以配置成根據內部傳送的資訊來輸出就緒繁忙信號RB。
圖3是說明圖2的位址解碼器的結構的平面圖。
參見圖3，半導體記憶體裝置的位址解碼器121可以包括線解碼器121_1、連接電路121_21至121_2m以及區塊解碼器121_3。
線解碼器121_1可以配置成回應於從控制邏輯125接收的信號CMDv來輸出操作電壓至全域線GSSL、GWL0至GWL15、GPG以及GDSL。例如，線解碼器121_1可以輸出用於記憶體單元的程式化操作、讀取操作和刪除操作的操作電壓到全域線GSSL、GWL0至GWL15、GPG以及GDSL。
連接電路121_21至121_2m可以分別耦接在全域線GSSL、GWL0至GWL15、GPG以及GDSL與記憶體區塊的局域線SSL、WL0至WL15、PG以及DSL之間，以及回應於區塊解碼器121_3的塊選擇信號Vsel_0至Vsel_m而操作。換言之，從線解碼器121_1輸出到全域線GSSL、GWL0至GWL15、GPG以及GDSL的操作電壓(例如，程式化電壓、刪除電壓、 讀取電壓、通過電壓、管柵電壓和驗證電壓等)可以傳送到選中的記憶體區塊的局域線SSL、WL0至WL15、PG以及DSL。連接電路121_21至121_2m響應於區塊解碼器121_3的塊選擇信號Vsel_0至Vsel_m，可以選擇性地將全域線GSSL、GWL0至GWL15、GPG以及GDSL與記憶體單元陣列110的選中的記憶體區塊的局域線SSL、WL0至WL15、PG以及DSL連接。
每個連接電路121_21至121_2m可以包括分別耦接在全域線GSSL、GWL0至GWL15、GPG以及GDSL與包括多個記憶體單元的記憶體區塊的局域線SSL、WL0至WL15、PG以及DSL之間的電晶體。連接電晶體可以是傳輸電晶體121_4。連接電路121_21至121_2m可以根據塊選擇信號Vsel_0至Vsel_m來將全域線GSSL、GWL0至GWL15、GPG以及GDSL與局域字元線WL0至WL15連接。塊選擇信號Vsel_0至Vsel_m可以傳輸經過例如耦接到區塊字元線和全域字元線GWL0至GWL15的傳輸電晶體121_4的閘極以及多個記憶體單元的閘極。另外，塊選擇信號Vsel_0至Vsel_m可以具有比傳輸電晶體121_4的臨界電壓高的電壓位準。
連接電路121_21至121_2m可以包括在快閃記憶體裝置的每個記憶體區塊中，連接電路121_21至121_2m可以響應於區塊解碼器121_3的塊選擇信號Vsel_0至Vsel_m而選擇性地操作。例如，通過區塊解碼器121_3的塊選擇信號Vsel_0至Vsel_m選中的連接電路121_21至121_2m之中的單個連接電路可以選擇性地操作。塊選擇信號Vsel_0至Vsel_m可以經由耦接到連接電路121_21至121_2m的區塊字元線而施加。
區塊解碼器121_3可以回應於行位址信號RADD而分別輸出塊選擇信號Vsel_0至Vsel_m到連接電路121_21至121_2m。根據行位址信 號RADD，塊選擇信號Vsel_0至Vsel_m中的單個信號可以被啟動，其餘的信號可以被去啟動。被輸入啟動的塊選擇信號Vsel_0的連接電路121_21可以傳送全域線GSSL、GWL0至GWL15、GPG以及GDSL的操作電壓到選中的記憶體區塊，而沒有電壓降。被輸入去啟動的塊選擇信號Vsel_m的連接電路121_2m可以防止輸出到全域線GSSL、GWL0至GWL15、GPG以及GDSL的操作電壓被傳送到記憶體區塊。
與此同時，參見圖1和圖2，控制邏輯125的就緒繁忙信號產生器126可以控制電壓產生器122和位址解碼器121，以在就緒狀態的信號輸出時致能要施加給記憶體單元陣列的偏置電壓。
具體地，當從就緒繁忙信號產生器126輸出就緒狀態的信號時，控制邏輯125可以控制電壓產生器122和位址解碼器121，以將第一電壓施加到耦接到線解碼器121_1的全域字元線GWL0至GWL15。此外，控制邏輯125可以控制區塊解碼器121_3、電壓產生器122以及位址解碼器121來致能要施加給連接電路121_21至121_2m的第二電壓。
圖4是說明圖2的記憶體單元陣列的實施例的平面圖。
參見圖4，記憶體單元陣列110可以包括多個記憶體區塊BLK1至BLKz。在圖4中，為了便於理解，可以示出第一記憶體區塊BLK1的內部配置，以及可以省略其餘的記憶體區塊BLK2至BLKz的內部配置。第二記憶體區塊BLK2至第z記憶體區塊BLKz可以採用與第一記憶體區塊BLK1基本相同的方式來配置。
參見圖4，第一記憶體區塊BLK1可以包括多個單元串CS11至CS1m和CS21至CS2m。根據實施例，多個單元串CS11至CS1m和CS21 至CS2m中的每個可以形成為U型。在第一記憶體區塊BLK1中，可以在列方向(換言之，+X方向)上佈置m個單元串。在圖4中，示出了佈置在列方向上的單元串中的兩個。為了方便解釋，對於每個記憶體區塊BLK1至BLKz，可以在列方向上佈置至少3個單元串。
多個單元串CS11至CS1m和CS21至CS2m中的每個可以包括至少一個源極選擇電晶體SST、第一記憶體單元MC1至第n記憶體單元MCn、管電晶體PT以及至少一個汲極選擇電晶體DST。
選擇電晶體SST和DST以及記憶體單元MC1至MCn中的每個可以具有彼此相似的結構。根據實施例，選擇電晶體SST和DST以及記憶體單元MC1至MCn中的每個可以具有通道層、隧道絕緣層、電荷儲存層和阻擋絕緣層。根據實施例，可以向每個單元串設置柱體，柱體提供至少一個通道層、隧道絕緣層、電荷儲存層和阻擋絕緣層。
每個單元串的源極選擇電晶體SST可以耦接在公共源極線CSL與記憶體單元MC1至MCp之間。
根據實施例，佈置在相同行的單元串的源極選擇電晶體SST可以耦接到在列方向上延伸的源極選擇線，以及佈置在不同列的單元串的源極選擇電晶體SST可以耦接到不同的源極選擇線。在圖4中，第一列的單元串CS11至CS1m的源極選擇電晶體SST可以耦接到第一源極選擇線SSL1。第二列的單元串CS21至CS2m的源極選擇電晶體SST可以耦接到第二源極選擇線SSL2。
根據另一個實施例，單元串CS11至CS1m以及CS21至CS2m的源極選擇電晶體SST可以共同耦接到單個源極選擇線。
每個單元串的第一記憶體單元MC1至第n記憶體單元MCn可以耦接在源極選擇電晶體SST與汲極選擇電晶體DST之間。
第一記憶體單元MC1至第n記憶體單元MCn可以分為第一記憶體單元MC1至第p記憶體單元MCp以及第p+1記憶體單元MCp+1到第n記憶體單元MCn。第一記憶體單元MC1至第p記憶體單元MCp可以順序地佈置且在+z的反向方向上，以及串聯耦接在源極選擇電晶體SST與管電晶體PT之間。第p+1記憶體單元MCp+1到第n記憶體單元MCn可以順序地佈置且在+z方向上，以及串聯耦接在管電晶體PT與汲極選擇電晶體DST之間。第一記憶體單元MC1至第p記憶體單元MCp與第p+1記憶體單元MCp+1到第n記憶體單元MCn可以經由管電晶體PT耦接。每個單元串的第一記憶體單元MC1至第n記憶體單元MCn的閘極可以分別耦接到第一字元線WL1至第n字元線WLn。
根據實施例，第一記憶體單元MC1至第n記憶體單元MCn中的至少一個可以用作虛擬記憶體單元。當提供虛擬記憶體單元時，可以穩定地控制相應單元串的電壓和電流。因此，可以改善儲存在記憶體區塊BLK1中的資料的可靠性。
每個單元串的管電晶體PT的閘極可以耦接到管線PL。
每個單元串的汲極選擇電晶體DST可以耦接在相應的位元線BL與記憶體單元MCp+1至MCn之間。佈置在列方向上的單元串可以耦接到在列方向上延伸的汲極選擇線DSL。第一列的單元串CS11至CS1m的汲極選擇電晶體可以耦接到第一汲極選擇線DSL1。第二列的單元串CS21至CS2m的汲極選擇電晶體可以耦接到第二汲極選擇線DSL2。
佈置在行方向上的單元串可以耦接到沿行方向延伸的位線BL。在圖4中，第一行的單元串CS11和CS21可以耦接到第一位線BL1。第m行的單元串CS11和CS21可以耦接到第m位線BLm。
在列方向上佈置的單元串中的與相同字元線列耦接的記憶體單元可以構成單個頁。例如，第一列的單元串CS11至CS1m之中的耦接到第一字元線WL1的記憶體單元可以構成頁。第二列的單元串CS21至CS2m之中的耦接到第一字元線WL1的記憶體單元可以構成另一頁。可以通過選擇汲極選擇線DSL1和DSL2中的一個來選擇佈置在列方向上的單元串。可以通過選擇字元線WL1至WLn中的一個來選擇單元串的頁。
圖5是說明圖2的記憶體單元陣列110的另一個實施例的方塊圖。
參見圖5，記憶體單元陣列110可以包括多個記憶體區塊BLK1’至BLKz’。在圖5中，為了便於理解，可以示出第一記憶體區塊BLK1’的內部配置，而可以省略其餘記憶體區塊BLK2’至BLKz’的內部配置。第二記憶體區塊BLK2’至第z記憶體區塊BLKz’可以採用與第一記憶體區塊BLK1’基本相同的方式來配置。
第一記憶體區塊BLK1’可以包括多個單元串CS11’至CS1m’以及CS21’至CS2m’。多個單元串CS11’至CS1m’和CS21’至CS2m’中的每個可以在+Z方向上延伸。在第一記憶體區塊BLK1’中，M個單元串可以佈置在+X方向上。在圖5中，示出了佈置在+Y方向上的兩個單元串。然而，為了便於理解，可以在+Y方向上佈置3個或更多個單元串。
多個單元串CS11’至CS1m’以及CS21’至CS2m’中的每 個可以包括至少一個源極選擇電晶體SST、第一記憶體單元MC1至第n記憶體單元MCn、以及至少一個汲極選擇電晶體DST。
每個單元串的源極選擇電晶體SST可以耦接在公共源極線CSL與記憶體單元MC1至MCn之間。單元串CS11’至CS1m’的源極選擇電晶體SST可以佈置在相同的列，以及可以耦接到相同的源極選擇線SSL1。佈置在第一列的單元串CS11’至CS1m’的源極選擇電晶體SST可以耦接到第一源極選擇線SSL1。佈置在第二列的單元串CS21’至CS2m’的源極選擇電晶體SST可以耦接到第二源極選擇線SSL2。根據另一個實施例，單元串CS11’至CS1m’以及CS21’至CS2m’的源極選擇電晶體可以耦接到單個源極選擇線。
每個單元串的第一記憶體單元MC1至第n記憶體單元MCn可以串聯耦接在源極選擇電晶體SST與汲極選擇電晶體DST之間。第一記憶體單元MC1至第n記憶體單元MCn的閘極可以分別耦接到第一字元線WL1至第n字元線WLn。
根據實施例，第一記憶體單元MC1至第n記憶體單元MCn中的至少一個可以用作虛擬記憶體單元。當提供虛擬記憶體單元時，可以穩定地控制相應單元串的電壓或電流。因此，可以改善儲存在記憶體區塊BLK1’中的資料的可靠性。
每個單元串的汲極選擇電晶體DST可以耦接在相應的位元線BL與記憶體單元MC1至MCn之間。佈置在列方向上的單元串的汲極選擇電晶體可以耦接到沿列方向延伸的汲極選擇線。第一列的單元串CS11’至CS1m’的汲極選擇電晶體可以耦接到第一汲極選擇線DSL1。第二列的 單元串CS21’至CS2m’的汲極選擇電晶體可以耦接到第二汲極選擇線DSL2。
除了每個單元串不包括管電晶體PT之外，圖5的記憶體區塊BLK1’可以具有與圖4的記憶體區塊BLK1類似的等效電路。
圖6是說明電荷儲存層中的電子的偏移現象的平面圖。
圖6示意地示出圖3或圖5中描述的單元串中包括的多個記憶體單元503、505、507和509的結構。
當半導體記憶體裝置處於就緒狀態時，由於可以向全域線和耦接到記憶體單元陣列的傳輸電晶體施加0V的電位，因此記憶體單元陣列中的局域線處於浮接狀態。記憶體單元503、505、507和509處在電荷儲存層CTN中充電有電子的程式化狀態。
當在通道層501中存在大量電子511時，通道層501中的電子511可以通過排斥力來推開通道層501中的電子511。因此，由於在執行讀取操作時可以重新輸入擠出的電子，因此可以發生記憶體單元的臨界電壓的正Vt偏移。臨界電壓的偏移可以對半導體記憶體裝置的可靠性造成不利影響。
此外，當單元串的兩端的選擇線是浮接節點時，電荷可以在通過選擇電晶體的搖擺特徵而轉移到通道層501之後重新排列。此外，結聚(junction poly)是浮接節點，閘極誘導汲極漏電(GIDL)可以產生，以及通過內部電子電荷而轉移的電荷的量可以增加。
因此，在本公開中，當記憶體單元的操作處在禁用段時，換言之，當就緒繁忙信號處在邏輯值為“高”的狀態時，可以施加偏壓到字 元線，以及可以減少電荷儲存層與通道層之間的內部電子電荷。
圖7是說明根據本公開的半導體記憶體裝置的操作的流程圖。
根據圖7，在步驟601，半導體記憶體裝置可以確定就緒繁忙信號是否被禁用。具有邏輯“高”的被禁用的就緒繁忙信號可以表示半導體記憶體裝置處於就緒狀態，以及具有邏輯“低”的被致能的就緒繁忙信號可以表示半導體記憶體裝置處於繁忙狀態。
當半導體記憶體裝置處於就緒狀態時，相應的半導體記憶體裝置可以完成與命令相對應的程式化操作、讀取操作和刪除操作。
當半導體記憶體裝置處於繁忙狀態時，相應的半導體記憶體裝置可以執行內部操作。例如，當半導體記憶體裝置處於繁忙狀態時，半導體記憶體裝置執行與命令相對應的程式化操作、讀取操作和刪除操作。
作為步驟601處的確定的結果，當就緒繁忙信號被禁用時，半導體記憶體裝置進行到步驟603。否則，由於半導體記憶體裝置不能完成內部操作，因此半導體記憶體裝置可以在步驟601處持續地確定就緒繁忙信號是否被禁用直到就緒繁忙信號被禁用。
在步驟603，半導體記憶體裝置可以向全域字元線施加偏壓以及阻斷字元線(傳輸電晶體)。具體地，半導體記憶體裝置可以施加第一電壓到全域字元線以及施加第二電壓到區塊字元線。
第一電壓的位準可以與第二電壓的位準相同，或者高於第二電壓的位準。此外，第二電壓可以高於傳輸電晶體的臨界電壓，以將區塊字元線彼此耦接的傳輸電晶體導通。
根據各種實施例，第二電壓的位準可以高於第一電壓的位準。在就緒狀態，可以將偏壓施加給記憶體單元陣列的字元線，以抑制圖6中描述的電荷重分佈現象，第一電壓的位準和第二電壓的位準不限於描述的條件。
在步驟605，半導體記憶體裝置可以確定就緒繁忙信號是否被致能。進行前述事項是為了在就緒狀態期間施加第一電壓和第二電壓到全域字元線和區塊字元線。
結果，當就緒繁忙信號未被致能時，半導體記憶體裝置可以進行到步驟603以及持續地施加偏壓。
半導體記憶體裝置可以在就緒繁忙信號被致能時進行到步驟607。
在步驟607，半導體記憶體裝置可以將施加給全域字元線和區塊字元線的偏壓放電。如圖7所示，半導體記憶體裝置可以在致能的就緒繁忙信號的肯定性的確定之後開始放電。儘管未示出，但半導體記憶體裝置可以在禁用狀態期間將命令、位址和資料登錄到半導體記憶體裝置時開始放電，使得全域線和區塊字元線中的每個的電位可以在就緒繁忙信號的致能時段期間達到接地狀態。
根據各種實施例，全域字元線和區塊字元線的電壓位準可能不能放電到0V，但是可以放電到正的低電壓位準。
將描述施加給全域字元線和區塊字元線的第一電壓和第二電壓的各種實施例。
圖8是說明施加給半導體記憶體裝置的電壓脈衝的實施例 的平面圖。
參見圖8，當就緒繁忙信號RB如圖7所述那樣被禁用為邏輯值“高”時，控制邏輯125可以分別施加電壓脈衝到全域字元線GWL和區塊字元線BLKWL。位址解碼器121可以耦接到區塊字元線BLKWL。第一電壓脈衝V1可以施加給全域字元線GWL，第二電壓脈衝V2可以施加給區塊字元線BLKWL。第一電壓脈衝V1的位準可以與第二電壓脈衝V2的位準相同，或者高於第二電壓脈衝V2的位準。此外，第二電壓脈衝V2可以高於傳輸電晶體的臨界電壓，以導通耦接到區塊字元線的傳輸電晶體。
當施加電壓脈衝到全域字元線GWL和區塊字元線BLKWL時，耦接到區塊字元線BLKWL的傳輸電晶體可以導通，以及施加到全域字元線GWL的第一電壓脈衝V1可以施加到局域字元線。當第一電壓脈衝V1施加到局域字元線時，電荷儲存層與通道層之間的內部電子電荷可以減少。
在圖8中，可以分別施加電壓脈衝到全域字元線GWL和區塊字元線BLKWL，以適應就緒繁忙信號RB的禁用段。當就緒繁忙信號RB被致能時，半導體記憶體裝置可以將全域字元線GWL和區塊字元線BLKWL的電壓放電。全域字元線GWL和區塊字元線BLKWL的電壓可以放電到具有較低的電壓位準，該較低的電壓位準具有預定的正值，而不是0V。
圖9是說明施加給半導體記憶體裝置的電壓脈衝的另一個實施例的平面圖。
參見圖9，當就緒繁忙信號RB被禁用為邏輯值“高”時，半導體記憶體裝置可以分別施加偏壓到全域字元線GWL和區塊字元線BLKWL。第一電壓脈衝V1可以施加到全域字元線GWL，第二電壓脈衝V2 可以施加到區塊字元線BLKWL。第一電壓脈衝V1的位準可以與第二電壓脈衝V2的位準相同，或者比第二電壓脈衝V2的位準高。此外，第二電壓脈衝V2可以高於傳輸電晶體的臨界電壓，以導通耦接到區塊字元線的傳輸電晶體。
當控制邏輯125根據半導體記憶體裝置的操作狀態施加電壓脈衝到全域字元線GWL和區塊字元線BLKWL時，耦接到區塊字元線BLKWL的傳輸電晶體可以導通，以及施加到全域字元線GWL的第一電壓脈衝V1可以施加到局域字元線。當施加第一電壓脈衝V1到局域字元線時，可以減少電荷儲存層與通道層之間的內部電子電荷。
在圖9中，當半導體記憶體裝置100的操作狀態為就緒狀態時，在每個第一參考時間t1，電壓脈衝可以由控制邏輯125重複地施加到全域字元線GWL和區塊字元線BLKWL。通過施加電壓脈衝到就緒狀態下的記憶體單元比圖8中的時間少的時間，可以防止記憶體單元的劣化，以及可以降低功耗。當就緒繁忙信號RB被致能時，半導體記憶體裝置可以將全域字元線GWL和區塊字元線BLKWL的電壓放電。全域字元線GWL和區塊字元線BLKWL的電壓可以被放電到具有較低的電壓位準，該較低的電壓位準具有預定的正值，而不是0V。
圖10是說明施加給半導體記憶體裝置的電壓脈衝的另一個實施例的平面圖。
參見圖10，當就緒繁忙信號RB被禁用為邏輯值“高”時，半導體記憶體裝置可以分別施加偏壓到全域字元線GWL和區塊字元線BLKWL。第一電壓脈衝V1可以施加到全域字元線GWL，第二電壓脈衝V2 可以施加到區塊字元線BLKWL。第一電壓脈衝V1的位準可以與第二電壓脈衝V2的位準相同，或者比第二電壓脈衝V2的位準高。此外，第二電壓脈衝V2可以比傳輸電晶體的臨界電壓高，以導通耦接到區塊字元線的傳輸電晶體。
當通過控制邏輯125施加電壓脈衝到全域字元線GWL和區塊字元線BLKWL時，耦接到區塊字元線BLKWL的傳輸電晶體可以導通，以及施加給全域字元線GWL的第一電壓脈衝V1可以施加給局域字元線。當施加第一電壓脈衝V1到局域字元線時，可以減少電荷儲存層與通道層之間的內部電子電荷。
在圖10中，通過控制邏輯125可以在就緒繁忙信號RB的禁用段持續地施加第一電壓脈衝V1到全域字元線GWL，通過控制邏輯125可以在每個第一參考時間t1重複地施加第二電壓脈衝V2到區塊字元線BLKWL，第二電壓脈衝V2可以週期性地導通傳輸電晶體。根據圖10的實施例，可以通過持續地施加第二電壓脈衝V2到區塊字元線BLKWL來減少功耗。可以通過在禁用段持續地施加第一電壓脈衝V1來提高減小電荷儲存層與通道層之間的內部電場的效果。當就緒繁忙信號RB被致能時，半導體記憶體裝置可以將全域字元線GWL和區塊字元線BLKWL的電壓放電。全域字元線GWL和區塊字元線BLKWL的電壓可以放電到具有較低的電壓位準，該較低的電壓位準具有預定的正值，而不是0V。
圖11是說明施加給半導體記憶體裝置的電壓脈衝的另一個實施例的平面圖。
參見圖11，當就緒繁忙信號RB被禁用為邏輯值“高”時， 半導體記憶體裝置可以分別施加偏壓到全域字元線GWL和區塊字元線BLKWL。第一電壓脈衝V1可以施加到全域字元線GWL，第二電壓脈衝V2可以施加到區塊字元線BLKWL。第一電壓脈衝V1的位準可以與第二電壓脈衝V2的位準相同，或者比第二電壓脈衝V2的位準高。此外，第二電壓脈衝V2可以比傳輸電晶體的臨界電壓高，以導通耦接到區塊字元線的傳輸電晶體。
當根據半導體記憶體裝置的操作狀態通過控制邏輯125施加電壓脈衝到全域字元線GWL和區塊字元線BLKWL時，耦接到區塊字元線BLKWL的傳輸電晶體可以導通，施加給全域字元線GWL的第一電壓脈衝V1可以施加給局域字元線。當施加第一電壓脈衝V1到局域字元線時，可以減少電荷儲存層與通道層之間的內部電子電荷。
與圖12不同，在圖11中，可以在第二參考時間t2期間施加第二電壓脈衝V2到區塊字元線BLKWL，之後不施加。第二參考時間t2可以與圖9或圖10中的第一參考時間t1相同，或者比圖9或圖10中的第一參考時間t1長。根據圖11的實施例，通過在第二參考時間t2期間施加和放電第二電壓脈衝V2到區塊字元線BLKWL，來在對局域字元線自由充電之後，形成浮接狀態。半導體記憶體裝置可以將區塊字元線BLKWL的電壓放電到具有較低的電壓位準，該較低的電壓位準具有預定的正值，而不是0V。
根據圖11的實施例，相比於圖10的實施例，可以更多地降低功耗。可以通過在禁用段持續地施加第一電壓脈衝V1，來提高減小電荷儲存層與通道層之間的內部電子電荷的效果。當就緒繁忙信號RB被致能 時，半導體記憶體裝置可以將全域字元線GWL的電壓放電。全域字元線GWL的電壓可以被放電到具有較低的電壓位準，該較低的電壓位準具有預定的正值，而不是0V。
圖12是說明施加給半導體記憶體裝置的電壓脈衝的另一個實施例的平面圖。
參見圖12，當就緒繁忙信號RB被禁用為邏輯值“高”時，半導體記憶體裝置可以分別施加偏壓到全域字元線GWL和區塊字元線BLKWL。第一電壓脈衝V1可以施加到全域字元線GWL，第二電壓脈衝V2可以施加到區塊字元線BLKWL。第一電壓脈衝V1的位準可以與第二電壓脈衝V2的位準相同，或者比第二電壓脈衝V2的位準高。此外，第二電壓脈衝V2可以比傳輸電晶體的臨界電壓高，以導通耦接到區塊字元線的傳輸電晶體。
當通過控制邏輯125施加電壓脈衝到全域字元線GWL和區塊字元線BLKWL時，耦接到區塊字元線BLKWL的傳輸電晶體可以導通，施加給全域字元線GWL的第一電壓脈衝V1可以施加給局域字元線。當施加第一電壓脈衝V1到局域字元線時，可以減少電荷儲存層與通道層之間的內部電子電荷。
在圖12中，可以分別施加電壓脈衝到全域字元線GWL和區塊字元線BLKWL，適應就緒繁忙信號RB的禁用段。相比於圖8的實施例，當就緒繁忙信號RB被致能時，半導體記憶體裝置的控制邏輯125可以將全域字元線GWL的電壓放電，以及在全域字元線GWL被放電後的第三參考時間t3之後，將區塊字元線BLKWL的電壓放電。全域字元線GWL和 區塊字元線BLKWL的電壓可以被放電到具有較低的電壓位準，該較低的電壓位準具有預定的正值，而不是0V。
圖13是說明施加給半導體記憶體裝置的電壓脈衝的另一個實施例的平面圖。
參見圖13，在就緒繁忙信號RB被禁用為邏輯值“高”之前，半導體記憶體裝置可以分別施加偏壓到全域字元線GWL和區塊字元線BLKWL。具體地，半導體記憶體裝置可以在就緒繁忙信號RB被禁用之前的第四參考時間(t4)，分別施加偏壓到全域字元線GWL和區塊字元線BLKWL。在半導體器件的操作狀態轉變到就緒狀態之前的第四參考時間(t4)，控制邏輯125可以施加第一電壓脈衝V1到全域字元線GWL，以及第二電壓脈衝V2可以施加到區塊字元線BLKWL。第一電壓脈衝V1的位準可以與第二電壓脈衝V2的位準相同，或者比第二電壓脈衝V2的位準高。此外，第二電壓脈衝V2可以比傳輸電晶體的臨界電壓高，以導通耦接到區塊字元線的傳輸電晶體。
當通過控制邏輯125施加電壓脈衝到全域字元線GWL和區塊字元線BLKWL時，耦接到區塊字元線BLKWL的傳輸電晶體可以導通，施加到全域字元線GWL的第一電壓脈衝V1可以施加到局域字元線。當電壓施加給局域字元線時，可以減少電荷儲存層與通道層之間的內部電子電荷。當就緒繁忙信號RB被致能時，半導體記憶體裝置可以將全域字元線GWL和區塊字元線BLKWL的電壓放電。全域字元線GWL和區塊字元線BLKWL的電壓可以被放電到具有較低的電壓位準，該較低的電壓位準具有預定的正值，而不是0V。
圖14是說明根據另一個實施例的半導體記憶體裝置的操作的平面圖。
圖14示出施加給記憶體區塊的全域字元線GWL以及兩端的選擇線GDSL和GSSL的電壓。
在圖14中，在根據圖8至圖13的實施例中，作為示例將描述如下狀態，即，其中第一電壓脈衝V1可以施加到全域字元線GWL，以及第二電壓脈衝V2可以施加到區塊傳輸電晶體。
根據圖14，半導體可以施加0V到兩端的選擇線GDSL和GSSL，以及將選擇電晶體截止，以防止電荷形成在結聚中或者防止電荷轉移到單元串中的通道層。在各種實施例中，半導體記憶體裝置可以採用與選擇電晶體基本相同的方式來施加0V到接點單元1300，以及抑制重疊區中因GIDL而產生電荷。
圖15是說明記憶體系統1000的應用2000的方塊圖。
參見圖15，記憶體系統2000可以包括半導體記憶體裝置2100和控制器2200。半導體記憶體裝置2100可以包括多個半導體記憶體晶片。多個半導體記憶體晶片可以分為多個組。
在圖15中，多個組可以分別經由第一通道CH1至第k通道CHk與控制器2200通信。每個半導體記憶體晶片可以採用與參照圖4描述的半導體記憶體裝置100基本相同的方式來配置和操作。
每個組可以配置成經由公共通道與控制器2200通信。控制器2200可以採用與參照圖1描述的控制器2200基本相同的方式來配置，以及配置成經由多個通道CH1至CHk控制半導體記憶體裝置2100的多個記 憶體晶片。
在圖15中，多個半導體記憶體晶片可以耦接到通道。然而，記憶體系統2000可以修改為將半導體記憶體晶片連接到通道。
控制器2200和半導體記憶體裝置2100可以整合為半導體記憶體裝置。根據實施例，控制器2200和半導體記憶體裝置2100可以整合為半導體記憶體裝置以及構成存儲卡。例如，控制器2200和半導體記憶體裝置2100可以整合為半導體記憶體裝置以及構成存儲卡，諸如國際個人電腦記憶卡協會(PCMCIA)、緊湊型快閃記憶體卡(CF)、智慧媒體卡SM和SMC、記憶棒、多媒體卡(MMC、RS-MMC和MMC微型)、SD卡(SD、迷你SD、微型SD和SDHC)或通用快閃記憶體裝置UFS。
控制器2200和半導體記憶體裝置2100可以整合為半導體器件以及構成固態驅動器(SSD)。固態驅動器(SSD)可以包括配置成儲存資料在半導體記憶體中的儲存設備。當記憶體系統2000用作固態驅動器(SSD)時，可以顯著提高耦接到記憶體系統2000的主機的操作速度。
根據另一個實施例，記憶體系統2000可以提供作為以下設備的各種元件中的一種：電腦、超移動PC(UMPC)、工作站、筆記型電腦、個人數位助理(PDA)、攜帶式電腦(攜帶式)、網路板、無線電話、行動電話、智慧型電話、電子書、攜帶式多媒體播放機(PMP)、攜帶式遊戲機、導航系統、黑匣子、數位相機、三維電視、數位答錄機、數位音訊播放機、數位圖片記錄儀、數位圖片播放機、數位視訊記錄儀、數位圖片播放機、數位視訊記錄儀、數位視訊播放機、在無線環境下發送和接收資訊的設備、配置在電腦網路中的各種電子設備中的一個、配置在遠端資訊網路中的各 種電子設備中的一個、RFID設備、配置在計算系統中的各種電子設備中的一個。
根據實施例，半導體記憶體裝置2100或記憶體系統2000可以安裝成各種封裝形狀。例如，半導體記憶體裝置2100或記憶體系統2000可以採用以下方式來安裝和/或封裝：層疊封裝(PoP)、球柵陣列(BGA)、晶片級封裝(CSP)、塑膠引線晶片載體(PLCC)、塑膠雙列直插式封裝(PDIP)、華夫封裝中晶粒(die in waffle pack)、晶圓形式晶粒(die in wafer form)、板上晶片(COB)、陶瓷雙列直插式封裝(CERDIP)、塑膠度量四方扁平封裝(MQFP)、薄型四方扁平封裝(TQFP)、小外型積體電路(SOIC)、收縮型小外型封裝(SSOP)、薄型小外型封裝(TSOP)、薄型四方扁平封裝(TQFP)、系統封裝(SIP)、多晶片封裝(MCP)、晶圓級製造封裝(WFP)以及晶圓級處理層疊封裝(WSP)。
圖16是說明包括參照圖15描述的記憶體系統2000的計算系統3000的方塊圖。
參見圖16，計算系統3000可以包括中央處理單元3100、隨機存取記憶體(RAM)3200、使用者介面3300、電源3400、系統匯流排3500以及記憶體系統2000。
記憶體系統2000可以經由系統匯流排3500而耦接到中央處理單元3100、隨機存取記憶體(RAM)3200、使用者介面3300以及電源3400。經由使用者介面3300提供的資料或中央處理單元3100所處理的資料可以儲存在記憶體系統2000中。
參見圖16，半導體記憶體裝置2100可以經由控制器2200 電耦接到系統匯流排3500。然而，半導體記憶體裝置2100可以配置成直接電耦接到系統匯流排3500。可以由中央處理單元3100和RAM3200執行控制器2200的功能。
在圖16中，可以提供參照圖15描述的記憶體系統2000。然而，可以用參照圖1描述的記憶體系統1000來替換記憶體系統2000。根據實施例，計算系統3000可以配置成包括參照圖1和圖15描述的記憶體系統1000和2000。
儘管利用有限的實施例和附圖公開了本公開，但是本公開不限於公開的實施例，本領域技術人員可以進行形式和細節上的各種改變。
因此，本公開的範圍應當通過本公開的申請專利範圍和後續描述的等同物來理解。
在實施例中，可以執行或省略所有的步驟。步驟可以不需要按順序來執行，以及可以被顛倒。同時，本公開不限於下面公開的實施例而可以採用各種形式來實施，本公開的範圍不限於下面的實施例。確切地說，提供實施例以更忠實地和完全地公開本公開，以及向本領域技術人員完全傳達本公開的精神。
本文已經公開了示例實施例，儘管採用了特定術語，但是它們僅以一般性和描述性的意義來使用和解釋，而並非出於限制的目的。對於本公開所屬技術領域的技術人員而言，本領域技術人員可以基於本公開的精神來進行形式和細節上的各種改變。
根據實施例，提供了一種具有改善的可靠性的半導體記憶體裝置及其操作方法。
100‧‧‧半導體記憶體裝置
101‧‧‧狀態信號產生器
200‧‧‧控制器
1000‧‧‧記憶體系統

Claims (22)

  1. 一種半導體記憶體裝置，包括：記憶體單元陣列，包括多個記憶體單元；連接電路，包括耦接在全域字元線與所述多個記憶體單元之間的傳輸電晶體；位址解碼器，耦接到區塊字元線和全域字元線，字元線所述區塊字元線耦接到所述傳輸電晶體的閘極；以及控制邏輯，根據所述半導體記憶體裝置的操作狀態來控制位址解碼器以及施加電壓脈衝到全域字元線和區塊字元線。
  2. 根據申請專利範圍第1項所述的半導體記憶體裝置，其中，當所述半導體記憶體裝置的操作狀態處在就緒狀態時，所述控制邏輯施加第一電壓脈衝到字元線所述全域字元線，以及施加第二電壓脈衝到字元線所述區塊字元線。
  3. 根據申請專利範圍第2項所述的半導體記憶體裝置，其中，所述第一電壓脈衝和第二電壓脈衝具有相同的電壓位準。
  4. 根據申請專利範圍第2項所述的半導體記憶體裝置，其中，所述第一電壓脈衝具有比所述第二電壓脈衝高的電壓位準。
  5. 根據申請專利範圍第2項所述的半導體記憶體裝置，其中，所述第二電壓脈衝具有比所述傳輸電晶體的臨界電壓高的電壓位準。
  6. 根據申請專利範圍第1項所述的半導體記憶體裝置，其中，當所述半導體記憶體裝置的操作狀態處在就緒狀態時，所述控制邏輯在每個第一參考時間重複施加電壓脈衝到全域字元線和區塊字元線。
  7. 根據申請專利範圍第1項所述的半導體記憶體裝置，其中，當所述半導體記憶體裝置的操作狀態處在就緒狀態時，所述控制邏輯施加第一電壓脈衝到所述全域字元線，以及在每個第一參考時間重複施加第二電壓脈衝到所述區塊字元線。
  8. 根據申請專利範圍第1項所述的半導體記憶體裝置，其中，當所述半導體記憶體裝置的操作狀態處在就緒狀態時，所述控制邏輯施加第一電壓脈衝到字元線所述全域字元線，在第二參考時間期間施加第二電壓脈衝到字元線所述區塊字元線，以及將字元線所述全域字元線和所述區塊字元線放電。
  9. 根據申請專利範圍第1項所述的半導體記憶體裝置，其中，所述控制邏輯根據所述半導體記憶體裝置的操作狀態的改變將字元線所述全域字元線和所述區塊字元線放電。
  10. 根據申請專利範圍第9項所述的半導體記憶體裝置，其中，當所述半導體記憶體裝置的操作狀態從就緒狀態轉變為繁忙狀態時，所述控制邏輯將字元線所述全域字元線放電，在全域字元線被放電後的第三參考時間過後，所述控制邏輯將區塊字元線放電。
  11. 根據申請專利範圍第1項所述的半導體記憶體裝置，其中，在所述半導體記憶體裝置的操作狀態轉變為就緒狀態之前的第四參考時間，所述控制邏輯施加第一電壓脈衝到所述全域字元線，以及施加第二電壓脈衝到所述區塊字元線。
  12. 一種操作包括多個記憶體單元的半導體記憶體裝置的方法，所述方法包括： 確定所述半導體記憶體裝置的操作狀態是否處在所述半導體記憶體裝置的就緒狀態；以及施加電壓脈衝到全域字元線和區塊字元線，字元線所述全域字元線連接所述多個記憶體單元，字元線所述區塊字元線耦接到傳輸電晶體的閘極，所述傳輸電晶體耦接在字元線所述全域字元線與所述多個記憶體單元之間。
  13. 根據申請專利範圍第12項所述的方法，還包括：根據所述半導體記憶體裝置的操作狀態的改變將字元線所述全域字元線和字元線所述區塊字元線放電。
  14. 根據申請專利範圍第13項所述的方法，其中，放電的步驟包括：當所述半導體記憶體裝置的操作狀態從就緒狀態轉變為繁忙狀態時將字元線所述全域字元線放電，以及在所述全域字元線被放電後的第三參考時間之後，將字元線所述區塊字元線放電。
  15. 根據申請專利範圍第12項所述的方法，其中，施加電壓脈衝的步驟包括：當所述半導體記憶體裝置的操作狀態處在就緒狀態時施加第一電壓脈衝到字元線所述全域字元線，以及施加第二電壓脈衝到字元線所述區塊字元線。
  16. 根據申請專利範圍第15項所述的方法，其中，所述第一電壓脈衝和所述第二電壓脈衝具有相同的電壓位準。
  17. 根據申請專利範圍第15項所述的方法，其中，所述第一電壓脈衝具有比所述第二電壓脈衝高的電壓位準。
  18. 根據申請專利範圍第15項所述的方法，其中，所述第二電壓脈衝具有 比所述傳輸電晶體的臨界電壓高的電壓位準。
  19. 根據申請專利範圍第12項所述的方法，其中，當所述半導體記憶體裝置的操作狀態處在就緒狀態時，在每個第一參考時間重複施加電壓脈衝到字元線所述全域字元線和所述區塊字元線。
  20. 根據申請專利範圍第12項所述的方法，其中，施加電壓脈衝的步驟包括：當所述半導體記憶體裝置的操作狀態處在就緒狀態時，施加第一電壓脈衝到字元線所述全域字元線，以及在每個第一參考時間重複施加第二電壓脈衝到字元線所述區塊字元線。
  21. 根據申請專利範圍第12項所述的方法，其中，施加電壓脈衝的步驟包括：當所述半導體記憶體裝置的操作狀態處在就緒狀態時，施加第一電壓脈衝到字元線所述全域字元線，在第二參考時間期間施加第二電壓脈衝到字元線所述區塊字元線，以及將所述第一電壓脈衝和所述第二電壓脈衝放電。
  22. 根據申請專利範圍第12項所述的方法，其中，施加電壓脈衝的步驟包括：在所述半導體記憶體裝置的操作狀態從就緒狀態轉變為繁忙狀態的第四參考時間之前，施加第一電壓脈衝到字元線所述全域字元線，以及施加第二電壓脈衝到字元線所述區塊字元線。
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