TW201635495A - 半導體裝置及其製造方法 - Google Patents

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Takashi Takeuchi
Hiroshi Yanagita
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Abstract

本發明使半導體裝置的性能提高。本發明之半導體裝置，具備：SOI基板1，以及形成於SOI基板1的反熔絲元件AF。SOI基板1，具有：形成於支持基板2的主面側的p型井區域PW1，以及隔著BOX層3形成於p型井區域PW1上的SOI層4。反熔絲元件AF，具有隔著閘極絶緣膜GI11形成於SOI層4上的閘極電極GE11。利用反熔絲元件AF形成記憶元件，在記憶元件的寫入動作時，對閘極電極GE11施加第1電位，且對p型井區域PW1施加與第1電位極性相同的第2電位。

Description

半導體裝置及其製造方法
本發明係關於一種半導體裝置以及其製造方法，其可適當應用於例如具備形成於半導體基板的半導體元件的半導體裝置以及其製造方法。
關於具備由形成於半導體基板的半導體元件所構成的記憶體的半導體裝置，存在具有由反熔絲元件所形成的記憶體單位的態樣。該等半導體裝置，藉由對反熔絲元件的閘極電極與源極、汲極區域之間施加高電壓，而將反熔絲元件的閘極絶緣膜的絶緣破壞，以對記憶體單位寫入資料。在該寫入動作中，由於反熔絲元件的閘極絶緣膜的絶緣被破壞，故作為閘極洩漏電流的讀取電流，在寫入動作前後會增加。
另外，某些反熔絲元件的閘極絶緣膜的絶緣破壞，僅限於一次。因此，由該反熔絲元件所形成之記憶體單位的寫入，稱為OTP（One Time Program，一次編程）。另外，由反熔絲元件所構成的記憶體元件，稱為OTP（One Time Programmable）記憶體元件，使用於ROM（Read Only Memory，唯讀記憶體）等。
日本特表2005－504434號公報（專利文獻1），揭示了在具備MOS（Metal-Oxide-Semiconductor，金屬氧化物半導體）資料記憶元件的記憶元件中，藉由使MOS資料記憶元件的超薄膜介電體崩潰而對記憶元件實行寫入動作，並藉由檢測通過記憶元件的電流而實行從記憶元件讀取的動作的技術。
日本特開2009－117461號公報（專利文獻2），揭示了具有設置在MOS電晶體的汲極電極與電極之間的絶緣膜，並藉由破壞絶緣膜的絶緣，使汲極電極與電極導通的關於反熔絲元件的技術。 [先前技術文獻] [專利文獻]
[專利文獻1] 日本特表2005－504434號公報 [專利文獻2] 日本特開2009－117461號公報
[發明所欲解決的問題] 關於該等具有記憶體單位的半導體裝置，存在一種為了降低消耗電力，而在具有隔著BOX（Buried Oxide，埋入式氧化物）層形成於支持基板上的SOI（Silicon on Insulator，絕緣層上覆矽晶）層的SOI基板上，設有形成於SOI層的反熔絲元件的半導體裝置。
該等半導體裝置，伴隨寫入動作，在反熔絲元件的閘極絶緣膜的絶緣被破壞時，會產生熱載子。例如，反熔絲元件，具有類似n通道型的MISFET（Metal-Insulator-Semiconductor Field Effect Transistor，金屬絕緣體半導體場效電晶體）的構造，在對閘極電極施加正極性電位時所產生的作為熱載子的熱電孔，在SOI層中，會向BOX層加速。向BOX層加速的熱電孔，植入BOX層，BOX層的膜質會劣化，例如BOX層的絶緣性會降低。因此，在讀取動作時，記憶體單位的選擇位元周圍的非選擇位元的讀取電流等會發生變動，記憶體單位的資料可靠度會有降低之虞。
其他的問題與新穎性特徴，根據本說明書的記述以及所附圖式應可明瞭。
[解決問題的手段] 本發明一實施態樣之半導體裝置，具備SOI基板，以及形成於SOI基板的反熔絲元件。SOI基板，具有形成於支持基板的主面側的p型井區域，以及隔著BOX層形成於p型井區域上的SOI層。反熔絲元件，具有隔著閘極絶緣膜形成於SOI層上的閘極電極。利用反熔絲元件形成記憶元件，在記憶元件的寫入動作時，對閘極電極施加第1電位，且對p型井區域施加與第1電位極性相同的第2電位。
另外，本發明另一實施態樣的半導體裝置，具備SOI基板，以及形成於SOI基板的反熔絲元件與場效電晶體。SOI基板，具有形成於支持基板的主面側的p型井區域，以及隔著BOX層形成於p型井區域上的SOI層。反熔絲元件，在記憶體單位區域，具有隔著閘極絶緣膜形成於SOI層上的閘極電極。場效電晶體，在周邊電路區域，具有隔著閘極絶緣膜形成於SOI層上的閘極電極。利用反熔絲元件形成記憶元件。反熔絲元件以及場效電晶體各自的閘極電極，係由導入了n型雜質的半導體膜所構成。反熔絲元件的閘極電極的n型雜質的濃度，比場效電晶體的閘極電極的n型雜質的濃度更低。
另外，在本發明另一實施態樣之半導體裝置的製造方法中，準備SOI基板，其具有SOI層，該SOI層隔著BOX層形成p型井區域上，該p型井區域在記憶體單位區域形成於支持基板的主面側。接著，在記憶體單位區域，在SOI層上，隔著閘極絶緣膜形成反熔絲元件用的由半導體膜所構成的閘極電極，並在該閘極電極上形成硬遮罩膜，另外，在周邊電路區域，在SOI層上，隔著閘極絶緣膜形成場效電晶體用的由半導體膜所構成的閘極電極。接著，在記憶體單位區域，植入n型雜質離子以形成n＋ 型半導體區域，之後，在記憶體單位區域，將硬遮罩膜除去。接著，在記憶體單位區域，形成反熔絲元件用的n－ 型半導體區域，並對反熔絲元件用的閘極電極植入n型雜質離子，另外，在周邊電路區域，形成場效電晶體用的n－ 型半導體區域。接著，在周邊電路區域，形成場效電晶體用的n＋ 型半導體區域，並對場效電晶體用的閘極電極植入n型雜質離子。在形成反熔絲元件用的n－ 型半導體區域的步驟植入了n型雜質離子的反熔絲元件用的閘極電極的n型雜質的濃度，比在形成場效電晶體用的n＋ 型半導體區域的步驟植入了n型雜質離子的場效電晶體用的閘極電極的n型雜質的濃度更低。 [發明的功效]
若根據本發明一實施態樣，便可使半導體裝置的性能提高。
在以下的實施態樣中，於便宜作法上有其必要時，會分割成複數個段落或實施態樣進行説明，惟除了特別明示的情況之外，該等內容並非互無相關，而係具有其中一方為另一方的部分或全部的變化實施例、詳細說明、補充説明等的關係。
另外，在以下的實施態樣中，當提及要件的數目等（包含個數、數値、數量、範圍等）時，除了特別明示的情況以及在原理上明顯限定於特定數值的情況等之外，並非僅限於該特定的數值，在該特定的數值以上或以下均可。
再者，在以下的實施態樣中，其構成要件（亦包含要件步驟等），除了特別明示的情況以及認為在原理上明顯為必須的情況等之外，並非必定為必要構件，自不待言。同樣地，在以下的實施態樣中，當提及構成要件等的形狀、位置關係等時，除了特別明示的情況以及認為在原理上明顯並非如此的情況等之外，亦包含實質上與該形狀等近似或類似的態樣等。此點，針對上述數値以及範圍也是同樣。
以下，根據圖式詳細説明代表性實施態樣。另外，在用來說明實施態樣的全部圖式中，對具有相同功能的構件會附上相同的符號，其重複説明省略。另外，在以下的實施態樣中，除了特別有其必要時以外，相同或同樣的部分之説明原則上不重複。
再者，在實施態樣所使用的圖式中，即使是剖面圖，為了使圖式更容易檢視，有時也會省略影線。
（實施態樣1） ＜半導體裝置的構造＞ 首先，參照圖式説明本實施態樣1的半導體裝置的構造。圖1，係實施態樣1的半導體裝置的主要部位剖面圖。
如圖1所示的，本實施態樣1的半導體裝置，具備作為半導體基板的SOI基板1。SOI基板1具有：支持基板2，其作為基體；BOX層3，其係形成於支持基板2的作為主面的頂面2a上的絶緣層（亦即埋入氧化膜）；以及SOI層4，其係形成於BOX層3上的半導體層。
支持基板2，例如為單晶矽（Si）基板。BOX層3，例如為氧化矽（SiO2 ）膜，其膜厚，例如為4～100nm左右。另外，SOI層4，例如為單晶矽層，其膜厚，例如為4～100nm左右。
在SOI基板1的作為主面的頂面1a，或支持基板2的作為主面的頂面2a，劃定了元件分離區域6，與作為活性區域的記憶體單位區域AR1、周邊電路區域AR2以及AR3。記憶體單位區域AR1、周邊電路區域AR2以及AR3，各自均係被元件分離區域6所劃分出來的區域。
在元件分離區域6，於SOI基板1的作為主面的頂面1a，以貫通SOI層4以及BOX層3，且底面位於支持基板2的厚度的中間部位的方式，形成了元件分離溝7。然後，於元件分離溝7，埋入了元件分離膜8。元件分離膜8，宜由氧化矽膜所構成。元件分離區域6的元件分離膜8，如後所述的，可利用STI（Shallow Trench Isolation，淺溝槽隔離）法形成。
亦即，本實施態樣1的半導體裝置，在SOI基板1的作為主面的頂面1a的部分區域，或支持基板2的作為主面的頂面2a的部分區域，具有記憶體單位區域AR1、周邊電路區域AR2以及AR3。
於記憶體單位區域AR1，形成了反熔絲元件AF，以及作為場效電晶體的選擇電晶體ST。利用反熔絲元件AF與選擇電晶體ST，形成作為記憶元件的記憶體單位MC。於周邊電路區域AR2，形成了作為場效電晶體的MISFETQL。於周邊電路區域AR3，形成了作為場效電晶體的MISFETQH。
因此，本實施態樣1的半導體裝置，具有：SOI基板1；形成於SOI基板1的反熔絲元件AF；形成於SOI基板1的選擇電晶體ST；以及形成於SOI基板1的MISFETQL與QH。亦即，本實施態樣1的半導體裝置，為了降低消耗電力，在記憶體單位區域AR1，利用形成於SOI基板1上的反熔絲元件AF以及選擇電晶體ST形成記憶體單位，在周邊電路區域AR2，利用形成於SOI基板1上的MISFETQL形成周邊電路。
在此，周邊電路，係指例如CPU（Central Processing Unit，中央處理單元）等的處理器、控制電路、感測放大器、行解碼器、列解碼器、輸入輸出電路等。形成於周邊電路區域AR2的MISFETQL，以及，形成於周邊電路區域AR3的MISFETQH，係周邊電路用的MISFET。
周邊電路區域AR2為低壓系MIS（Metal-Insulator-Semiconductor，金屬絕緣體半導體）區域，周邊電路區域AR3為高壓系MIS區域。因此，形成於周邊電路區域AR2的MISFETQL，為低耐壓的MISFET，形成於周邊電路區域AR3的MISFETQH，為高耐壓的MISFET。周邊電路區域，可藉由包含低壓系MIS區域與高壓系MIS區域，形成各種電路。
另外，在圖1中，為了容易理解，係繪示成記憶體單位區域AR1與周邊電路區域AR2彼此相鄰，且周邊電路區域AR2與周邊電路區域AR3彼此相鄰，惟記憶體單位區域AR1、周邊電路區域AR2以及AR3的實際位置關係，可因應需要而改變。另外，在記憶體單位區域AR1與周邊電路區域AR2之間，亦可設置作為記憶體單位區域AR1的外部區域的區域AR4，在周邊電路區域AR2與周邊電路區域AR3之間，亦可設置作為周邊電路區域AR2的外部區域的區域AR5。
以下，係例示出形成n通道型的MISFET，分別作為選擇電晶體ST、MISFETQL以及QH，且作為反熔絲元件AF，其n通道型MISFET的一側的源極、汲極區域並未形成的態樣，進行説明。然而，亦可形成p通道型的MISFET，分別作為選擇電晶體ST、MISFETQL以及QH，且作為反熔絲元件AF，其p通道型MISFET的一側的源極、汲極區域並未形成。亦即，各半導體元件的各半導體區域的導電型，可在p型與n型之間，一併由相反的導電型所取代。
另外，所謂「p型」，意指主要的電荷載體（亦即載子）為正電孔（亦即正電洞）的導電型。另外，所謂「n型」，意指主要的電荷載體（亦即載子）為電子，而與p型相反的導電型。
在記憶體單位區域AR1中，在支持基板2的作為主面的頂面2a側，形成了導入例如硼（B）等p型雜質的p型半導體區域，亦即p型井區域PW1。另外，在記憶體單位區域AR1中，在p型井區域PW1上，形成了絶緣層，亦即作為BOX層3的BOX層3a，在BOX層3a上，形成了半導體層，亦即作為SOI層4的SOI層4a。BOX層3，例如由氧化矽膜所構成，SOI層4，例如由單晶矽所構成。
在周邊電路區域AR2中，在支持基板2的作為主面的頂面2a側，形成了導入例如硼等p型雜質的p型半導體區域，亦即p型井區域PW2。另外，在周邊電路區域AR2中，在p型井區域PW2上，形成了作為BOX層3的BOX層3b，在BOX層3b上，形成了作為SOI層4的SOI層4b。
在周邊電路區域AR3中，在支持基板2的作為主面的頂面2a側，形成了p型半導體區域，亦即p型井區域PW3。另外，在周邊電路區域AR3中，p型井區域PW3上的BOX層3以及SOI層4被除去。
接著，針對形成於記憶體單位區域AR1的反熔絲元件AF進行説明。反熔絲元件AF，具有閘極電極GE11、n＋ 型半導體區域SD11以及n－ 型半導體區域EX11。
閘極電極GE11，在記憶體單位區域AR1中，在SOI層4a上，隔著閘極絶緣膜GI11形成。閘極絶緣膜GI11，由絶緣膜IF1所構成，閘極電極GE11，由導電膜CF1所構成。
絶緣膜IF1，例如由氧化矽膜或氮氧化矽（SiON）膜等的絶緣膜所構成。或者，絶緣膜IF1，例如，可使用由氧化鉿（HfO2 ）膜、氧化鋯（ZrO2 ）膜、氧化鋁（Al2 O3 ）膜、氧化鉭（Ta2 O5 ）膜或氧化鑭（La2 O3 ）膜等金屬氧化物膜亦即High－k膜（高介電常數膜）所構成的絶緣膜。再者，絶緣膜IF1，可使用氧化矽膜或氮氧化矽膜與High－k膜（高介電常數膜）的堆疊膜。
另外，所謂高介電常數膜，意指例如具有比氮化矽（SiN）膜的介電常數更高的介電常數的絶緣膜。
導電膜CF1，係由例如對多晶矽膜等的半導體膜導入n型雜質而形成低電阻率的導電膜（摻雜矽膜）所構成。此時，閘極電極GE11，係由導入n型雜質的n型半導體膜所構成。
或者，導電膜CF1，例如，可使用由氮化鈦（TiN）膜、氮化鉭（TaN）膜、氮化鎢（WN）膜、碳化鈦（TiC）膜、碳化鉭（TaC）膜、碳化鎢（WC）膜或碳氮化鉭（TaCN）膜等金屬膜所構成的導電膜。再者，導電膜CF1，可使用具有該等金屬膜與摻雜矽膜的堆疊構造亦即MIPS（Metal Inserted Poly-silicon Stack，金屬嵌入多晶矽堆疊體）構造的導電膜。
在閘極電極GE11的側壁上，形成了側壁間隔件SW11以及SW12作為側壁絶緣膜。
具體而言，在閘極電極GE11的閘極長度方向的一側（圖1中左側）的側面SS11上，隔著偏置間隔件OF1，形成了側壁間隔件SW11。另外，在閘極電極GE11的閘極長度方向的另一側（圖1中右側）的側面SS12上，隔著偏置間隔件OF1，形成了側壁間隔件SW12。側壁間隔件SW11以及SW12，各自均由絶緣膜IF6所構成。
偏置間隔件OF1，例如由氧化矽膜、氮化矽膜，或是氧化矽膜與氮化矽膜的堆疊膜所構成。側壁間隔件SW11以及SW12各自所包含的絶緣膜IF6，例如由氮化矽膜所構成。
另外，由於閘極電極GE11的側面SS11與元件分離區域6並未離得很遠，故側壁間隔件SW11形成於元件分離膜8上。
在夾著側壁間隔件SW12位於閘極電極GE11的相反側的部分之SOI層4a上，形成了例如由利用選擇性磊晶成長而選擇性成長的矽層所構成的作為源極、汲極區域的n＋ 型半導體區域SD11。於n＋ 型半導體區域SD11，導入了例如磷或砷等的n型雜質。
另外，n＋ 型半導體區域SD11，不僅利用選擇性磊晶成長形成於SOI層4a上的矽層，亦可形成到位於矽層下的SOI層4a的內部。或者，不形成矽層，n＋ 型半導體區域SD11，亦可形成於夾著側壁間隔件SW12位於閘極電極GE11的相反側的部分之SOI層4a的內部。
在位於n＋ 型半導體區域SD11與閘極電極GE11之間的部分之SOI層4a的內部，形成了作為延伸區域的n－ 型半導體區域EX11。亦即，n－ 型半導體區域EX11，相對於閘極電極GE11，形成於位於閘極電極GE11的閘極長度方向的一側（圖1中左側）的相反側亦即另一側（圖1中右側）的部分之SOI層4a的內部。於n－ 型半導體區域EX11，導入了例如磷或砷等的n型雜質。
n＋ 型半導體區域SD11的n型雜質的濃度，比n－ 型半導體區域EX11的n型雜質的濃度更高。藉此，便可形成具有由n－ 型半導體區域EX11與n＋ 型半導體區域SD11所構成的LDD（Lightly Doped Drain，輕摻雜汲極）構造的源極、汲極區域。
另外，在圖1中雖省略圖式，惟亦可在閘極電極GE11上，使用自我對準矽化物（Salicide，Self Aligned Silicide）技術，形成鈷矽化物層或鎳矽化物層等的金屬矽化物層。
如圖1所示的，在閘極電極GE11的側面SS11側，並未形成源極、汲極區域以及延伸區域。因此，反熔絲元件AF，係在MISFET中，在夾著閘極電極的兩側之中的一側並未形成源極、汲極區域以及延伸區域的所謂半電晶體。
接著，針對形成於記憶體單位區域AR1的選擇電晶體ST進行説明。選擇電晶體ST，具有閘極電極GE12、n＋ 型半導體區域SD11與SD12，以及n－ 型半導體區域EX12與EX13。因此，反熔絲元件AF與選擇電晶體ST，共有n＋ 型半導體區域SD11。
閘極電極GE12，亦與閘極電極GE11同樣，在記憶體單位區域AR1中，在SOI層4a上，隔著閘極絶緣膜GI12形成。閘極電極GE12，在夾著n＋ 型半導體區域SD11位於閘極電極GE11的相反側的部分之SOI層4a上，隔著閘極絶緣膜GI12形成。閘極絶緣膜GI12，由絶緣膜IF1所構成，閘極電極GE12，由導電膜CF1所構成。與閘極電極GE11同樣，閘極電極GE12，可為由導入n型雜質的n型半導體膜所構成者。
可使用與閘極絶緣膜GI11所包含的絶緣膜IF1同樣的絶緣膜，作為閘極絶緣膜GI12所包含的絶緣膜IF1。另外，可使用與閘極電極GE11所包含的導電膜CF1同樣的導電膜，作為閘極電極GE12所包含的導電膜CF1。
在閘極電極GE12的側壁上，形成了側壁間隔件SW13以及SW14作為側壁絶緣膜。
具體而言，在閘極電極GE12的閘極電極GE11側（圖1中左側）的側面SS13上，隔著偏置間隔件OF1，形成了側壁間隔件SW13。另外，在閘極電極GE12的閘極電極GE11側的相反側（圖1中右側）的側面SS14上，隔著偏置間隔件OF1，形成了側壁間隔件SW14。側壁間隔件SW13以及SW14，各自均由絶緣膜IF6所構成。
可使用與側壁間隔件SW11以及SW12各自所包含的絶緣膜IF6同樣的絶緣膜，作為側壁間隔件SW13以及SW14各自所包含的絶緣膜IF6。
由矽層所構成的n＋ 型半導體區域SD11，夾著側壁間隔件SW13形成於閘極電極GE12的相反側。
在夾著側壁間隔件SW14位於閘極電極GE12的相反側的部分之SOI層4a上，形成了由利用選擇性磊晶成長而選擇性成長的矽層所構成的作為源極、汲極區域的n＋ 型半導體區域SD12。亦即，n＋ 型半導體區域SD12，夾著閘極電極GE12形成於位在n＋ 型半導體區域SD11的相反側的部分之SOI層4a。n＋ 型半導體區域SD12，亦與n＋ 型半導體區域SD11同樣，導入了例如磷或砷等的n型雜質。
另外，n＋ 型半導體區域SD12，亦與n＋ 型半導體區域SD11同樣，不僅利用選擇性磊晶成長形成於SOI層4a上的矽層，亦可形成到位於矽層下的SOI層4a的內部。或者，不形成矽層，n＋ 型半導體區域SD12，亦可形成於夾著側壁間隔件SW14位於閘極電極GE12的相反側的部分之SOI層4a的內部。
在位於n＋ 型半導體區域SD11與閘極電極GE12之間的部分之SOI層4a的內部，形成了作為延伸區域的n－ 型半導體區域EX12。亦即，n－ 型半導體區域EX12，相對於閘極電極GE12，形成於位於閘極電極GE12的閘極長度方向的一側（圖1中左側）的部分之SOI層4a的內部。於n－ 型半導體區域EX12，與n－ 型半導體區域EX11同樣，導入了例如磷或砷等的n型雜質。
另外，在位於n＋ 型半導體區域SD12與閘極電極GE12之間的部分之SOI層4a的內部，形成了作為延伸區域的n－ 型半導體區域EX13。亦即，n－ 型半導體區域EX13，相對於閘極電極GE12，形成於位於閘極電極GE12的閘極長度方向的另一側（圖1中右側）的部分之SOI層4a的內部。於n－ 型半導體區域EX13，與n－ 型半導體區域EX11同樣，導入了例如磷或砷等的n型雜質。
n＋ 型半導體區域SD11的n型雜質的濃度，比n－ 型半導體區域EX12的n型雜質的濃度更高。藉此，便可形成具有由n－ 型半導體區域EX12與n＋ 型半導體區域SD11所構成的LDD構造的源極、汲極區域。
n＋ 型半導體區域SD12的n型雜質的濃度，比n－ 型半導體區域EX13的n型雜質的濃度更高。藉此，便可形成具有由n－ 型半導體區域EX13與n＋ 型半導體區域SD12所構成的LDD構造的源極、汲極區域。
另外，在圖1中雖省略圖式，惟亦可在n＋ 型半導體區域SD12上以及閘極電極GE12上，使用自我對準矽化物技術，形成鈷矽化物層或鎳矽化物層等的金屬矽化物層。
接著，針對形成於周邊電路區域AR2的MISFETQL進行説明。MISFETQL，具有閘極電極GE2、n＋ 型半導體區域SD21與SD22，以及n－ 型半導體區域EX21與EX22。
閘極電極GE2，在周邊電路區域AR2中，在SOI層4b上，隔著閘極絶緣膜GI2形成。閘極絶緣膜GI2，由絶緣膜IF1所構成，閘極電極GE2，由導電膜CF1所構成。
可使用與閘極絶緣膜GI11所包含的絶緣膜IF1同樣的絶緣膜，作為閘極絶緣膜GI2所包含的絶緣膜IF1。另外，可使用與閘極電極GE11所包含的導電膜CF1同樣的導電膜，作為閘極電極GE2所包含的導電膜CF1。然後，與閘極電極GE11同樣，閘極電極GE2，可為由n型半導體膜所構成者。
在閘極電極GE2的側壁上，形成了側壁間隔件SW21以及SW22作為側壁絶緣膜。
具體而言，在閘極電極GE2的一側（圖1中左側）的側面SS21上，隔著偏置間隔件OF1，形成了側壁間隔件SW21。另外，在閘極電極GE2的另一側（圖1中右側）的側面SS22上，隔著偏置間隔件OF1，形成了側壁間隔件SW22。側壁間隔件SW21以及SW22，各自均由絶緣膜IF6所構成。
可使用與側壁間隔件SW11以及SW12各自所包含的絶緣膜IF6同樣的絶緣膜，作為側壁間隔件SW21以及SW22各自所包含的絶緣膜IF6。
在夾著側壁間隔件SW21位於閘極電極GE2的相反側的部分之SOI層4b上，形成了由利用選擇性磊晶成長而選擇性成長的矽層所構成的作為源極、汲極區域的n＋ 型半導體區域SD21。另外，在夾著側壁間隔件SW22位於閘極電極GE2的相反側的部分之SOI層4b上，形成了由利用選擇性磊晶成長而選擇性成長的矽層所構成的作為源極、汲極區域的n＋ 型半導體區域SD22。於n＋ 型半導體區域SD21以及SD22，各自均與n＋ 型半導體區域SD11同樣，導入了例如磷或砷等的n型雜質。
另外，n＋ 型半導體區域SD21以及SD22，各自均與n＋ 型半導體區域SD11同樣，不僅利用選擇性磊晶成長形成於SOI層4b上的矽層，亦可形成到位於矽層下的SOI層4b的內部。或者，不形成矽層，n＋ 型半導體區域SD21，亦可形成於夾著側壁間隔件SW21位於閘極電極GE2的相反側的部分之SOI層4b的內部。另外，不形成矽層，n＋ 型半導體區域SD22，亦可形成於夾著側壁間隔件SW22位於閘極電極GE2的相反側的部分之SOI層4b的內部。
在位於n＋ 型半導體區域SD21與閘極電極GE2之間的部分之SOI層4b的內部，形成了作為延伸區域的n－ 型半導體區域EX21。另外，在位於n＋ 型半導體區域SD22與閘極電極GE2之間的部分之SOI層4b的內部，形成了作為延伸區域的n－ 型半導體區域EX22。n－ 型半導體區域EX21以及EX22，各自均與n－ 型半導體區域EX11同樣，導入了例如磷或砷等的n型雜質。
n＋ 型半導體區域SD21的n型雜質的濃度，比n－ 型半導體區域EX21的n型雜質的濃度更高。藉此，便可形成具有由n－ 型半導體區域EX21與n＋ 型半導體區域SD21所構成的LDD構造的源極、汲極區域。
n＋ 型半導體區域SD22的n型雜質的濃度，比n－ 型半導體區域EX22的n型雜質的濃度更高。藉此，便可形成具有由n－ 型半導體區域EX22與n＋ 型半導體區域SD22所構成的LDD構造的源極、汲極區域。
另外，在圖1中雖省略圖式，惟亦可在n＋ 型半導體區域SD21與SD22各自之上，以及在閘極電極GE2上，使用自我對準矽化物技術，形成鈷矽化物層或鎳矽化物層等的金屬矽化物層。
n－ 型半導體區域EX11、EX12、EX13、EX21以及EX22各自的n型雜質的濃度，例如在2×1019 cm－ 3 左右以上，宜在1×1020 cm－ 3 左右以上。另外，n＋ 型半導體區域SD11、SD12、SD21以及SD22各自的n型雜質的濃度，例如在5×1020 cm－ 3 左右以上。另外，p型井區域PW1以及PW2各自的p型雜質的濃度，例如為5×1017 ～7×1018 cm－ 3 。
接著，針對形成於周邊電路區域AR3的MISFETQH進行説明。MISFETQH，具有閘極電極GE3、n＋ 型半導體區域SD31與SD32，以及n－ 型半導體區域EX31與EX32。
當以高耐壓的MISFET亦即MISFETQH作為n通道型的MISFET時，便可在周邊電路區域AR3中，於支持基板2，形成例如比起周邊電路區域AR2的p型井區域PW2而言p型雜質濃度更小的高耐壓的p型井區域PW3。
另外，於p型井區域PW3的上層部，亦即形成通道區域的部分，形成了p型半導體區域VMG。藉由調整p型半導體區域VMG的p型雜質的濃度，便可調整MISFETQH的閾値電壓。
閘極電極GE3，在周邊電路區域AR3中，在p型井區域PW3上，亦即在p型半導體區域VMG上，隔著閘極絶緣膜GI3形成。閘極絶緣膜GI3，由絶緣膜IF2所構成，閘極電極GE3，由導電膜CF1所構成。
可使用與閘極絶緣膜GI11所包含的絶緣膜IF1同樣的絶緣膜，作為閘極絶緣膜GI3所包含的絶緣膜IF2。然而，由於MISFETQH為高耐壓的MISFET，故絶緣膜IF2的厚度，可比絶緣膜IF1的厚度更厚。另外，可使用與閘極電極GE11所包含的導電膜CF1同樣的導電膜，作為閘極電極GE2所包含的導電膜CF1。
在閘極電極GE3的側壁上，形成了側壁間隔件SW31以及SW32作為側壁絶緣膜。
具體而言，在閘極電極GE3的一側（圖1中左側）的側面SS31上，隔著偏置間隔件OF1，形成了側壁間隔件SW31。另外，在閘極電極GE3的另一側（圖1中右側）的側面SS32上，隔著偏置間隔件OF1，形成了側壁間隔件SW32。側壁間隔件SW31以及SW32，各自均由絶緣膜IF5所構成。
可使用與側壁間隔件SW11以及SS12各自所包含的絶緣膜IF6同樣的絶緣膜，作為側壁間隔件SW31以及SW32各自所包含的絶緣膜IF5。
在夾著側壁間隔件SW31位於閘極電極GE3的相反側的部分之p型井區域PW3（亦即p型半導體區域VMG）的內部，形成了作為源極、汲極區域的n＋ 型半導體區域SD31。另外，在夾著側壁間隔件SW32位於閘極電極GE3的相反側的部分之p型井區域PW3（亦即p型半導體區域VMG）的內部，形成了作為源極、汲極區域的n＋ 型半導體區域SD32。n＋ 型半導體區域SD31以及SD32，各自均導入了例如磷或砷等的n型雜質。
在位於n＋ 型半導體區域SD31與閘極電極GE3之間的部分之p型井區域PW3（亦即p型半導體區域VMG）的內部，形成了作為延伸區域的n－ 型半導體區域EX31。另外，在位於n＋ 型半導體區域SD32與閘極電極GE3之間的部分之p型井區域PW3（亦即p型半導體區域VMG）的內部，形成了作為延伸區域的n－ 型半導體區域EX32。n－ 型半導體區域EX31以及EX32，各自均導入了例如磷或砷等的n型雜質。
n＋ 型半導體區域SD31的n型雜質的濃度，比n－ 型半導體區域EX31的n型雜質的濃度更高。藉此，便可形成具有由n－ 型半導體區域EX31與n＋ 型半導體區域SD31所構成的LDD構造的源極、汲極區域。
n＋ 型半導體區域SD32的n型雜質的濃度，比n－ 型半導體區域EX32的n型雜質的濃度更高。藉此，便可形成具有由n－ 型半導體區域EX32與n＋ 型半導體區域SD32所構成的LDD構造的源極、汲極區域。
另外，在圖1中雖省略圖式，惟在n＋ 型半導體區域SD31與SD32各自之上，以及在閘極電極GE3上，亦可使用自我對準矽化物技術，形成鈷矽化物層或鎳矽化物層等的金屬矽化物層。
n－ 型半導體區域EX11，在俯視下，與閘極電極GE11之中的閘極長度方向的側面SS12側的部分重疊。另外，n－ 型半導體區域EX12，在俯視下，與閘極電極GE12之中的閘極長度方向的側面SS13側的部分重疊，n－ 型半導體區域EX13，在俯視下，與閘極電極GE12之中的閘極長度方向的側面SS14側的部分重疊。另一方面，n－ 型半導體區域EX21，在俯視下，與閘極電極GE2之中的閘極長度方向的側面SS21側的部分重疊，n－ 型半導體區域EX22，在俯視下，與閘極電極GE2之中的閘極長度方向的側面SS22側的部分重疊。
在SOI基板1的頂面1a的全面上，以覆蓋反熔絲元件AF、選擇電晶體ST、MISFETQL以及MISFETQH的方式，形成了層間絶緣膜10。層間絶緣膜10，例如，由氧化矽膜的單體膜或是氮化矽膜與比其更厚的氧化矽膜的堆疊膜等所構成。層間絶緣膜10的頂面，以在記憶體單位區域AR1、周邊電路區域AR2以及AR3各自之間的高度大約一致的方式，經過平坦化處理。
於層間絶緣膜10形成了接觸孔CNT，在接觸孔CNT內，形成了導電性的栓塞PG。在記憶體單位區域AR1，接觸孔CNT以及所埋入的栓塞PG，形成於n＋ 型半導體區域SD12、閘極電極GE11以及GE12各自之上，栓塞PG，分別與n＋ 型半導體區域SD12、閘極電極GE11以及GE12電連接。
在周邊電路區域AR2，接觸孔CNT以及所埋入的栓塞PG，形成於n＋ 型半導體區域SD21、SD22以及閘極電極GE2各自之上，栓塞PG，分別與n＋ 型半導體區域SD21、SD22以及閘極電極GE2電連接。在周邊電路區域AR3，接觸孔CNT以及所埋入的栓塞PG，形成於n＋ 型半導體區域SD31、SD32以及閘極電極GE3各自之上，栓塞PG，分別與n＋ 型半導體區域SD31、SD32以及閘極電極GE3電連接。
另外，在圖1中，閘極電極GE11、GE12、GE2與GE3各自之上的接觸孔CNT以及栓塞PG的圖式省略。
在栓塞PG所埋入的層間絶緣膜10上，形成了例如以銅（Cu）為主導電材料的金屬鑲嵌配線（埋入配線）作為第1層配線，在該第1層配線上，亦形成了金屬鑲嵌配線作為上層配線，惟在此其圖式以及説明省略。另外，第1層配線以及其上層的配線，不限於金屬鑲嵌配線，亦可藉由使配線用的導電膜形成圖案而形成，亦可為例如鎢（W）配線或鋁（Al）配線等。
＜記憶體單位的動作＞ 接著，説明本實施態樣1的半導體裝置的記憶體單位的動作。圖2，係實施態樣1的半導體裝置的記憶體單位的等價電路圖。圖3，係表示在讀取動作以及寫入動作時對各部位的電壓施加條件的一例的表格。
圖3的表格，記載了分別在讀取動作以及寫入動作中，對反熔絲元件AF的閘極電極GE11所施加的電位Vml、對選擇電晶體ST的n＋ 型半導體區域SD12所施加的電位Vbl，以及對選擇電晶體ST的閘極電極GE12所施加的電位Vsl。另外，圖3的表格，記載了分別在讀取動作以及寫入動作中，對p型井區域PW1所施加的電位Vsb。另外，圖3的表格所示者為電壓施加條件的較佳的一例，並非僅限於此，可因應需要作出各種變更。
另外，在本案說明書中，在並未特別明示的情況下，係將對某部位所施加之電壓，定義為對該部位所施加之電位與接地電位的差。因此，以下，係取代電壓，而以電位表述，在並未特別明示的情況下，電位與電壓相等。
如圖2所示的，本實施態樣1的半導體裝置，具有複數個記憶體單位MC。複數個記憶體單位MC各自形成於記憶體單位區域AR1（參照圖1），並具有反熔絲元件AF與選擇電晶體ST。如用圖1在之前所述的，反熔絲元件AF，例如係由n通道型的半電晶體所構成，選擇電晶體ST，係由MISFET所構成。反熔絲元件AF與選擇電晶體ST，例如藉由共有n＋ 型半導體區域SD11，而串聯連接。
如圖2所示的，本實施態樣1的半導體裝置，具有複數條記憶體線ML、複數條選擇線SL、複數條位元線BL，以及基板偏壓線SBL。複數條記憶體線ML，形成於記憶體單位區域AR1，例如各自在X軸方向上延伸，且在與X軸方向交叉（宜為正交）的Y軸方向上排列。複數條選擇線SL，形成於記憶體單位區域AR1，例如各自在Y軸方向上延伸，且在X軸方向上排列。複數條選擇線SL，形成於記憶體單位區域AR1，例如各自在Y軸方向上延伸，且在X軸方向上排列。複數條位元線BL，形成於記憶體單位區域AR1，例如各自在Y軸方向上延伸，且在X軸方向上排列。基板偏壓線SBL，形成於記憶體單位區域AR1，例如在Y軸方向上延伸。
複數條記憶體線ML與複數條位元線BL，互相交叉，在複數條記憶體線ML與複數條位元線BL互相交叉的複數個交叉部位，分別形成了記憶體單位MC。因此，記憶體單位MC，在X軸方向以及Y軸方向上排列成矩陣狀。
記憶體單位MC所包含的反熔絲元件AF的閘極電極GE11，與記憶體線ML連接，選擇電晶體ST的閘極電極GE12，與選擇線SL連接。因此，在X軸方向上排列的複數個記憶體單位MC各自所包含的複數個閘極電極GE11，分別與同一條記憶體線ML連接。另外，在Y軸方向上排列的複數個記憶體單位MC各自所包含的複數個閘極電極GE12，分別與同一條選擇線SL連接。
記憶體單位MC所包含的選擇電晶體ST的源極、汲極區域之中的，該記憶體單位MC所包含的反熔絲元件AF側的相反側的源極、汲極區域，亦即n＋ 型半導體區域SD12，與位元線BL連接。另外，由於記憶體單位MC所包含的反熔絲元件AF的源極、汲極區域之中的，該記憶體單位MC所包含的選擇電晶體ST側的相反側的源極、汲極區域並未形成，故反熔絲元件AF的選擇電晶體ST側的相反側，並未連接於任何部位。
在Y軸方向上排列的複數個記憶體單位MC各自所包含的複數個n＋ 型半導體區域SD12，分別與同一條位元線BL連接。另外，在圖2所示之例中，一位元線BL的X軸方向的兩側所配置的2個記憶體單位MC各自所包含的2個n＋ 型半導體區域SD12，分別與該位元線BL連接。
位於複數個記憶體單位MC各自之下的部分之p型井區域PW1，與基板偏壓線SBL連接。
如圖2所示的，將在X軸方向以及Y軸方向上排列成矩陣狀的4個記憶體單位MC，稱為記憶體單位MCA、MCB、MCC以及MCD。以下，關於從記憶體單位MC讀取資料的讀取動作，茲就讀取記憶體單位MCA、MCB、MCC以及MCD之中的記憶體單位MCA的資料的讀取動作進行説明。另外，關於對記憶體單位MC寫入資料的寫入動作，茲就對記憶體單位MCA、MCB、MCC以及MCD之中的記憶體單位MCA寫入資料的寫入動作進行説明。亦即，如圖3所示的，就選擇狀態而言，茲針對記憶體單位MCA處於選擇狀態，且記憶體單位MCB、MCC以及MCD各自處於非選擇狀態的情況進行説明。
在讀取記憶體單位MCA的資料的讀取動作以及對記憶體單位MCA寫入資料的寫入動作時，如圖3所示的，均將對記憶體單位MCA、MCB、MCC以及MCD各自的n＋ 型半導體區域SD12所施加的電位Vbl設為0V。亦即，記憶體單位MCA、MCB、MCC以及MCD各自的n＋ 型半導體區域SD12的電位為接地電位。另外，將分別對記憶體單位MCA以及MCC各自的閘極電極GE12所施加的電位Vsl設為Vsl1，並將對記憶體單位MCB以及MCD各自的閘極電極GE12所施加的電位Vsl設為Vsl2。電位Vsl1，係在選擇電晶體ST的閾値電壓以上的電位，電位Vsl2，係未達選擇電晶體ST的閾値電壓的電位。
藉此，便可形成將所選擇之記憶體單位MCA所包含的選擇電晶體ST的通道區域充分強力反轉的反轉層，進而使選擇電晶體ST處於導通狀態。因此，該選擇電晶體ST的n＋ 型半導體區域SD12所連接的位元線BL的電位（亦即0V的電位）Vbl，施加於該選擇電晶體ST所串聯連接的反熔絲元件AF與選擇電晶體ST所共有的n＋ 型半導體區域SD11。亦即，0V施加於反熔絲元件AF的n＋ 型半導體區域SD11，反熔絲元件AF的n＋ 型半導體區域SD11的電位與接地電位相等。
另外，電位Vsl1，係與周邊電路區域AR2的電源電壓相等或以上，且在選擇電晶體ST的導通狀態的耐壓以下的電位。
首先，在讀取記憶體單位MCA的資料的讀取動作時，如圖3所示的，將對記憶體單位MCA以及MCB各自的閘極電極GE11所施加的電位Vml設為電位VmlR，並將對記憶體單位MCC以及MCD各自的閘極電極GE11所施加的電位Vml設為0V。亦即，記憶體單位MCC以及MCD各自的閘極電極GE11的電位為接地電位。另外，將記憶體單位MCA、MCB、MCC以及MCD各自的作為基板偏壓的電位Vsb設為0V。電位VmlR，與周邊電路區域AR2的電源電壓相等。
在記憶體單位MCA所包含的閘極絶緣膜GI11崩潰（亦即絶緣被破壞）之前，因應記憶體單位MCA所包含的閘極電極GE11的電位VmlR與n＋ 型半導體區域SD11的電位（亦即0V）之間的電位差，電流藉由FN（Fowler-Nordheim，富爾諾罕）隧道流動。
另一方面，在對記憶體單位MCA寫入資料的寫入動作時，如圖3所示的，將對記憶體單位MCA以及MCB各自的閘極電極GE11所施加的電位Vml設為電位VmlP。亦即，在寫入動作時，令對記憶體單位MCA以及MCB各自的閘極電極GE11所施加的電位Vml，從讀取動作時的電位VmlR變動。在此，電位VmlP，係用來使閘極絶緣膜GI11的絶緣被破壞的電位。然而，從減少消耗電力此等觀點來看，吾人期望電位VmlP盡可能為較低的電位。
另外，將對記憶體單位MCC以及MCD各自的閘極電極GE11所施加的電位Vml設為0V。亦即，記憶體單位MCC以及MCD的各自的閘極電極GE11的電位為接地電位。另外，將記憶體單位MCA、MCB、MCC以及MCD各自的作為基板偏壓的電位Vsb設為電位VsbP。
在本實施態樣1中，電位VsbP，係與電位VmlP極性相同的電位。藉此，便可抑制熱載子植入BOX層3a（參照圖1）。
較佳的態樣為，電位VsbP，係在比起在記憶體單位MCA電位Vsb為0V的情況而言更不會令用來使反熔絲元件AF的閘極絶緣膜GI11的絶緣被破壞的電壓（亦即閘極耐壓）增加的範圍內的電位。
另外，較佳的態樣為，電位Vsb，係可將處於非選擇狀態的記憶體單位MCB、MCC以及MCD各自所包含的3個選擇電晶體ST均維持在切斷狀態的電位，亦即於任一選擇電晶體ST的通道區域均未形成反轉層的電位。
本實施態樣1，在寫入動作時，如圖3所示的，n＋ 型半導體區域SD11的電位為0V（亦即接地電位），且選擇電晶體ST處於導通狀態，而閘極絶緣膜GI11的絶緣被破壞，藉此記憶體單位MCA所包含的閘極電極GE11與n＋ 型半導體區域SD11導通。因此，流過記憶體單位MCA所包含的閘極電極GE11與n＋ 型半導體區域SD11之間的電流，亦即讀取電流，在寫入動作的前後，增加1個位數左右（亦即10倍左右）。根據該讀取電流是否增加，檢測出各記憶體單位MC的資料為“0”或“1”。
亦即，本實施態樣1，藉由對反熔絲元件AF的閘極電極GE11與n＋ 型半導體區域SD11之間施加高電壓，使反熔絲元件AF的閘極絶緣膜GI11的絶緣被破壞，而對記憶體單位寫入資料。
如用後述的圖20所説明的，反熔絲元件AF具有類似n通道型的MISFET的構造，在寫入動作時，在對閘極電極GE11施加正極性的電位VmlP的情況下，會於通道區域形成反轉層，惟另一方面，作為熱載子的熱電孔可能會植入BOX層3a。
此時，如圖3所示的，在寫入動作時，對閘極電極GE11，施加正極性的電位VmlP，而且，與對閘極電極GE11所施加之電位VmlP極性相同的電位VsbP，施加於p型井區域PW1。亦即，在寫入動作時，對閘極電極GE11，施加正極性的電位VmlP，而且，對p型井區域PW1，施加正極性的電位VsbP。藉此，便可防止或抑制作為熱載子的熱電孔植入BOX層3a。
另外，電位VsbP，宜比電位VmlP更低。藉此，比起電位VsbP比電位VmlP更高的情況而言，即使不準備供給比電位VmlP更高之電位的電源電壓也無所謂，故半導體裝置的消耗電力不會增加。
另外，較佳的態樣為，電位VsbP（亦即電壓VsbP），從BOX層3a的可靠度的觀點來看，必須設定在不會產生經由BOX層3a的FN隧道電流的電壓以下，或是可保證長時間的絶緣破壞壽命（Time Dependent Dielectric Breakdown）的電壓以下。
另一方面，在周邊電路區域AR2，對閘極電極GE2，施加正極性的電位，而且，對p型井區域PW2，施加負極性的電位。因此，對p型井區域PW2，施加與對p型井區域PW1所施加之電位VsbP不同的電位。亦即，在本實施態樣1中，係個別地控制對p型井區域PW2所施加的電位與在寫入動作時對p型井區域PW1所施加的電位VbsP。
另外，當具有類似n通道型的MISFET的構造的反熔絲元件形成於作為大塊基板的半導體基板，而與對反熔絲元件的閘極電極所施加之電位極性相同的電位被施加作為基板偏壓時，便會對半導體基板施加比源極、汲極區域的電位（亦即接地電位）更高的電位。因此，當與施加於閘極電極的電位極性相同的電位被施加作為基板偏壓時，可能會因為突崩崩潰而從半導體基板向源極、汲極區域流通附帶電流。
另一方面，在本實施態樣1中，具有類似n通道型的MISFET的構造的反熔絲元件AF形成於SOI基板1，p型井區域PW1與n＋ 型半導體區域SD11並未接觸，在p型井區域PW1與n＋ 型半導體區域SD11之間並未形成pn接合。因此，即使在與對閘極電極GE11所施加之電位VmlP極性相同且比n＋ 型半導體區域SD11的電位（亦即接地電位）更高的電位（亦即電位VsbP）施加於p型井區域PW1的情況下，也不會有從p型井區域PW1向n＋ 型半導體區域SD11流通附帶電流之虞。
＜半導體裝置的製造步驟＞ 接著，參照圖式説明本實施態樣1的半導體裝置的製造步驟。圖4以及圖5，係表示實施態樣1的半導體裝置的製造步驟的一部分的製造流程圖。圖6～圖19，係實施態樣1的半導體裝置的製造步驟中的主要部位剖面圖。
首先，如圖6所示的，準備SOI基板1（圖4的步驟S1）。該步驟S1準備SOI基板1，其具有：支持基板2，其作為基體；BOX層3，其係形成於支持基板2的作為主面的頂面2a上的絶緣層（亦即埋入氧化膜）；以及SOI層4，其係形成於BOX層3上的半導體層。
支持基板2，例如為單晶矽（Si）基板。BOX層3，例如為氧化矽（SiO2 ）膜，其膜厚，例如為4～100nm左右。另外，SOI層4，例如為單晶矽層，其膜厚，例如為4～100nm左右。
接著，如圖6所示的，形成元件分離膜8（圖4的步驟S2）。該步驟S2，在SOI基板1的元件分離區域6，利用STI法形成元件分離膜8。
具體而言，利用微影技術以及蝕刻技術，在元件分離區域6，於SOI基板1的作為主面的頂面1a，以貫通SOI層4以及BOX層3且底面位於支持基板2的厚度的中間部位的方式，形成元件分離溝7。接著，在包含元件分離溝7內部的SOI基板1上，例如利用化學氣相沉積（Chemical Vapor Deposition，CVD）法，形成例如由氧化矽膜所構成絶緣膜。之後，利用化學機械研磨（Chemical Mechanical Polishing，CMP）法等研磨絶緣膜，藉此於元件分離溝7埋入由絶緣膜所構成的元件分離膜8。
像這樣，利用形成了元件分離膜8的元件分離區域6，劃定（亦即劃分）出記憶體單位區域AR1、周邊電路區域AR2以及AR3。另外，亦可在記憶體單位區域AR1與周邊電路區域AR2之間，設置作為記憶體單位區域AR1的外部區域的區域AR4，且亦可在周邊電路區域AR2與周邊電路區域AR3之間，設置作為周邊電路區域AR2的外部區域的區域AR5。
此時，將記憶體單位區域AR1的BOX層3設為BOX層3a，將記憶體單位區域AR1的SOI層4設為SOI層4a，將周邊電路區域AR2的BOX層3設為BOX層3b，將周邊電路區域AR2的SOI層4設為SOI層4b。另外，將周邊電路區域AR3的BOX層3設為BOX層3c，將周邊電路區域AR3的SOI層4設為SOI層4c。
另外，在圖6所示之例中，在SOI層4上，形成了例如由氧化矽膜所構成絶緣膜5。
接著，如圖6以及圖7所示的，形成p型井區域PW1（圖4的步驟S3）。
該步驟S3，首先，如圖6所示的，在記憶體單位區域AR1，在支持基板2的作為主面的頂面2a側，形成導入了例如硼（B）等的p型雜質的p型井區域PW1。另外，在周邊電路區域AR2，在支持基板2的頂面2a側，形成導入了例如硼等的p型雜質的p型井區域PW2。
具體而言，藉由將例如硼等的p型雜質離子植入支持基板2，以形成p型井區域PW1以及PW2。另外，當在周邊電路區域AR2等形成p通道型的MISFET等時，藉由將例如磷或砷等的n型雜質離子植入支持基板2，以形成n型井區域。
然後，在周邊電路區域AR3，藉由將例如硼等的p型雜質離子植入支持基板2，以在支持基板2的頂面2a側，形成導入了p型雜質的作為高耐壓井區域的p型井區域PW3。例如，藉由使p型井區域PW3的雜質濃度比p型井區域PW2的雜質濃度更小，便可形成作為高耐壓井區域的p型井區域PW3。
另外，當在周邊電路區域AR2等形成p通道型的MISFET等時，藉由將例如磷或砷等的n型雜質離子植入支持基板2，以形成n型井區域。
該步驟S3，接著，如圖7所示的，使用微影技術、乾蝕刻以及濕蝕刻，在周邊電路區域AR3，將SOI層4c以及BOX層3c（參照圖6）除去。
具體而言，首先，在SOI基板1的頂面1a全面上，塗布光阻膜（圖式省略）之後，藉由進行曝光、顯影，使光阻膜形成圖案。接著，將殘留之光阻膜當作蝕刻遮罩使用，蝕刻絶緣膜5、SOI層4以及BOX層3，在周邊電路區域AR3，將從光阻膜露出的部分之絶緣膜5、SOI層4以及BOX層3，選擇性地除去。該蝕刻，可採用使用氟酸等作為蝕刻液的濕蝕刻方式。
藉此，在絶緣膜5、SOI層4以及BOX層3被除去的區域，亦即在周邊電路區域AR3，支持基板2的頂面2a露出。另一方面，在記憶體單位區域AR1以及周邊電路區域AR2，被光阻膜所覆蓋的部分之SOI層4以及BOX層3，並未被除去而殘留下來。之後，將光阻膜除去。
另外，在步驟S3，在區域AR4以及AR5，SOI層4以及BOX層3亦被除去。另外，在全部的區域，絶緣膜5被除去。
如以上所述的，藉由進行步驟S1～步驟S3，準備好具有支持基板2、p型井區域PW1與PW2、BOX層3a與3b，以及SOI層4a與4b的SOI基板1。BOX層3a，形成於p型井區域PW1上，SOI層4a，形成於BOX層3a上。BOX層3b，形成於p型井區域PW2上，SOI層4b，形成於BOX層3b上。然後，以之後的步驟，於SOI基板1，形成反熔絲元件AF（參照圖19）、選擇電晶體ST（參照圖19）、MISFETQL（參照圖19），以及MISFETQH（參照圖19）。
另外，在周邊電路區域AR3，藉由將例如硼等的p型雜質離子植入支持基板2，以在p型井區域PW3的上層部，亦即形成通道區域的部分，形成p型半導體區域VMG。藉由調整所植入之雜質離子的種類或是離子植入的條件，便可調整MISFETQH的閾値電壓。
接著，如圖8所示的，形成閘極電極GE11以及硬遮罩膜HM1（圖4的步驟S4）。
該步驟S4，首先，在記憶體單位區域AR1以及周邊電路區域AR2，在SOI基板1的頂面1a上，利用例如熱氧化法，形成例如由氧化矽膜所構成的閘極絶緣膜用的絶緣膜IF1。
或者，亦可利用CVD法形成由氧化矽膜所構成的絶緣膜IF1，或是形成以氮電漿法對氧化矽膜導入3～10％左右的氮的氮氧化矽（SiON）膜作為絶緣膜IF1。另外， 亦可形成例如由High－k膜（高介電常數膜）所構成的絶緣膜，或是氧化矽膜或氮氧化矽膜與High－k膜（高介電常數膜）的堆疊膜，作為絶緣膜IF1。
另外，此時，在周邊電路區域AR3，在支持基板2的頂面2a上，形成絶緣膜IF2。可使絶緣膜IF2的膜厚比絶緣膜IF1的膜厚更厚。
接著，在記憶體單位區域AR1、周邊電路區域AR2以及AR3，在絶緣膜IF1上，形成由對例如多晶矽膜等的半導體膜導入雜質而形成低電阻率的導電膜（摻雜矽膜）所構成的閘極電極用的導電膜CF1。
接著，在記憶體單位區域AR1、周邊電路區域AR2與AR3，以及絶緣膜IF1與IF2各自之上，利用例如CVD法，形成例如由氮化矽（SiN）膜所構成的絶緣膜HM2。
接著，在SOI基板1的頂面1a全面上塗布光阻膜（圖式省略），之後進行曝光、顯影，藉此使光阻膜形成圖案。之後，以殘留下來的光阻膜作為蝕刻遮罩進行乾蝕刻，蝕刻絶緣膜HM2、導電膜CF1、絶緣膜IF1以及IF2。
藉此，在記憶體單位區域AR1，在SOI層4a上，形成由絶緣膜IF1所構成的閘極絶緣膜GI11，在SOI層4a上，隔著閘極絶緣膜GI11形成由導電膜CF1所構成的閘極電極GE11，在閘極電極GE11上，形成由絶緣膜HM2所構成的作為保護膜的硬遮罩膜HM1。另外，在記憶體單位區域AR1，在SOI層4a上，形成由絶緣膜IF1所構成的閘極絶緣膜GI12，在SOI層4a上，隔著閘極絶緣膜GI12形成由導電膜CF1所構成的閘極電極GE12，在閘極電極GE12上，形成由絶緣膜HM2所構成的作為保護膜的硬遮罩膜HM1。
另一方面，在周邊電路區域AR2，在SOI層4b上，形成由絶緣膜IF1所構成的閘極絶緣膜GI2，在SOI層4b上，隔著閘極絶緣膜GI2形成由導電膜CF1所構成的閘極電極GE2，在閘極電極GE2上，形成由絶緣膜HM2所構成的硬遮罩膜HM1。另外，在周邊電路區域AR3，在p型井區域PW3（亦即p型半導體區域VMG）上，形成由絶緣膜IF2所構成的閘極絶緣膜GI3，在SOI層4c上，隔著閘極絶緣膜GI3形成由導電膜CF1所構成的閘極電極GE3，在閘極電極GE3上，形成由絶緣膜HM2所構成的硬遮罩膜HM1。之後，光阻膜被除去。
另外，將閘極電極GE11的一側（圖8中左側）的側面設為側面SS11，將閘極電極GE11的另一側（圖8中右側）的側面設為側面SS12。另外，將閘極電極GE12的閘極電極GE11側（圖8中左側）的側面設為側面SS13，將閘極電極GE12的閘極電極GE11側的相反側（圖8中右側）的側面設為側面SS14。
另一方面，將閘極電極GE2的一側（圖8中左側）的側面設為側面SS21，將閘極電極GE2的另一側（圖8中右側）的側面設為側面SS22。另外，將閘極電極GE3的一側（圖8中左側）的側面設為側面SS31，將閘極電極GE3的另一側（圖8中右側）的側面設為側面SS32。
接著，如圖9以及圖10所示的，形成側壁間隔件SF11以及SF12（圖4的步驟S5）。
該步驟S5，首先，如圖9所示的，形成偏置間隔件OF1。
具體而言，以覆蓋閘極電極GE11、GE12、GE2與GE3以及形成於閘極電極GE11、GE12、GE2與GE3各自之上的硬遮罩膜HM1的方式，利用例如CVD法，形成例如由氧化矽膜所構成的絶緣膜IF3。然後，利用反應性離子蝕刻（Reactive Ion Etching，RIE）法等以異向性蝕刻方式回蝕絶緣膜IF3。
藉此，在記憶體單位區域AR1，形成由殘留在閘極電極GE11的側面SS11上的部分之絶緣膜IF3所構成的偏置間隔件OF1，並形成由殘留在閘極電極GE11的側面SS12上的部分之絶緣膜IF3所構成的偏置間隔件OF1。另外，在記憶體單位區域AR1，形成由殘留在閘極電極GE12的側面SS13上的部分之絶緣膜IF3所構成的偏置間隔件OF1，並形成由殘留在閘極電極GE12的側面SS14上的部分之絶緣膜IF3所構成的偏置間隔件OF1。
另一方面，在周邊電路區域AR2，形成由殘留在閘極電極GE2的側面SS21上的部分之絶緣膜IF3所構成的偏置間隔件OF1，並形成由殘留在閘極電極GE2的側面SS22上的部分之絶緣膜IF3所構成的偏置間隔件OF1。另外，在周邊電路區域AR3，形成由殘留在閘極電極GE3的側面SS31上的部分之絶緣膜IF3所構成的偏置間隔件OF1，並形成由殘留在閘極電極GE3的側面SS32上的部分之絶緣膜IF3所構成的偏置間隔件OF1。
該步驟S5，接著，如圖9所示的，形成n－ 型半導體區域EX31以及EX32。
具體而言，如圖9所示的，在記憶體單位區域AR1、周邊電路區域AR2與AR3，以及區域AR4與AR5，在SOI基板1的頂面1a上，或者，在支持基板2的頂面2a上，形成光阻膜（抗蝕膜）R1。然後，在周邊電路區域AR3，將形成於支持基板2的頂面2a上的光阻膜R1除去。此時，在記憶體單位區域AR1、周邊電路區域AR2、區域AR4以及AR5，殘留光阻膜R1。
然後，以光阻膜R1以及形成於閘極電極GE3的頂面的硬遮罩膜HM1作為遮罩，對p型井區域PW3以及p型半導體區域VMG植入n型雜質離子IM1。藉此，在相對於閘極電極GE3位於側面SS31側的部分之p型井區域PW3的上層部，形成n－ 型半導體區域EX31。另外，在相對於閘極電極GE3位於側面SS32側的部分之p型井區域PW3的上層部，形成n－ 型半導體區域EX32。之後，光阻膜R1被除去。
該步驟S5，接著，如圖10所示的，形成側壁間隔件SF11以及SF12。
具體而言，以覆蓋形成於閘極電極GE11、GE12與GE2各自之上的硬遮罩膜HM1以及形成於閘極電極GE11、GE12與GE2各自的側面上的偏置間隔件OF1的方式，利用例如CVD法，形成例如由氧化矽膜所構成的絶緣膜IF4。然後，回蝕絶緣膜IF4。
藉此，在記憶體單位區域AR1，在閘極電極GE11的側面SS11上，隔著偏置間隔件OF1形成由絶緣膜IF4所構成的側壁間隔件SF11，並在閘極電極GE11的側面SS12上，隔著偏置間隔件OF1形成由絶緣膜IF4所構成的側壁間隔件SF12。另外，在記憶體單位區域AR1，在閘極電極GE12的側面SS13上，隔著偏置間隔件OF1形成由絶緣膜IF4所構成的側壁間隔件SF13，並在閘極電極GE12的側面SS14上，隔著偏置間隔件OF1形成由絶緣膜IF4所構成的側壁間隔件SF14。
另外，在周邊電路區域AR2，在閘極電極GE2的側面SS21上，隔著偏置間隔件OF1形成由絶緣膜IF4所構成的側壁間隔件SF21，並在閘極電極GE2的側面SS22上，隔著偏置間隔件OF1形成由絶緣膜IF4所構成的側壁間隔件SF22。
另一方面，在周邊電路區域AR3，以覆蓋形成於閘極電極GE3上的硬遮罩膜HM1以及形成於閘極電極GE3的側面上的偏置間隔件OF1的方式，形成光阻膜R2。
接著，如圖11所示的，形成矽層SL1（圖4的步驟S6）。該步驟S6，在記憶體單位區域AR1中，在SOI層4a上，利用選擇性磊晶成長法，形成矽層SL1以及SL2，在周邊電路區域AR2中，在SOI層4b上，利用選擇性磊晶成長法，形成矽層SL3以及SL4。例如，使用二氯矽烷（SiH2 Cl2 ）以及氯化氫（HCl）氣體進行減壓CVD法以堆積矽層。
藉由該方法，在記憶體單位區域AR1中，堆積於SOI層4a露出部分的矽層，仿效SOI層4a的單結晶磊晶成長，在周邊電路區域AR2中，堆積於SOI層4b露出部分的矽層，仿效SOI層4b的單結晶磊晶成長。
然後，在記憶體單位區域AR1中，在俯視夾著側壁間隔件SF12位於閘極電極GE11的相反側且俯視夾著側壁間隔件SF13位於閘極電極GE12的相反側的部分之SOI層4a上，形成矽層SL1。另外，在記憶體單位區域AR1中，在俯視夾著側壁間隔件SF14位於閘極電極GE12的相反側的部分之SOI層4a上，形成矽層SL2。
另外，在周邊電路區域AR2中，在俯視夾著側壁間隔件SF21位於閘極電極GE2的相反側的部分之SOI層4b上，形成矽層SL3。另外，在周邊電路區域AR2中，在俯視夾著側壁間隔件SF22位於閘極電極GE2的相反側的部分之SOI層4b上，形成矽層SL4。
另外，在區域AR4，形成矽層SL5，在區域AR5，形成矽層SL6。另外，在後述的圖12之後，將矽層SL1以及SL2各自與SOI層4a顯示成一體，並將矽層SL3以及SL4各自與SOI層4b顯示成一體。
另一方面，在周邊電路區域AR3，以覆蓋閘極電極GE3、形成於閘極電極GE3上的硬遮罩膜HM1，以及形成於閘極電極GE3的側面上的偏置間隔件OF1的方式，形成例如由氮化矽膜所構成的絶緣膜IFI。
接著，如圖12以及圖13所示的，將硬遮罩膜HM1、側壁間隔件SF11以及SF12除去（圖5的步驟S11）。
該步驟S11，首先，如圖12所示的，在記憶體單位區域AR1中，利用使用了例如熱磷酸的濕蝕刻或乾蝕刻，將例如由氮化矽膜所構成的硬遮罩膜HM1、側壁間隔件SF11、SF12、SF13以及SF14（參照圖11）除去。
此時，在周邊電路區域AR2中，硬遮罩膜HM1、側壁間隔件SF21以及SF22（參照圖11）被除去。另外，在周邊電路區域AR3中，絶緣膜IFI以及硬遮罩膜HM1（參照圖11）被除去。
該步驟S11，接著，如圖13所示的，在記憶體單位區域AR1、周邊電路區域AR2以及AR3，在SOI基板1的頂面1a上或支持基板2的頂面2a上，形成光阻膜R3。然後，在周邊電路區域AR3，將形成於支持基板2的頂面2a上的光阻膜R3除去。此時，在記憶體單位區域AR1、周邊電路區域AR2、區域AR4以及AR5，殘留光阻膜R3。
接著，在周邊電路區域AR3，以覆蓋閘極電極GE3以及形成於閘極電極GE3的側面SS31與SS32各自之上的偏置間隔件OF1的方式，利用例如CVD法，形成例如由氮化矽膜所構成的絶緣膜IF5。然後，回蝕絶緣膜IF5。
藉此，在周邊電路區域AR3，在閘極電極GE3的側面SS31上，隔著偏置間隔件OF1形成由絶緣膜IF5所構成的側壁間隔件SW31，並在閘極電極GE3的側面SS32上，隔著偏置間隔件OF1形成由絶緣膜IF5所構成的側壁間隔件SW32。
接著，如圖14所示的，形成n－ 型半導體區域EX11（圖5的步驟S12）。
具體而言，在記憶體單位區域AR1、周邊電路區域AR2與AR3，以及區域AR4與AR5，在SOI基板1的頂面1a上或支持基板2的頂面2a上，形成光阻膜R4。然後，在記憶體單位區域AR1以及周邊電路區域AR2，將形成於SOI基板1的頂面1a上的光阻膜R4除去。此時，在周邊電路區域AR3、區域AR4以及AR5，殘留光阻膜R4。
然後，以光阻膜R4、閘極電極GE11、GE12以及GE2作為遮罩，對SOI層4a以及4b，植入n型雜質離子IM2。
藉此，在記憶體單位區域AR1，在位於閘極電極GE11與矽層SL1之間的部分之SOI層4a的內部，形成n－ 型半導體區域EX11。另外，在記憶體單位區域AR1，在位於閘極電極GE12與矽層SL1之間的部分之SOI層4a的內部，形成n－ 型半導體區域EX12，並在位於閘極電極GE12與矽層SL2之間的部分之SOI層4a的內部，形成n－ 型半導體區域EX13。另外，亦在矽層SL1的上層部，形成n－ 型半導體區域EX14，並在矽層SL2的上層部，形成n－ 型半導體區域EX15。
另外，在周邊電路區域AR2，在位於閘極電極GE2與矽層SL3之間的部分之SOI層4b的內部，形成n－ 型半導體區域EX21，並在位於閘極電極GE2與矽層SL4之間的部分之SOI層4b的內部，形成n－ 型半導體區域EX22。另外，亦在矽層SL3的上層部，形成n－ 型半導體區域EX23，並在矽層SL4的上層部，形成n－ 型半導體區域EX24。
另外，此時，低濃度的n型雜質離子IM2，亦分別植入閘極電極GE11、GE12以及GE2。藉此，在閘極電極GE11的上層部，形成n－ 型半導體區域NM1，在閘極電極GE12的上層部，形成n－ 型半導體區域NM2，在閘極電極GE2的上層部，形成n－ 型半導體區域NM3。之後，光阻膜R4被除去。
接著，如圖15以及圖16所示的，形成側壁間隔件SW11以及SW12（圖5的步驟S13）。
該步驟S13，首先，如圖15所示的，在區域AR4以及AR5，對矽層SL5以及SL6，植入低濃度的p型雜質離子。另外，在圖15中雖省略圖式，惟在對矽層SL5以及SL6植入低濃度的p型雜質離子時，可形成例如p通道型的MISFET的p－ 型半導體區域。
具體而言，在記憶體單位區域AR1、周邊電路區域AR2與AR3，以及區域AR4與AR5，在SOI基板1的頂面1a上或支持基板2的頂面2a上，形成光阻膜R5。然後，在區域AR4以及AR5，將形成於矽層SL5以及SL6各自之上的光阻膜R5除去。此時，在記憶體單位區域AR1、周邊電路區域AR2以及AR3，殘留光阻膜R5。
然後，以光阻膜R5為遮罩，分別對矽層SL5以及SL6，植入低濃度的p型雜質離子IM3。
藉此，在區域AR4，在矽層SL5的上層部，形成n－ 型半導體區域NM4。另外，在區域AR5，在矽層SL6的上層部，形成p－ 型半導體區域NM5。之後，光阻膜R5被除去。
該步驟S13，接著，如圖16所示的，形成側壁間隔件SW11以及SW12。
具體而言，以覆蓋閘極電極GE11、GE12與GE2以及形成於閘極電極GE11、GE12與GE2各自的側面上的偏置間隔件OF1的方式，利用例如CVD法，形成例如由氮化矽膜所構成的絶緣膜IF6。然後，回蝕絶緣膜IF6。
藉此，在記憶體單位區域AR1，在閘極電極GE11的側面SS11上，隔著偏置間隔件OF1形成由絶緣膜IF6所構成的側壁間隔件SW11，並在閘極電極GE11的側面SS12上，隔著偏置間隔件OF1形成由絶緣膜IF6所構成的側壁間隔件SW12。另外，在記憶體單位區域AR1，在閘極電極GE12的側面SS13上，隔著偏置間隔件OF1形成由絶緣膜IF6所構成的側壁間隔件SW13，並在閘極電極GE12的側面SS14上，隔著偏置間隔件OF1形成由絶緣膜IF6所構成的側壁間隔件SW14。
另一方面，在周邊電路區域AR3，以覆蓋閘極電極GE3以及隔著偏置間隔件OF1形成於閘極電極GE3的側面上的側壁間隔件SW31與SW32的方式，形成光阻膜R6。
接著，如圖17～圖19所示的，形成n＋ 型半導體區域SD11以及SD12（圖5的步驟S14）。
該步驟S14，首先，如圖17所示的，在區域AR4以及AR5，對矽層SL5以及SL6，植入高濃度的p型雜質離子。另外，在圖17中雖省略圖式，惟在對矽層SL5以及SL6植入高濃度的p型雜質離子時，可形成例如p通道型的MISFET的p＋ 型半導體區域。
具體而言，在記憶體單位區域AR1、周邊電路區域AR2與AR3，以及區域AR4與AR5，在SOI基板1的頂面1a上或支持基板2的頂面2a上，形成光阻膜R7。然後，在區域AR4以及AR5，將形成於矽層SL5以及SL6各自之上的光阻膜R7除去。此時，在記憶體單位區域AR1、周邊電路區域AR2以及AR3，殘留光阻膜R7。
然後，以光阻膜R7為遮罩，分別對矽層SL5以及SL6，植入高濃度的p型雜質離子IM4。
藉此，在區域AR4，在矽層SL5的內部，形成p＋ 型半導體區域NR4。另外，在區域AR5，在矽層SL6的內部，形成p＋ 型半導體區域NR5。之後，光阻膜R7被除去。
該步驟S14，接著，如圖18所示的，形成n＋ 型半導體區域SD31以及SD32。
具體而言，如圖18所示的，在記憶體單位區域AR1、周邊電路區域AR2與AR3，以及區域AR4與AR5，在SOI基板1的頂面1a上或支持基板2的頂面2a上，形成光阻膜R8。然後，在周邊電路區域AR3，將形成於支持基板2的頂面2a上的光阻膜R8除去。此時，在記憶體單位區域AR1、周邊電路區域AR2、區域AR4以及AR5，殘留光阻膜R8。
然後，以光阻膜R8、閘極電極GE3以及隔著偏置間隔件OF1形成於閘極電極GE3的側面上的側壁間隔件SW31與SW32作為遮罩，對p型井區域PW3，植入高濃度的n型雜質離子IM5。藉此，於夾著側壁間隔件SW31位在閘極電極GE3的相反側的部分之p型井區域PW3，形成n＋ 型半導體區域SD31。另外，於夾著側壁間隔件SW32位在閘極電極GE3的相反側的部分之p型井區域PW3，形成n＋ 型半導體區域SD32。之後，光阻膜R8被除去。
藉此，在步驟S14，在周邊電路區域AR3中，形成具有閘極電極GE3、n＋ 型半導體區域SD31與SD32，以及n－ 型半導體區域EX31與EX32的MISFETQH。
該步驟S14，接著，如圖19所示的，形成n＋ 型半導體區域SD11以及SD12。
具體而言，在記憶體單位區域AR1、周邊電路區域AR2與AR3，以及區域AR4與AR5，在SOI基板1的頂面1a上或支持基板2的頂面2a上，形成光阻膜R9。然後，在記憶體單位區域AR1以及周邊電路區域AR2，將形成於SOI基板1的頂面1a上的光阻膜R9除去。此時，在周邊電路區域AR3、區域AR4以及AR5，殘留光阻膜R9。
然後，以閘極電極GE11、GE12與GE2以及側壁間隔件SW11、SW12、SW13、SW14、SW21與SW22作為遮罩，對矽層SL1、SL2、SL3與SL4（參照圖18）以及SOI層4a與4b，植入n型雜質離子IM6。
藉此，在記憶體單位區域AR1，在矽層SL1的內部以及位於矽層SL1下的部分之SOI層4a的內部，形成n＋ 型半導體區域SD11。另外，在記憶體單位區域AR1，在矽層SL2的內部以及位於矽層SL2下的部分之SOI層4a的內部，形成n＋ 型半導體區域SD12。
另外，在周邊電路區域AR2，在矽層SL3的內部以及位於矽層SL3下的部分之SOI層4b的內部，形成n＋ 型半導體區域SD21，並在矽層SL4的內部以及位於矽層SL4下的部分之SOI層4b的內部，形成n＋ 型半導體區域SD22。
另外，此時，高濃度的n型雜質離子IM6亦植入閘極電極GE11、GE12以及GE2。藉此，在閘極電極GE11的內部，形成n＋ 型半導體區域NR1，在閘極電極GE12的內部，形成n＋ 型半導體區域NR2，在閘極電極GE2的內部，形成n＋ 型半導體區域NR3。之後，光阻膜R9被除去。
以上述方式，在記憶體單位區域AR1中，形成具有閘極電極GE11、n＋ 型半導體區域SD11，以及n－ 型半導體區域EX11的反熔絲元件AF。另外，在記憶體單位區域AR1中，形成具有閘極電極GE12、n＋ 型半導體區域SD11與SD12，以及n－ 型半導體區域EX12與EX13的選擇電晶體ST。n＋ 型半導體區域SD11以及SD12各自的n型雜質濃度，比n－ 型半導體區域EX11、EX12以及EX13各自的n型雜質濃度更高。
另一方面，在周邊電路區域AR2中，形成具有閘極電極GE2、n＋ 型半導體區域SD21與SD22，以及n－ 型半導體區域EX21與EX22的MISFETQL。n＋ 型半導體區域SD21以及SD22各自的n型雜質濃度，比n－ 型半導體區域EX21以及EX22各自的n型雜質濃度更高。
另外，亦可在以離子植入方式將雜質導入各源極、汲極區域以及各閘極電極之後，實行使導入之雜質活性化的退火處理。
另外，亦可利用自我對準矽化物技術，在閘極電極GE11、GE12、GE2與GE3以及n＋ 型半導體區域SD12、SD21、SD22、SD31與SD32的表面，形成由鈷矽化物或鎳矽化物等所構成的低電阻的金屬矽化物層(圖式省略)。該金屬矽化物層，可藉由以覆蓋金屬矽化物層形成區域的方式，堆積例如鈷（Co）膜或鎳（Ni）膜等的金屬膜並進行熱處理而形成，之後，未反應的金屬膜被除去。
接著，如圖1所示的，形成層間絶緣膜10以及栓塞PG（圖5的步驟S15）。
該步驟S15，首先，在SOI基板1的頂面1a全面上形成層間絶緣膜10。亦即，以覆蓋反熔絲元件AF、選擇電晶體ST，以及MISFETQL與QH的方式，在SOI基板1的頂面1a全面上，形成層間絶緣膜10。層間絶緣膜10，例如，由氧化矽膜的單體膜，或是氮化矽膜與比其更厚的氧化矽膜的堆疊膜等所構成。之後，利用CMP法等研磨層間絶緣膜10的頂面，使層間絶緣膜10的頂面平坦化。
接著，將形成於層間絶緣膜10上且形成了圖案的光阻膜（圖式省略）當作蝕刻遮罩使用，對層間絶緣膜10進行乾蝕刻，藉此於層間絶緣膜10形成接觸孔CNT。在接觸孔CNT的底部，例如n＋ 型半導體區域SD12、SD21、SD22、SD31以及SD32等露出。另外，在圖1中雖省略圖式，惟在接觸孔CNT的底部，例如閘極電極GE11、GE12、GE2以及GE3等也露出。
接著，在接觸孔CNT內，形成由鎢（W）等所構成的導電性栓塞PG。形成栓塞PG，例如，係在包含接觸孔CNT的內部在內的層間絶緣膜10上，利用電漿CVD法等形成障蔽導體膜（例如鈦膜、氮化鈦膜，或是該等膜層的堆疊膜）。然後，利用CVD法等，在障蔽導體膜上，以填埋接觸孔CNT的方式，形成由鎢膜等所構成的主導體膜，並將層間絶緣膜10上的不要的主導體膜以及障蔽導體膜利用CMP法或回蝕法等除去。藉此，便可形成栓塞PG。
栓塞PG，在其底部，與例如n＋ 型半導體區域SD12、SD21、SD22、SD31以及SD32等接觸而電連接。另外，在圖1中雖省略圖式，惟栓塞PG，在其底部，亦與例如閘極電極GE11、GE12、GE2以及GE3等接觸而電連接。
之後，在栓塞PG所埋入的層間絶緣膜10上，形成例如以銅（Cu）為主導電材料的金屬鑲嵌配線（埋入配線）作為第1層配線，在該第1層配線上，亦形成金屬鑲嵌配線作為上層配線，惟在此其圖式以及説明省略。另外，第1層配線以及其上層的配線，不限於金屬鑲嵌配線，亦可藉由使配線用的導電膜形成圖案而形成，亦可為例如鎢（W）配線或鋁（Al）配線等。
＜關於熱載子植入BOX層＞ 接著，針對熱載子植入BOX層，一邊與對p型井區域PW1所施加之電位為0V的例子或是極性與對閘極電極GE11所施加之電位相反的例子（亦即比較例1）作對比，一邊進行説明。
圖20，係表示比較例1的半導體裝置的寫入動作時的能量分布的能帶圖。在圖20中，針對各層，將價能帶的上端的能量記為能量Ev，將傳導帶的下端的能量記為能量Ec。
比較例1的半導體裝置的構造，與實施態樣1的半導體裝置的構造相同，在寫入動作時，對反熔絲元件AF（參照圖1）的閘極電極GE11與n＋ 型半導體區域SD11之間施加高電壓。然而，比較例1的半導體裝置，與實施態樣1的半導體裝置不同，在寫入動作時，對p型井區域PW1施加0V的電位，亦即p型井區域PW1的電位為接地電位。或者，比較例1的半導體裝置，與實施態樣1的半導體裝置不同，在寫入動作時，將與對閘極電極GE11所施加之電位VmlP極性相反的電位，施加於p型井區域PW1。
比較例1的半導體裝置，亦與實施態樣1的半導體裝置相同，對反熔絲元件AF（參照圖1）的閘極電極GE11與n＋ 型半導體區域SD11（參照圖1）之間施加高電壓，使反熔絲元件AF的閘極絶緣膜GI11的絶緣被破壞，藉此對記憶體單位寫入資料。在該寫入動作中，由於反熔絲元件AF的閘極絶緣膜GI11的絶緣被破壞，流過閘極電極GE11與n＋ 型半導體區域SD11之間的電流，亦即作為閘極洩漏電流的讀取電流，在寫入動作的前後，增加1個位數左右（亦即10倍左右）。
絶緣一旦被破壞的反熔絲元件的閘極絶緣膜的絶緣性即使恢復，讀取電流也不會減少。亦即，某些反熔絲元件的閘極絶緣膜的絶緣破壞，僅限一次。因此，該反熔絲元件所形成之記憶體單位的寫入，稱為OTP，由反熔絲元件所構成的記憶體元件，稱為OTP記憶體元件，可用於ROM等。
比較例1的半導體裝置，在寫入動作時，對閘極電極GE11所施加的電位，與在通道區域形成反轉層時，對閘極電極GE11所施加的電位極性相同。
另一方面，比較例1的半導體裝置，亦與實施態樣1的半導體裝置相同，反熔絲元件AF，並非形成於作為大塊基板的半導體基板，而是形成於SOI基板1（參照圖1）的SOI層4a。亦即，比較例1的半導體裝置，亦與實施態樣1相同，為了降低消耗電力，在記憶體單位區域AR1（參照圖1），利用形成於SOI基板1上的反熔絲元件AF以及選擇電晶體ST形成記憶體單位，在周邊電路區域AR2（參照圖1），利用形成於SOI基板1上的MISFETQL形成周邊電路。
然而，如前所述的，在寫入動作時，本發明人發現，與對閘極電極GE11所施加之電位極性相反的電位或0V電位施加於p型井區域PW1的比較例1的半導體裝置，存在以下的問題點。
比較例1的半導體裝置，在寫入動作時，在與閘極絶緣膜GI11接觸的部分之SOI層4a（亦即通道區域），形成了載子的導電型反轉的反轉層，反轉層的電子EL，如箭號DA1所示的，藉由FN隧道從SOI層4a植入閘極電極GE11。
另一方面，閘極電極GE11，伴隨寫入動作，在反熔絲元件AF的閘極絶緣膜GI11的絶緣被破壞時，產生熱載子。比較例1的半導體裝置的反熔絲元件AF，具有類似n通道型的MISFET的構造，當對閘極電極GE11施加正極性的電位VmlP時，在閘極電極GE11中，產生由電子EL與正電洞HL的電子電洞對PA之中的例如正電洞HL所構成的熱電孔，作為熱載子。然後，在閘極電極GE11所產生的熱電孔，植入SOI層4a，在SOI層4a中，如箭號DA2所示的，向p型井區域PW1加速。
在此，當反熔絲元件形成於作為大塊基板的半導體基板時，由於所產生之作為熱載子的熱電孔，容易到達半導體基板的底面側，故不會對各記憶體單位的動作造成影響。
另一方面，反熔絲元件AF形成於SOI基板1的比較例1的半導體裝置，在SOI層4a與p型井區域PW1之間配置了BOX層3a。因此，在寫入動作時，向p型井區域PW1加速的熱電孔，會植入BOX層3a，使BOX層3a的膜質劣化，例如使BOX層3a的絶緣性降低。因此，在讀取動作時，寫入了資料的記憶體單位的讀取電流等會發生變動，故寫入了資料的記憶體單位的資料可靠度會有降低之虞。
另外，在記憶體單位區域AR1內，在複數個記憶體單位MC各自之中，BOX層3a為共有。因此，若BOX層3a的膜質一部分劣化，導致BOX層3a的絶緣性一部分降低，則並未寫入資料的記憶體單位的讀取電流等也會發生變動，並未寫入資料的記憶體單位的資料可靠度也會有降低之虞。
具體而言，在寫入動作時，在使相對於n＋ 型半導體區域SD11的閘極電極GE11的電位（亦即閘極電壓）增加，而將閘極絶緣膜GI11的絶緣破壞時，會觀測到與該絶緣破壞連動，而從閘極電極GE11流入BOX層3a的電流。另外，在閘極絶緣膜GI11的絶緣被破壞之後，若再度使相對於n＋ 型半導體區域SD11的閘極電極GE11的電位（亦即閘極電壓）的增加，則即使在閘極電壓較低的範圍內，仍會觀測到流入BOX層3a的電流。
在該閘極絶緣膜GI11的絶緣被破壞之後，從閘極電極GE11流入BOX層3a的電流的大小，若考慮BOX層3a的膜厚，則會比在假設係藉由FN隧道流入的情況下所預計的電流的大小更大得多。因此，吾人認為，在閘極絶緣膜GI11的絶緣被破壞之後，從閘極電極GE11流入BOX層3a的電流，係導致BOX層3a的膜質劣化、絶緣性降低，並產生從閘極電極GE11經由BOX層3a流到p型井區域PW1之電流的原因。
＜本實施態樣的主要特徴與功效＞ 另一方面，本實施態樣1的半導體裝置，在寫入動作時，係將與對閘極電極GE11所施加之電位極性相同的電位，施加於p型井區域PW1。
藉此，伴隨寫入動作，在反熔絲元件AF的閘極絶緣膜GI11的絶緣被破壞時，所產生之作為熱載子的熱電孔，不會向p型井區域PW1加速。因此，在寫入動作時，可防止或抑制熱電孔植入BOX層3a，故可防止或抑制BOX層3a的膜質劣化，例如BOX層3a的絶緣性降低。因此，在讀取動作時，可防止或抑制記憶體單位的讀取電流等發生變動，故可使記憶體單位的資料可靠度提高。
另外，在寫入動作時，若對p型井區域PW1所施加之電位太高，反熔絲元件AF的通道區域的電位會升高，則閘極絶緣膜GI11正下方的電位也會升高。因此，閘極絶緣膜GI11的絶緣被破壞時的電壓（亦即閘極耐壓）會有升高之虞。因此，較佳的態樣為，在寫入動作時，對p型井區域PW1所施加之電位VsbP，比起在記憶體單位MCA電位Vsb為0V的情況而言，係落在不會使閘極耐壓增加的範圍內。
圖21，係以裝置模擬計算實施態樣1的半導體裝置的寫入動作時的電位分布的圖式。圖21，係以示意方式表示實行裝置模擬求出電位VsbP為負電壓、0V以及正電壓時的反熔絲元件AF以及SOI基板1的厚度方向的電位分布的結果的圖式。圖21的横軸係表示厚度方向的位置，圖21的縱軸係表示電位。
如圖21所示的，伴隨在寫入動作時對p型井區域PW1所施加之電位VsbP增加，p型井區域PW1內的電位也上升。另外，BOX層3a內的電位也上升。再者，如圖21的二點鏈線所包圍的區域RG1所示的，SOI層4a的BOX層3a側的部分內的電位也上升。
然而，無論在寫入動作時對p型井區域PW1所施加的電位VsbP為何種情況，SOI層4a的閘極絶緣膜GI11側的電位均無變化。這表示，在寫入動作時對p型井區域PW1所施加之電位VsbP，落在不會對SOI層4a之中的閘極絶緣膜GI11側的部分直接造成影響的電壓範圍內。像這樣，在寫入動作時，對p型井區域PW1所施加之電位VsbP，宜落在比起在記憶體單位MCA電位Vsb為0V的情況而言，不會使閘極耐壓增加的範圍內。
另外，若在寫入動作對p型井區域PW1所施加之電位VsbP不會對閘極絶緣膜GI11正下方的電位造成影響的範圍內，實際測定在閘極電極GE11與n＋ 型半導體區域SD11之間藉由FN隧道流動的閘極洩漏電流的I－V特性，則無論電位VsbP為何，均未觀察到差異。由此亦可知，如前所述的，對p型井區域PW1所施加之電位VsbP，並不會對SOI層4a之中的閘極絶緣膜GI11側的部分直接造成影響。
另外，在寫入動作時，對p型井區域PW1施加與對反熔絲元件AF所包含的閘極電極GE11所施加的電位極性相同的電位，當該電位升高時，便會對位於選擇電晶體ST下的部分之p型井區域PW1施加順向偏壓，亦即正向偏壓。因此，選擇電晶體ST的閾値電壓會有降低之虞。因此，較佳的態樣為，在寫入動作時，對p型井區域PW1所施加的電位VsbP，係可將處於非選擇狀態的記憶體單位MCB以及MCD各自所包含的選擇電晶體ST均維持在切斷狀態的電位。亦即，該電位VsbP，係不會在處於非選擇狀態的記憶體單位MCB以及MCD各自所包含的選擇電晶體ST的通道區域形成反轉層的電位。
（實施態樣2） 實施態樣1，係針對反熔絲元件AF的閘極電極GE11所包含的導電膜CF1的導電型為n型的例子進行説明。另一方面，實施態樣2，係針對反熔絲元件AF的閘極電極GE11所包含的導電膜CF1的導電型為p型或是雖為n型但很接近p型的例子進行説明。
＜半導體裝置的構造＞ 首先，參照圖式説明本實施態樣2的半導體裝置的構造。圖22，係實施態樣2的半導體裝置的主要部位剖面圖。
本實施態樣2的半導體裝置的構造，除了反熔絲元件AF的閘極電極GE11所包含的導電膜CF1之中的至少與閘極絶緣膜GI11接觸的部分PR11為p型或是雖為n型但很接近p型此點之外，其他部位均與實施態樣1的半導體裝置的構造相同。因此，以下，主要針對與實施態樣1的半導體裝置的構造相異之點進行説明。
本實施態樣2，亦與實施態樣1同樣，反熔絲元件AF的閘極電極GE11以及選擇電晶體ST的閘極電極GE12，均由導電膜CF1所構成。
另一方面，在本實施態樣2中，導電膜CF1，係由例如對多晶矽膜等的半導體膜導入p型雜質而形成低電阻率的導電膜（摻雜矽膜）所構成。亦即，導電膜CF1的導電型為p型。
另外，雖在閘極電極GE11的上層部PR12導入低濃度的n型雜質而形成n－ 型半導體區域NM1，惟形成n－ 型半導體區域NM1的部分以外的部分之閘極電極GE11並未導入n型雜質，而係由作為p型半導體膜的導電膜CF1所構成。此時，閘極電極GE11，整體視為係由p型半導體膜所構成。
另外，雖在閘極電極GE12的上層部PR14導入低濃度的n型雜質而形成n－ 型半導體區域NM2，惟形成n－ 型半導體區域NM2的部分以外的部分之閘極電極GE12並未導入n型雜質，而係由作為p型半導體膜的導電膜CF1所構成。此時，閘極電極GE12，整體視為係由p型半導體膜所構成。
因此，閘極電極GE11之中的與閘極絶緣膜GI11接觸的部分PR11，係由作為p型半導體膜的導電膜CF1所構成。另外，閘極電極GE12之中的與閘極絶緣膜GI12接觸的部分PR13，係由作為p型半導體膜的導電膜CF1所構成。
或者，導電膜CF1，亦可由例如對多晶矽膜等的半導體膜導入低濃度的n型雜質而形成低電阻率的導電膜（摻雜矽膜）所構成。亦即，導電膜CF1的導電型亦可為n型。此時，閘極電極GE11以及GE12各自均係由導入了n型雜質的n型半導體膜所構成。
MISFETQL的閘極電極GE2亦由導電膜CF1所構成，惟對閘極電極GE2所包含的導電膜CF1，從頂面到底面遍及整體導入了高濃度的n型雜質。亦即，閘極電極GE2，與實施態樣1同樣，係由導入了高濃度n型雜質的高濃度n型半導體膜所構成。
因此，即使導電膜CF1的導電型為n型，形成n－ 型半導體區域NM1的部分以外的部分之閘極電極GE11的n型雜質的濃度，仍比閘極電極GE2的n型雜質的濃度更低。另外，即使導電膜CF1的導電型為n型，形成n－ 型半導體區域NM2的部分以外的部分之閘極電極GE12的n型雜質的濃度，仍比閘極電極GE2的n型雜質的濃度更低。
此時，閘極電極GE11之中的與閘極絶緣膜GI11接觸的部分PR11的n型雜質的濃度，比閘極電極GE2之中的與閘極絶緣膜GI2接觸的部分PR15的n型雜質的濃度更低。另外，閘極電極GE12之中的與閘極絶緣膜GI12接觸的部分PR13的n型雜質的濃度，比閘極電極GE2之中的與閘極絶緣膜GI2接觸的部分PR15的n型雜質的濃度更低。
或者，閘極電極GE11之中的與閘極絶緣膜GI11接觸的部分PR11的n型雜質的濃度，比閘極電極GE11的上層部PR12的n型雜質的濃度更低。此時，如上所述的，在閘極電極GE11的n型雜質的濃度與閘極電極GE2的n型雜質的濃度之間，可存在差值，或者亦可不存在差值。
藉此，在對記憶體單位MC寫入資料的寫入動作時，可防止或抑制熱載子植入BOX層3a而使BOX層3a的絶緣性等劣化，而且，亦可使施加於閘極電極GE11的電位的絶對値縮小。
另外，閘極電極GE11的各部分的n型雜質的濃度的平均値，亦可比閘極電極GE2的各部分的n型雜質的濃度的平均値更低。另外，閘極電極GE12的各部分的n型雜質的濃度的平均値，亦可比閘極電極GE2的各部分的n型雜質的濃度的平均値更低。
＜記憶體單位的動作＞ 關於本實施態樣2的半導體裝置的記憶體單位的動作，除了在對記憶體單位MC寫入資料的寫入動作時係對閘極電極GE11施加負極性的電位此點之外，其他部分均與用圖2以及圖3所説明的實施態樣1的半導體裝置的記憶體單位的動作相同，故其説明省略。
其中，本實施態樣2，在對記憶體單位MC寫入資料的寫入動作時，係對閘極電極GE11施加負極性的電位。藉此，便可抑制熱載子植入BOX層3a。
另外，本實施態樣2，亦與實施態樣1同樣，電位VsbP（參照圖3）亦可為與電位VmlP（參照圖3）極性相同的電位。此時，電位VsbP以及電位VmlP（參照圖3），均為負極性的電位。
＜半導體裝置的製造步驟＞ 接著，參照圖式説明本實施態樣2的半導體裝置的製造步驟。圖23，係表示實施態樣2的半導體裝置的製造步驟的一部分的製造流程圖。圖24～圖32，係實施態樣2的半導體裝置的製造步驟中的主要部位剖面圖。
本實施態樣2的半導體裝置的製造步驟，實行在實施態樣1用圖6～圖11所説明的步驟（圖4的步驟S1～步驟S6）以形成矽層SL1，之後，如圖24所示的，在記憶體單位區域AR1，形成n＋ 型半導體區域SD11以及SD12（圖23的步驟S20）。該步驟S20，在作為記憶體單位區域AR1的步驟進行對比的情況下，係與圖5的步驟S14相同的步驟。
該步驟S20，首先，在記憶體單位區域AR1、周邊電路區域AR2與AR3，以及區域AR4與AR5，在SOI基板1的頂面1a上或支持基板2的頂面2a上，形成光阻膜R10。然後，在記憶體單位區域AR1，將形成於SOI基板1的頂面1a上的光阻膜R10除去。此時，在周邊電路區域AR2與AR3，以及區域AR4與AR5，殘留光阻膜R10。
然後，以分別形成於閘極電極GE11與GE12各自之上的硬遮罩膜HM1以及側壁間隔件SF11、SF12、SF13與SF14作為遮罩，對矽層SL1以及SL2（參照圖11）以及SOI層4a植入n型雜質離子IM7。
藉此，在記憶體單位區域AR1，在矽層SL1（參照圖11）的內部以及位於矽層SL1下的部分之SOI層4a的內部，形成n＋ 型半導體區域SD11。另外，在記憶體單位區域AR1，在矽層SL2（參照圖11）的內部以及位於矽層SL2下的部分之SOI層4a的內部，形成n＋ 型半導體區域SD12。之後，光阻膜R10被除去。
亦即，在步驟S20，藉由對夾著側壁間隔件SF12位於閘極電極GE11的相反側的部分之SOI層4a植入n型雜質離子，以形成n＋ 型半導體區域SD11，對SOI層4b並未植入n型雜質離子。
另一方面，在該步驟S20，由於在閘極電極GE11以及GE12各自之上形成了硬遮罩膜HM1，故高濃度的n型雜質離子IM7不會植入閘極電極GE11以及GE12。
接著，如圖25所示的，將硬遮罩膜HM1以及側壁間隔件SF11與SF12（參照圖24）除去（圖23的步驟S21）。該步驟S21，實行與在實施態樣1用圖12所説明的步驟（圖5的步驟S11）相同的步驟，將硬遮罩膜HM1以及側壁間隔件SF11、SF12、SF13與SF14（參照圖24）除去。
接著，如圖26以及圖27所示的，形成n－ 型半導體區域EX11以及EX12（圖23的步驟S22）。該步驟S22，實行與在實施態樣1用圖13以及圖14所説明的步驟（圖5的步驟S12）相同的步驟，形成n－ 型半導體區域EX11、EX12以及EX13。
其中，本實施態樣2，由於在矽層SL1（參照圖11）的內部已經形成了n＋ 型半導體區域SD11，故並未形成n－ 型半導體區域EX14（參照圖14）。另外，由於在矽層SL2（參照圖11）的內部已經形成了n＋ 型半導體區域SD12，故並未形成n－ 型半導體區域EX15（參照圖14）。
亦即，在步驟S22，藉由對位於閘極電極GE11與n＋ 型半導體區域SD11之間的部分之SOI層4a植入n型雜質離子，以形成n－ 型半導體區域EX11。另外，藉由對位於閘極電極GE2的一側（圖27中左側）的部分之SOI層4b植入n型雜質離子，以形成n－ 型半導體區域EX21。
另外，在步驟S22，對閘極電極GE11、GE12以及GE2植入低濃度的n型雜質離子，形成n－ 型半導體區域NM1、NM2以及NM3。
以上述方式，在記憶體單位區域AR1中，形成具有閘極電極GE11、n＋ 型半導體區域SD11以及n－ 型半導體區域EX11的反熔絲元件AF。另外，在記憶體單位區域AR1中，形成具有閘極電極GE12、n＋ 型半導體區域SD11與SD12，以及n－ 型半導體區域EX12與EX13的選擇電晶體ST。n＋ 型半導體區域SD11以及SD12各自的n型雜質濃度，比n－ 型半導體區域EX11、EX12以及EX13各自的n型雜質濃度更高。
接著，實行與在實施態樣1用圖15以及圖16所説明的步驟（圖5的步驟S13）相同的步驟，如圖28以及圖29所示的，形成側壁間隔件SW11以及SW12（圖23的步驟S23）。該步驟S23，在閘極電極GE11的側面SS12上，形成側壁間隔件SW12，並在閘極電極GE2的一側（圖29中左側）的側面SS21上，形成側壁間隔件SW21。
接著，如圖30～圖32所示的，在周邊電路區域AR2，形成n＋ 型半導體區域SD21以及SD22（圖23的步驟S24）。
該步驟S24，首先，實行與在實施態樣1用圖17所説明的步驟相同的步驟，如圖30所示的，在區域AR4以及AR5，對矽層SL5以及SL6（參照圖29），植入高濃度的p型雜質離子。
該步驟S24，接著，實行與在實施態樣1用圖18所説明的步驟相同的步驟，如圖31所示的，形成n＋ 型半導體區域SD31以及SD32。
該步驟S24，接著，如圖32所示的，在周邊電路區域AR2，形成n＋ 型半導體區域SD21以及SD22。該形成n＋ 型半導體區域SD21以及SD22的步驟，在作為周邊電路區域AR2的步驟進行對比的情況下，係與在實施態樣1用圖19所説明的步驟（圖5的步驟S14的一部分的步驟）相同的步驟。
具體而言，在記憶體單位區域AR1、周邊電路區域AR2與AR3，以及區域AR4與AR5，在SOI基板1的頂面1a上或支持基板2的頂面2a上，形成光阻膜R9。然後，在周邊電路區域AR2，將形成於SOI基板1的頂面1a上的光阻膜R9除去。此時，在記憶體單位區域AR1、周邊電路區域AR3、區域AR4以及AR5，殘留光阻膜R9。
然後，以閘極電極GE2、側壁間隔件SW21以及SW22作為遮罩，對矽層SL3與SL4（參照圖31）以及SOI層4a與4b，植入n型雜質離子IM6。
藉此，在周邊電路區域AR2，在矽層SL3（參照圖31）的內部以及位於矽層SL3下的部分之SOI層4b的內部，形成n＋ 型半導體區域SD21。另外，在矽層SL4（參照圖31）的內部以及位於矽層SL4下的部分之SOI層4b的內部，形成n＋ 型半導體區域SD22。
亦即在步驟S24，藉由對夾著側壁間隔件SW21位於閘極電極GE2的相反側的部分之SOI層4b植入n型雜質離子，以形成n＋ 型半導體區域SD21。
另外，此時，高濃度的n型雜質離子IM6亦植入閘極電極GE2，形成n＋ 型半導體區域NR3。此時，在步驟S22，n型雜質離子所植入之閘極電極GE11之中的與閘極絶緣膜GI11接觸的部分PR11的n型雜質濃度，比在步驟S24，n型雜質離子所植入之閘極電極GE2之中的與閘極絶緣膜GI2接觸的部分PR15的n型雜質濃度更低。之後，光阻膜R9被除去。
另外，在步驟S24，n型雜質離子雖植入閘極電極GE2，惟n型雜質離子並未植入閘極電極GE11以及GE12。
以上述方式，在周邊電路區域AR2中，形成具有閘極電極GE2、n＋ 型半導體區域SD21與SD22，以及n－ 型半導體區域EX21與EX22的MISFETQL。n＋ 型半導體區域SD21以及SD22各自的n型雜質濃度，比n－ 型半導體區域EX21以及EX22各自的n型雜質濃度更高。
之後，實行與在實施態樣1用圖1所説明的步驟（圖5的步驟S15）相同的步驟（圖23的步驟S25），如圖22所示的，形成本實施態樣2的半導體裝置。
＜關於閘極耐壓＞ 接著，針對本實施態樣2的反熔絲元件AF的閘極電極GE11的閘極耐壓，一邊與比較例2的反熔絲元件AF的閘極電極GE11的閘極耐壓作對比，一邊進行説明。
圖33，係表示比較例2的半導體裝置的寫入動作時的能量分布的能帶圖。在圖33中，針對各層，將價能帶的上端的能量記為能量Ev，將傳導帶的下端的能量記為能量Ec。
如在之前的實施態樣1所述的，比較例1的半導體裝置，在寫入動作時，對閘極電極GE11，施加正極性的電位VmlP。此時，在寫入動作時，與對閘極電極GE11所施加之電位極性相反的電位或0V電位施加於p型井區域PW1的比較例1的半導體裝置，在寫入動作時所產生的熱載子（亦即熱電孔），會有植入BOX層3a之虞。
另一方面，比較例2的半導體裝置的構造，雖與實施態樣1的半導體裝置的構造相同，惟比較例2的半導體裝置，在寫入動作時，係對閘極電極GE11施加負極性的電位VmlP。此時，在寫入動作時所產生的熱載子（亦即熱電孔），不易植入BOX層3a。
然而，比較例2的半導體裝置，在寫入動作時，於與閘極絶緣膜GI11接觸的部分之n－ 型半導體區域EX11，並未形成反轉層，而係形成累積了載子的累積層。另外，閘極電極GE11的電子EL，如箭號DA3所示的，藉由FN隧道從閘極電極GE11植入n－ 型半導體區域EX11。
另一方面，在n－ 型半導體區域EX11，伴隨寫入動作，在反熔絲元件AF的閘極絶緣膜GI11的絶緣被破壞時，產生熱載子。比較例2的半導體裝置的反熔絲元件AF，具有類似n通道型的MISFET的構造，當對閘極電極GE11施加負極性的電位時，在n－ 型半導體區域EX11，產生由電子EL與正電洞HL的電子電洞對PA之中的例如正電洞HL所構成的熱電孔，作為熱載子。然後，在n－ 型半導體區域EX11所產生的熱電孔，植入閘極電極GE11，在閘極電極GE11中，如箭號DA4所示的，向閘極絶緣膜GI11側的相反側加速。
此時，閘極絶緣膜GI11的絶緣被破壞時的相對於n＋ 型半導體區域SD11的閘極電極GE11的電位差（亦即電壓，亦即閘極耐壓），增加相當於SOI層4a的能帶間隙的電壓量。當SOI層4a由單晶矽所構成時，閘極耐壓增加相當於矽的能帶間隙的電壓1.1V。
該等閘極耐壓增加的問題，在反熔絲元件AF的閘極電極GE11所包含的半導體膜的導電型係與反熔絲元件AF的源極、汲極區域（亦即n＋ 型半導體區域SD11）的導電型相同的導電型時，無法解決。另外，比較例2的半導體裝置，係由與實施態樣1的半導體裝置相同的製造步驟所製造。然而，如在實施態樣1用圖19所説明的，在形成n＋ 型半導體區域SD11時，對閘極電極GE11所包含的作為半導體膜的導電膜CF1導入高濃度的n型雜質，閘極電極GE11所包含的半導體膜的導電型成為n型。因此，比較例2的半導體裝置，閘極耐壓增加相當於SOI層4a的能帶間隙的電壓量的問題，無法解決。
比較例2的半導體裝置的製造步驟，例如，實行與在實施態樣1用圖8所説明的步驟相同的步驟，在閘極電極GE11上形成了硬遮罩膜HM1的狀態下形成閘極電極GE11，之後，實行與用圖12所説明的步驟相同的步驟，將硬遮罩膜HM1除去。接著，在閘極電極GE11的頂面露出的狀態下，植入低濃度的n型雜質離子，形成n－ 型半導體區域EX11，並植入高濃度的n型雜質離子，形成n＋ 型半導體區域SD11。
該等比較例2的半導體裝置的製造步驟，在植入高濃度的n型雜質離子以形成n＋ 型半導體區域SD11時，對閘極電極GE11所包含的半導體膜亦植入高濃度的n型雜質離子並形成由n型半導體膜所構成的閘極電極GE11。因此，閘極耐壓增加相當於SOI層4a的能帶間隙的電壓量的問題，無法解決。
＜本實施態樣的主要特徴與功效＞ 另一方面，本實施態樣2的半導體裝置，在記憶體單位區域AR1中，閘極電極GE11，係由p型半導體膜所構成。或者，本實施態樣2的半導體裝置，在記憶體單位區域AR1中，閘極電極GE11之中的與閘極絶緣膜GI11接觸的部分PR11的n型雜質濃度，比在周邊電路區域AR2中，閘極電極GE2之中的與閘極絶緣膜GI2接觸的部分PR15的n型雜質濃度更低。
藉此，即使在寫入動作時，對反熔絲元件AF的閘極電極GE11，施加在SOI層4a的通道區域形成累積層的極性的電位，仍可防止或抑制閘極絶緣膜GI11的閘極耐壓增加相當於SOI層4a的能帶間隙的電壓量。因此，可防止或抑制寫入動作時所產生之熱載子（亦即熱電孔）植入BOX層3a，同時可防止或抑制閘極絶緣膜GI11的閘極耐壓增加。
另外，本實施態樣2的半導體裝置的製造步驟，在記憶體單位區域AR1以及周邊電路區域AR2，形成閘極電極GE11以及GE2，並在閘極電極GE11之上形成硬遮罩膜HM1，之後，在記憶體單位區域AR1，植入高濃度的n型雜質離子，以形成n＋ 型半導體區域SD11。接著，將硬遮罩膜HM1除去，在記憶體單位區域AR1以及周邊電路區域AR2，植入低濃度的n型雜質離子以形成n－ 型半導體區域EX11以及EX21，之後，在周邊電路區域AR2，植入高濃度的n型雜質離子，以形成n＋ 型半導體區域SD21。
藉此，高濃度的n型雜質，導入閘極電極GE2，惟並未導入閘極電極GE11。因此，便可使閘極電極GE11，由p型半導體膜所構成，或者，使閘極電極GE11之中的與閘極絶緣膜GI11接觸的部分PR11的n型雜質的濃度，比閘極電極GE2之中的與閘極絶緣膜GI2接觸的部分PR15的n型雜質的濃度更低。藉此，便可防止或抑制閘極耐壓增加相當於SOI層4a的能帶間隙的電壓量。
針對本實施態樣2的半導體裝置以及比較例2的半導體裝置各自的反熔絲元件AF，實行閘極電極GE11與通道區域之間的電容C的閘極電壓V的相依性（亦即C－V特性）的測定。
其結果，本實施態樣2的半導體裝置，比起比較例2的半導體裝置，累積層形成時的電容C的下降電壓以及反轉層形成時的電容C的上升電壓，均往正極性側移動大約能帶間隙的量。由此亦可知，本實施態樣2的閘極電極GE11所包含的半導體膜的導電型，無論為p型或是n型，均比比較例2的閘極電極GE11所包含的半導體膜的導電型更接近p型。
（實施態樣3） 實施態樣3，係針對反熔絲元件AF的n－ 型半導體區域EX11之中的與閘極電極GE11重疊的部分之閘極長度方向的長度，比MISFETQL的n－ 型半導體區域EX21之中的與閘極電極GE2重疊的部分之閘極長度方向的長度更長的例子進行説明。
另外，以下，針對在實施態樣2的半導體裝置中令n－ 型半導體區域EX11之中的與閘極電極GE11重疊的部分之閘極長度方向的長度伸長的例子進行説明，作為實施態樣3的半導體裝置。然而，亦可在實施態樣1的半導體裝置中令n－ 型半導體區域EX11之中的與閘極電極GE11重疊的部分之閘極長度方向的長度伸長，作為實施態樣3的半導體裝置。
＜半導體裝置的構造＞ 首先，參照圖式説明本實施態樣3的半導體裝置的構造。圖34，係實施態樣3的半導體裝置的主要部位剖面圖。
本實施態樣3的半導體裝置的構造，除了n－ 型半導體區域EX11之中的與閘極電極GE11重疊的部分之閘極長度方向的長度，比n－ 型半導體區域EX21之中的與閘極電極GE2重疊的部分之閘極長度方向的長度更長此點之外，其他部分均與實施態樣2的半導體裝置的構造相同。因此，以下，主要針對與實施態樣2的半導體裝置的構造相異之點進行説明。
本實施態樣3，亦與實施態樣1同樣，n－ 型半導體區域EX11，在俯視下，與閘極電極GE11之中的閘極長度方向的側面SS11側的部分重疊。另外，本實施態樣3，亦與實施態樣1同樣，n－ 型半導體區域EX12，在俯視下，與閘極電極GE12之中的閘極長度方向的側面SS13側的部分重疊，n－ 型半導體區域EX13，在俯視下，與閘極電極GE12之中的閘極長度方向的側面SS14側的部分重疊。另一方面，本實施態樣3，亦與實施態樣1同樣，n－ 型半導體區域EX21，在俯視下，與閘極電極GE2之中的閘極長度方向的側面SS21側的部分重疊，n－ 型半導體區域EX22，在俯視下，與閘極電極GE2之中的閘極長度方向的側面SS22側的部分重疊。
然後，n－ 型半導體區域EX11之中的在俯視下與閘極電極GE11重疊的部分之閘極電極GE11的閘極長度方向的長度LN11，比n－ 型半導體區域EX21之中的在俯視下與閘極電極GE2重疊的部分之閘極電極GE2的閘極長度方向的長度LN21更長。另外，長度LN11，比n－ 型半導體區域EX22之中的在俯視下與閘極電極GE2重疊的部分之閘極電極GE2的閘極長度方向的長度LN22更長。
藉此，便可在記憶體單位區域AR1中，降低閘極電極GE11的閘極耐壓，並可在對記憶體單位MC寫入資料的寫入動作時，使施加於閘極電極GE11的電位的絶對値比實施態樣2更小。另一方面，可在周邊電路區域AR2中，防止或抑制切斷洩漏電流增加。
另外，n－ 型半導體區域EX12之中的在俯視下與閘極電極GE12重疊的部分之閘極電極GE12的閘極長度方向的長度，亦可比長度LN21或長度LN22更長。另外，n－ 型半導體區域EX13之中的在俯視下與閘極電極GE12重疊的部分之閘極電極GE12的閘極長度方向的長度，亦可比長度LN21或長度LN22更長。
＜記憶體單位的動作＞ 本實施態樣3的半導體裝置的記憶體單位的動作，與實施態樣2的半導體裝置的記憶體單位的動作相同，故其説明省略。
另外，本實施態樣3，與實施態樣2同樣，由於在對記憶體單位MC寫入資料的寫入動作時，係對閘極電極GE11施加負極性的電位，故可防止或抑制熱載子之中的熱電孔植入BOX層3a導致BOX層3a的絶緣性等劣化。
＜半導體裝置的製造步驟＞ 接著，參照圖式説明本實施態樣3的半導體裝置的製造步驟。圖35，係表示實施態樣3的半導體裝置的製造步驟的一部分的製造流程圖。圖36～圖42，係實施態樣3的半導體裝置的製造步驟中的主要部位剖面圖。
本實施態樣3的半導體裝置的製造步驟，係在實行圖4的步驟S1～步驟S6之後，實行與圖23的步驟S20以及步驟S21相同的步驟（圖35的步驟S30以及步驟S31）。
接著，如圖36所示的，在周邊電路區域AR2，形成n－ 型半導體區域EX21以及EX22（圖35的步驟S321）。
具體而言，在記憶體單位區域AR1、周邊電路區域AR2與AR3，以及區域AR4與AR5，在SOI基板1的頂面1a上或支持基板2的頂面2a上，形成光阻膜R41。然後，在周邊電路區域AR2，將形成於SOI基板1的頂面1a上的光阻膜R41除去。此時，在記憶體單位區域AR1、周邊電路區域AR3，以及區域AR4與AR5，殘留光阻膜R41。
然後，以光阻膜R41以及閘極電極GE2為遮罩，對矽層SL3與SL4以及SOI層4b，植入n型雜質離子IM21。
藉此，在周邊電路區域AR2，在位於閘極電極GE2與矽層SL3之間的部分之SOI層4b的內部，形成n－ 型半導體區域EX21。另外，在周邊電路區域AR2，在位於閘極電極GE2與矽層SL4之間的部分之SOI層4b的內部，形成n－ 型半導體區域EX22。亦即，藉由對位於閘極電極GE2的一側（圖36中左側）的部分之SOI層4b植入n型雜質離子，以形成n－ 型半導體區域EX21。n－ 型半導體區域EX21，在俯視下，與閘極電極GE2之中的閘極長度方向的一側（圖36中左側）的部分重疊。
另外，在矽層SL3的上層部，亦形成n－ 型半導體區域EX23，在矽層SL4的上層部，亦形成n－ 型半導體區域EX24。
另外，此時，低濃度的n型雜質離子IM21亦植入閘極電極GE2。藉此，在閘極電極GE2的上層部，形成n－ 型半導體區域NM3。之後，光阻膜R41被除去。
接著，如圖37所示的，在記憶體單位區域AR1，形成n－ 型半導體區域EX11（圖35的步驟S322）。
具體而言，在記憶體單位區域AR1、周邊電路區域AR2與AR3，以及區域AR4與AR5，在SOI基板1的頂面1a上或支持基板2的頂面2a上，形成光阻膜R42。然後，在記憶體單位區域AR1，將形成於SOI基板1的頂面1a上的光阻膜R42除去。此時，在周邊電路區域AR2與AR3，以及區域AR4與AR5，殘留光阻膜R42。
然後，以光阻膜R42以及閘極電極GE11與GE12為遮罩，對SOI層4a植入n型雜質離子IM22。
藉此，在記憶體單位區域AR1，在位於閘極電極GE11與n＋ 型半導體區域SD11之間的部分之SOI層4a的內部，形成n－ 型半導體區域EX11。亦即，藉由對位於閘極電極GE11與n＋ 型半導體區域SD11之間的部分之SOI層4a，植入n型雜質離子，以形成n－ 型半導體區域EX11。n－ 型半導體區域EX11，在俯視下，與閘極電極GE11之中的閘極長度方向的另一側（圖37中右側）的部分重疊。
另外，在記憶體單位區域AR1，在位於閘極電極GE12與n＋ 型半導體區域SD11之間的部分之SOI層4a的內部，形成n－ 型半導體區域EX12，並在位於閘極電極GE12與n＋ 型半導體區域SD12之間的部分之SOI層4a的內部，形成n－ 型半導體區域EX13。
另外，此時，低濃度的n型雜質離子IM22亦植入閘極電極GE11以及GE12。藉此，在閘極電極GE11的上層部，形成n－ 型半導體區域NM1，並在閘極電極GE12的上層部，形成n－ 型半導體區域NM2。之後，光阻膜R42被除去。
以上述方式，在記憶體單位區域AR1中，形成具有閘極電極GE11、n＋ 型半導體區域SD11以及n－ 型半導體區域EX11的反熔絲元件AF。另外，在記憶體單位區域AR1中，形成具有閘極電極GE12、n＋ 型半導體區域SD11與SD12，以及n－ 型半導體區域EX12與EX13的選擇電晶體ST。
本實施態樣3，亦包含活性化退火條件在內，使導入雜質離子IM21的條件與導入雜質離子IM22的條件彼此相異。藉此，便可使n－ 型半導體區域EX11之中的在俯視下與閘極電極GE11重疊的部分之閘極電極GE11的閘極長度方向的長度LN11，比n－ 型半導體區域EX21之中的在俯視下與閘極電極GE2重疊的部分之閘極電極GE2的閘極長度方向的長度LN21更長。另外，可使長度LN11，比n－ 型半導體區域EX22之中的在俯視下與閘極電極GE2重疊的部分之閘極電極GE2的閘極長度方向的長度LN22更長。
另外，亦可改變步驟S321與步驟S322的順序，令步驟S322在步驟S321之前進行。
接著，實行與在實施態樣2用圖28以及圖29所説明的步驟（圖23的步驟S23）相同的步驟，如圖38以及圖39所示的，形成側壁間隔件SW11以及SW12（圖35的步驟S33）。
接著，實行與在實施態樣2用圖30～圖32所説明的步驟（圖23的步驟S24）相同的步驟，如圖40～圖42所示的，在周邊電路區域AR2，形成n＋ 型半導體區域SD21以及SD22（圖35的步驟S34）。
藉此，在周邊電路區域AR2中，形成具有閘極電極GE2、n＋ 型半導體區域SD21與SD22，以及n－ 型半導體區域EX21與EX22的MISFETQL。
之後，實行與在實施態樣1用圖1所説明的步驟（圖5的步驟S15）相同的步驟（圖35的步驟S35），如圖34所示的，形成本實施態樣3的半導體裝置。
＜關於延伸區域與閘極電極之間的重疊長度＞ 接著，針對延伸區域之中的與閘極電極重疊的部分之閘極長度方向的長度，亦即延伸區域與閘極電極之間的重疊長度，一邊比較本實施態樣3與比較例1、比較例2、實施態樣1以及實施態樣2一邊進行説明。
在寫入動作時，對閘極電極GE11施加正極性的電位VmlP，並對p型井區域PW1施加與對閘極電極GE11所施加之電位極性相反的電位或0V電位的比較例1的半導體裝置，其在寫入動作時所產生的熱載子（亦即熱電孔），會有植入BOX層3a之虞。
另一方面，比較例2的半導體裝置，在寫入動作時，對閘極電極GE11施加負極性的電位VmlP。此時，在寫入動作時所產生的熱載子（亦即熱電孔），雖不易植入BOX層3a，惟比起比較例1而言，更存在閘極耐壓增加的問題。
對閘極電極GE11施加正極性的電位的實施態樣1的半導體裝置，為了降低消耗電力，並盡可能降低切斷洩漏電流，將閾値電壓設定得很高。因此，閘極引發之汲極漏電流（Gate Induced Drain Leakage，GIDL），成為限制切斷洩漏電流的參數。為了降低GIDL，縮短n－ 型半導體區域EX11與閘極電極GE11之間的重疊長度為有效手段。
然而，對閘極電極施加負極性的電位的比較例2的半導體裝置，其反熔絲元件AF的閘極絶緣膜GI11之中的藉由FN隧道流通電流的部分，僅限於n－ 型半導體區域EX11之中的與閘極電極GE11重疊的部分。因此，比較例2的半導體裝置，其藉由FN隧道流動的電流，比實施態樣1的半導體裝置更少n－ 型半導體區域EX11之中的與閘極電極GE11重疊的部分之面積短少的量。亦即， 相對於閘極絶緣膜GI11的絶緣被破壞時的n＋ 型半導體區域SD11的閘極電極GE11的電位差（亦即電壓，亦即閘極耐壓）升高藉由FN隧道流動之電流短少的量。
另外，形成記憶體單位MC的反熔絲元件AF，在實行寫入動作以及讀取動作之後，切斷洩漏電流便非重要參數。
在此，以作為延伸區域的n－ 型半導體區域EX11與閘極電極GE11之間的重疊長度，比實施態樣2的半導體裝置更短的例子為比較例3。然後，實行在實施態樣2的半導體裝置的閘極電極GE11與n＋ 型半導體區域SD11之間流動的電流I與汲極電壓V的相依性（亦即I－V特性）的測定。亦即，比較例3的半導體裝置，在記憶體單位區域AR1中，n－ 型半導體區域EX11之中的與閘極電極GE11在俯視下重疊的部分之閘極長度方向的長度，比在周邊電路區域AR2中，n－ 型半導體區域EX21之中的與閘極電極GE2在俯視下重疊的部分之閘極長度方向的長度更短。
其結果，比較例3的閘極耐壓，比實施態樣2的閘極耐壓更大。亦即，表示作為延伸區域的n－ 型半導體區域EX11與閘極電極GE11之間的重疊長度比實施態樣2的半導體裝置更長的比較例3的半導體裝置，閘極耐壓較大。
＜本實施態樣的主要特徴與功效＞ 另一方面，在本實施態樣3的半導體裝置中，n－ 型半導體區域EX11之中的與閘極電極GE11在俯視下重疊的部分PR11的閘極長度方向的長度，比n－ 型半導體區域EX21之中的與閘極電極GE2在俯視下的重疊的部分PR15的閘極長度方向的長度更長。
藉此，在記憶體單位區域AR1，可使n－ 型半導體區域EX11與閘極電極GE11之間的重疊長度相對較長，進而使反熔絲元件AF的閘極絶緣膜GI11之中的藉由FN隧道流通電流的部分之比例增加，並使藉由FN隧道流動的電流增加。因此，便可防止或抑制寫入動作時所產生的熱載子（亦即熱電孔）植入BOX層3a，並可防止或抑制閘極絶緣膜GI11的閘極耐壓增加。
另一方面，在周邊電路區域AR2，可使n－ 型半導體區域EX21與閘極電極GE2之間的重疊長度相對較短，以減少MISFETQL的切斷洩漏電流。
另外，本實施態樣3的半導體裝置的製造步驟，將在記憶體單位區域AR1形成作為延伸區域的n－ 型半導體區域EX11的步驟，與在周邊電路區域AR2形成作為延伸區域的n－ 型半導體區域EX21的步驟，各別地進行。
藉此，便可使n－ 型半導體區域EX11之中的與閘極電極GE11在俯視下重疊的部分之閘極長度方向的長度LN11，比n－ 型半導體區域EX21之中的與閘極電極GE2在俯視下重疊的部分之閘極長度方向的長度LN21更長。
另外，本實施態樣3，係針對在實施態樣2的半導體裝置中，使作為延伸區域的n－ 型半導體區域EX11與閘極電極GE11之間的重疊長度伸長的情況進行説明。藉此，利用實施態樣2與實施態樣3的加乘功效，比起實施態樣2的半導體裝置而言，防止或抑制閘極耐壓增加的功效更大。
然而，在實施態樣1的半導體裝置中，亦可使作為延伸區域的n－ 型半導體區域EX11與閘極電極GE11之間的重疊長度伸長。亦即，亦可將本實施態樣3的半導體裝置，適用於在寫入動作時對閘極電極GE11施加正極性的電位的情況。藉此，比起實施態樣1而言，可使閘極耐壓更進一步下降。
以上，係根據實施態樣具體説明本發明人的發明，惟本發明並非僅限於該等實施態樣，在不超出其發明精神的範圍內可作出各種變更，自不待言。
1‧‧‧SOI基板
1a、2a‧‧‧頂面
2‧‧‧支持基板
3、3a～3c‧‧‧BOX層
4、4a～4c‧‧‧SOI層
5‧‧‧絶緣膜
6‧‧‧元件分離區域
7‧‧‧元件分離溝
8‧‧‧元件分離膜
10‧‧‧層間絶緣膜
AF‧‧‧反熔絲元件
AR1‧‧‧記憶體單位區域
AR2、AR3‧‧‧周邊電路區域
AR4、AR5‧‧‧區域
BL‧‧‧位元線
CF1‧‧‧導電膜
CNT‧‧‧接觸孔
DA1～DA4‧‧‧箭號
Ec‧‧‧能量
Ev‧‧‧能量
EL‧‧‧電子
EX11～EX15、EX21～EX24、EX31、EX32‧‧‧n－型半導體區域
GE11、GE12、GE2、GE3‧‧‧閘極電極
GI11、GI12、GI2、GI3‧‧‧閘極絶緣膜
HL‧‧‧正電洞
HM1‧‧‧硬遮罩膜
HM2、IF1～IF6、IFI‧‧‧絶緣膜
IM1、IM2、IM21、IM22、IM3～IM7‧‧‧雜質離子
LN11、LN21、LN22‧‧‧長度
MC、MCA～MCD‧‧‧記憶體單位
ML‧‧‧記憶體線
NM1～NM5‧‧‧n－型半導體區域
NR1～NR5‧‧‧n＋型半導體區域
OF1‧‧‧偏置間隔件
PA‧‧‧電子電洞對
PG‧‧‧栓塞
PR11、PR13、PR15‧‧‧部分
PR12、PR14‧‧‧上層部
PW1～PW3‧‧‧p型井區域
QH、QL‧‧‧MISFET
R1、R10、R2～R4、R41、R42、R5～R9‧‧‧光阻膜
RG1‧‧‧區域
SBL‧‧‧基板偏壓線
S1~S15、S20~S25、S30~S35‧‧‧步驟
SD11、SD12、SD21、SD22、SD31、SD32‧‧‧n＋型半導體區域
SF11～SF14、SF21、SF22‧‧‧側壁間隔件
SL‧‧‧選擇線
SL1～SL6‧‧‧矽層
SS11～SS14、SS21、SS22、SS31、SS32‧‧‧側面
ST‧‧‧選擇電晶體
SW11～SW14、SW21、SW22‧‧‧側壁間隔件
SW31、SW32‧‧‧側壁間隔件
VMG‧‧‧p型半導體區域
Vml、VmlR、VmlP、Vsl1、Vsl2、Vsb、VsbP‧‧‧電位
X、Y‧‧‧方向
[圖1] 係實施態樣1的半導體裝置的主要部位剖面圖。 [圖2] 係實施態樣1的半導體裝置的記憶體單位的等價電路圖。 [圖3] 係表示在讀取動作以及寫入動作時對各部位的電壓施加條件的一例的表格。 [圖4] 係表示實施態樣1的半導體裝置的製造步驟的一部分的製造流程圖。 [圖5] 係表示實施態樣1的半導體裝置的製造步驟的一部分的製造流程圖。 [圖6] 係實施態樣1的半導體裝置的製造步驟中的主要部位剖面圖。 [圖7] 係實施態樣1的半導體裝置的製造步驟中的主要部位剖面圖。 [圖8] 係實施態樣1的半導體裝置的製造步驟中的主要部位剖面圖。 [圖9] 係實施態樣1的半導體裝置的製造步驟中的主要部位剖面圖。 [圖10] 係實施態樣1的半導體裝置的製造步驟中的主要部位剖面圖。 [圖11] 係實施態樣1的半導體裝置的製造步驟中的主要部位剖面圖。 [圖12] 係實施態樣1的半導體裝置的製造步驟中的主要部位剖面圖。 [圖13] 係實施態樣1的半導體裝置的製造步驟中的主要部位剖面圖。 [圖14] 係實施態樣1的半導體裝置的製造步驟中的主要部位剖面圖。 [圖15] 係實施態樣1的半導體裝置的製造步驟中的主要部位剖面圖。 [圖16] 係實施態樣1的半導體裝置的製造步驟中的主要部位剖面圖。 [圖17] 係實施態樣1的半導體裝置的製造步驟中的主要部位剖面圖。 [圖18] 係實施態樣1的半導體裝置的製造步驟中的主要部位剖面圖。 [圖19] 係實施態樣1的半導體裝置的製造步驟中的主要部位剖面圖。 [圖20] 係表示在比較例1的半導體裝置的寫入動作時的能量分布的能帶圖。 [圖21] 係以裝置模擬方式計算在實施態樣1的半導體裝置的寫入動作時的電位分布圖。 [圖22] 係實施態樣2的半導體裝置的主要部位剖面圖。 [圖23] 係表示實施態樣2的半導體裝置的製造步驟的一部分的製造流程圖。 [圖24] 係實施態樣2的半導體裝置的製造步驟中的主要部位剖面圖。 [圖25] 係實施態樣2的半導體裝置的製造步驟中的主要部位剖面圖。 [圖26] 係實施態樣2的半導體裝置的製造步驟中的主要部位剖面圖。 [圖27] 係實施態樣2的半導體裝置的製造步驟中的主要部位剖面圖。 [圖28] 係實施態樣2的半導體裝置的製造步驟中的主要部位剖面圖。 [圖29] 係實施態樣2的半導體裝置的製造步驟中的主要部位剖面圖。 [圖30] 係實施態樣2的半導體裝置的製造步驟中的主要部位剖面圖。 [圖31] 係實施態樣2的半導體裝置的製造步驟中的主要部位剖面圖。 [圖32] 係實施態樣2的半導體裝置的製造步驟中的主要部位剖面圖。 [圖33] 係表示在比較例2的半導體裝置的寫入動作時的能量分布的能帶圖。 [圖34] 係實施態樣3的半導體裝置的主要部位剖面圖。 [圖35] 係表示實施態樣3的半導體裝置的製造步驟的一部分的製造流程圖。 [圖36] 係實施態樣3的半導體裝置的製造步驟中的主要部位剖面圖。 [圖37] 係實施態樣3的半導體裝置的製造步驟中的主要部位剖面圖。 [圖38] 係實施態樣3的半導體裝置的製造步驟中的主要部位剖面圖。 [圖39] 係實施態樣3的半導體裝置的製造步驟中的主要部位剖面圖。 [圖40] 係實施態樣3的半導體裝置的製造步驟中的主要部位剖面圖。 [圖41] 係實施態樣3的半導體裝置的製造步驟中的主要部位剖面圖。 [圖42] 係實施態樣3的半導體裝置的製造步驟中的主要部位剖面圖。
1‧‧‧SOI基板
1a、2a‧‧‧頂面
2‧‧‧支持基板
3、3a、3b‧‧‧BOX層
4、4a、4b‧‧‧SOI層
6‧‧‧元件分離區域
7‧‧‧元件分離溝
8‧‧‧元件分離膜
10‧‧‧層間絶緣膜
AF‧‧‧反熔絲元件
AR1‧‧‧記憶體單位區域
AR2、AR3‧‧‧周邊電路區域
AR4、AR5‧‧‧區域
CF1‧‧‧導電膜
CNT‧‧‧接觸孔
EX11~EX13、EX21、EX22、EX31、EX32‧‧‧n-型半導體區域
GE11、GE12、GE2、GE3‧‧‧閘極電極
GI11、GI12、GI2、GI3‧‧‧閘極絶緣膜
IF1、IF2、IF5、IF6‧‧‧絶緣膜
MC‧‧‧記憶體單位
NR4、NR5‧‧‧n+型半導體區域
OF1‧‧‧偏置間隔件
PG‧‧‧栓塞
PW1~PW3‧‧‧p型井區域
QH、QL‧‧‧MISFET
SD11、SD12、SD21、SD22、SD31、SD32‧‧‧n+型半導體區域
SS11~SS14、SS21、SS22、SS31、SS32‧‧‧側面
ST‧‧‧選擇電晶體
SW11~SW14、SW21、SW22‧‧‧側壁間隔件
SW31、SW32‧‧‧側壁間隔件
VMG‧‧‧p型半導體區域

Claims (15)

  1. 一種半導體裝置，其特徵為包含： 半導體基板；以及 反熔絲元件，其形成於該半導體基板； 該半導體基板包含： 基體； 第1半導體區域，其為第1導電型，形成於該基體的主面側； 第1絶緣層，其形成於該第1半導體區域上；以及 第1半導體層，其形成於該第1絶緣層上； 該反熔絲元件包含： 第1閘極電極，其隔著第1閘極絶緣膜形成於該第1半導體層上；以及 第2半導體區域，其為與該第1導電型相反的第2導電型，形成於相對該第1閘極電極位在第1側的部分之該第1半導體層； 利用該反熔絲元件，形成記憶元件； 在該記憶元件的寫入動作時，對該第1閘極電極施加第1電位，且對該第1半導體區域施加與該第1電位極性相同的第2電位。
  2. 如申請專利範圍第1項之半導體裝置，其中， 在該記憶元件的讀取動作時，該第1半導體區域的電位為接地電位。
  3. 如申請專利範圍第1項之半導體裝置，其中， 該第1導電型為p型； 該第2導電型為n型； 該第1閘極電極係由n型的第1半導體膜所構成； 該第1電位以及該第2電位均為正電位。
  4. 如申請專利範圍第1項之半導體裝置，其中， 該第1導電型為p型； 該第2導電型為n型； 該第1閘極電極係由p型的第2半導體膜所構成； 該第1電位以及該第2電位均為負電位。
  5. 如申請專利範圍第1項之半導體裝置，其中， 更包含第1場效電晶體，其形成於該半導體基板； 該第1導電型為p型； 該第2導電型為n型； 該第1半導體區域形成於該基體的該主面側的第1區域； 該第1閘極電極係由導入了n型的第1雜質的第3半導體膜所構成； 該半導體基板包含： p型的第3半導體區域，其形成於該基體的該主面側的第2區域； 第2絶緣層，其形成於該第3半導體區域上；以及 第2半導體層，其形成於該第2絶緣層上； 該第1場效電晶體包含： 第2閘極電極，其隔著第2閘極絶緣膜形成於該第2半導體層上；以及 n型的第4半導體區域，其形成於相對該第2閘極電極位在第2側的部分之該第2半導體層； 該第2閘極電極係由導入了n型的第2雜質的第4半導體膜所構成； 該第1閘極電極中的該第1雜質的濃度比該第2閘極電極中的該第2雜質的濃度更低； 該第1電位以及該第2電位均為負電位。
  6. 如申請專利範圍第1項之半導體裝置，其中， 該第1導電型為p型； 該第2導電型為n型； 該第1閘極電極係由導入了n型的第3雜質的第5半導體膜所構成； 與該第1閘極絶緣膜接觸的部分之該第1閘極電極的該第3雜質的濃度，比該第1閘極電極的上層部之該第3雜質的濃度更低； 該第1電位以及該第2電位均為負電位。
  7. 如申請專利範圍第1項之半導體裝置，其中， 更包含第2場效電晶體，其形成於該半導體基板； 該第1導電型為p型； 該第2導電型為n型； 該第1半導體區域形成於該基體的該主面側的第3區域； 該第1閘極電極係由導入了n型的第4雜質之第6半導體膜所構成； 該半導體基板包含： p型的第5半導體區域，其形成於該基體的該主面側的第4區域； 第3絶緣層，其形成於該第5半導體區域上；以及 第3半導體層，其形成於該第3絶緣層上； 該第2場效電晶體包含： 第3閘極電極，其隔著第3閘極絶緣膜形成於該第3半導體層上；以及 n型的第6半導體區域，其形成於相對該第3閘極電極位在第3側的部分之該第3半導體層； 該第3閘極電極係由導入了n型的第5雜質的第7半導體膜所構成； 該第2半導體區域，相對於該第1閘極電極，形成於位在該第1閘極電極的第1閘極長度方向的該第1側的部分之該第1半導體層； 該第6半導體區域，相對於該第3閘極電極，形成於位在該第3閘極電極的第2閘極長度方向的該第3側的部分之該第3半導體層； 該第2半導體區域，在俯視下，與該第1閘極電極的該第1側的部分重疊； 該第6半導體區域，在俯視下，與該第3閘極電極的該第3側的部分重疊； 該第2半導體區域之中的與該第1閘極電極重疊的部分之該第1閘極長度方向的長度，比該第6半導體區域之中的與該第3閘極電極重疊的部分之該第2閘極長度方向的長度更長。
  8. 如申請專利範圍第1項之半導體裝置，其中， 更包含第3場效電晶體，其形成於該半導體基板； 該第1半導體區域形成於該基體的該主面側的第5區域； 該半導體基板包含： 該第1導電型的第7半導體區域，其形成於該基體的該主面側的第6區域； 第4絶緣層，其形成於該第7半導體區域上；以及 第4半導體層，其形成於該第4絶緣層上； 該第3場效電晶體包含： 第4閘極電極，其隔著第4閘極絶緣膜形成於該第4半導體層上；以及 該第2導電型的第8半導體區域，其形成於相對該第4閘極電極位在第4側的部分之該第4半導體層； 在該記憶元件的寫入動作時，對該第8半導體區域，施加與該第2電位相異的第3電位。
  9. 如申請專利範圍第1項之半導體裝置，其中， 更包含第4場效電晶體，其形成於該半導體基板； 該第4場效電晶體包含： 第5閘極電極，其隔著第5閘極絶緣膜形成於夾著該第2半導體區域位於該第1閘極電極的相反側的部分之該第1半導體層上；以及 該第2導電型的第9半導體區域，其形成於夾著該第5閘極電極位在該第2半導體區域的相反側的部分之該第1半導體層； 該反熔絲元件與該第4場效電晶體，共有該第2半導體區域； 利用該反熔絲元件與該第4場效電晶體，形成該記憶元件； 藉由破壞該第1閘極絶緣膜的絶緣，而對該記憶元件寫入資料； 在該記憶元件的寫入動作時，該第9半導體區域的電位為接地電位，且該第4場效電晶體為導通狀態。
  10. 一種半導體裝置，其特徵為包含： 半導體基板； 反熔絲元件，其形成於該半導體基板；以及 場效電晶體，其形成於該半導體基板； 該半導體基板包含： 基體； 第1導電型的第1半導體區域，其形成於該基體的主面側的第1區域； 第1絶緣層，其形成於該第1半導體區域上； 第1半導體層，其形成於該第1絶緣層上； 該第1導電型的第2半導體區域，其形成於該基體的該主面側的第2區域； 第2絶緣層，其形成於該第2半導體區域上；以及 第2半導體層，其形成於該第2絶緣層上； 該反熔絲元件包含： 第1閘極電極，其隔著第1閘極絶緣膜形成於該第1半導體層上；以及 與該第1導電型相反的第2導電型的第3半導體區域，其形成於相對該第1閘極電極位在第1側的部分之該第1半導體層； 該場效電晶體包含： 第2閘極電極，其隔著第2閘極絶緣膜形成於該第2半導體層上；以及 該第2導電型的第4半導體區域，其形成於相對該第2閘極電極位在第2側的部分之該第2半導體層； 利用該反熔絲元件，形成記憶元件； 該第1閘極電極，係由導入了該第2導電型的第1雜質的第1半導體膜所構成； 該第2閘極電極，係由導入了該第2導電型的第2雜質的第2半導體膜所構成； 該第1閘極電極的該第1雜質的濃度，比該第2閘極電極的該第2雜質的濃度更低。
  11. 如申請專利範圍第10項之半導體裝置，其中， 與該第1閘極絶緣膜接觸的部分之該第1閘極電極中的該第1雜質的濃度，比該第1閘極電極的上層部之該第1雜質的濃度更低。
  12. 如申請專利範圍第10項之半導體裝置，其中， 該第1導電型為p型； 該第2導電型為n型； 在該記憶元件的寫入動作時，對該第1閘極電極施加負電位。
  13. 如申請專利範圍第10項之半導體裝置，其中， 該第3半導體區域，相對於該第1閘極電極，形成於位在該第1閘極電極的第1閘極長度方向的該第1側的部分之該第1半導體層； 該第4半導體區域，相對於該第2閘極電極，形成於位在該第2閘極電極的第2閘極長度方向的該第2側的部分之該第2半導體層； 該第3半導體區域，在俯視下，與該第1閘極電極的該第1側的部分重疊； 該第4半導體區域，在俯視下，與該第2閘極電極的該第2側的部分重疊； 該第3半導體區域之中的與該第1閘極電極重疊的部分之該第1閘極長度方向的長度，比該第4半導體區域之中的與該第2閘極電極重疊的部分之該第2閘極長度方向的長度更長。
  14. 一種半導體裝置的製造方法，其特徵為包含： （a）準備半導體基板的步驟；以及 （b）於該半導體基板，形成反熔絲元件以及場效電晶體的步驟； 於該（a）步驟，準備該半導體基板，其包含： 基體； 第1導電型的第1半導體區域，其形成於該基體的主面側的第1區域； 第1絶緣層，其形成於該第1半導體區域上； 第1半導體層，其形成於該第1絶緣層上； 該第1導電型的第2半導體區域，其形成於該基體的該主面側的第2區域； 第2絶緣層，其形成於該第2半導體區域上；以及 第2半導體層，其形成於該第2絶緣層上； 該（b）步驟包含： （b1）在該第1半導體層上，隔著第1閘極絶緣膜形成由第1半導體膜所構成的第1閘極電極，在該第1閘極電極上形成保護膜，並在該第2半導體層上，隔著第2閘極絶緣膜形成由第2半導體膜所構成的第2閘極電極的步驟； （b2）在該第1閘極電極的第1側的第1側面上，形成第1側壁間隔件的步驟； （b3）藉由對夾著該第1側壁間隔件位在該第1閘極電極的相反側的部分之該第1半導體層，植入與該第1導電型相反的第2導電型的第1雜質離子，以形成該第2導電型的第3半導體區域，且並未對該第2半導體層植入該第1雜質離子的步驟； （b4）在該（b3）步驟之後，將該保護膜以及該第1側壁間隔件除去的步驟； （b5）在該（b4）步驟之後，藉由對位於該第1閘極電極與該第3半導體區域之間的部分之該第1半導體層，植入該第2導電型的第2雜質離子，以形成該第2導電型的第4半導體區域，並藉由對位於該第2閘極電極的第2側的部分之該第2半導體層，植入該第2導電型的第3雜質離子，以形成該第2導電型的第5半導體區域的步驟； （b6）在該（b5）步驟之後，於該第1閘極電極的該第1側面上，形成第2側壁間隔件，並在該第2閘極電極的該第2側的第2側面上，形成第3側壁間隔件的步驟；以及 （b7）藉由對夾著該第3側壁間隔件位於該第2閘極電極的相反側的部分之該第2半導體層，植入該第2導電型的第4雜質離子，以形成該第2導電型的第6半導體區域的步驟； 該（b3）步驟，並未對該第1閘極電極植入該第1雜質離子； 該（b5）步驟，對該第1閘極電極植入該第2雜質離子； 該（b7）步驟，對該第2閘極電極植入該第4雜質離子，且並未對該第1閘極電極植入該第4雜質離子； 該第3半導體區域的該第1雜質的濃度，比該第4半導體區域的該第2雜質的濃度更高； 該第6半導體區域的該第4雜質的濃度，比該第5半導體區域的該第3雜質的濃度更高； 在該（b5）步驟植入了該第2雜質離子的該第1閘極電極之該第2雜質的濃度，比在該（b7）步驟植入了該第4雜質離子的該第2閘極電極之該第4雜質的濃度更低。
  15. 如申請專利範圍第14項之半導體裝置的製造方法，其中， 該（b5）步驟包含： （b8）藉由對位於該第1閘極電極與該第3半導體區域之間的部分之該第1半導體層植入該第2雜質離子，以形成該第4半導體區域的步驟；以及 （b9）在該（b8）步驟之前或在該（b8）步驟之後，藉由對位於該第2閘極電極的該第2側的部分之該第2半導體層，植入該第3雜質離子，以形成該第5半導體區域的步驟； 該第4半導體區域，相對於該第1閘極電極，形成於位在該第1閘極電極的第1閘極長度方向的該第1側的部分之該第1半導體層； 該第5半導體區域，相對於該第2閘極電極，形成於位在該第2閘極電極的第2閘極長度方向的該第2側的部分之該第2半導體層； 該第4半導體區域，在俯視下，與該第1閘極電極的該第1側的部分重疊； 該第5半導體區域，在俯視下，與該第2閘極電極的該第2側的部分重疊； 該第4半導體區域之中的與該第1閘極電極重疊的部分之該第1閘極長度方向的長度，比該第5半導體區域之中的與該第2閘極電極重疊的部分之該第2閘極長度方向的長度更長。
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