CN105742285A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体装置及其制造方法，使半导体装置的性能提高。半导体装置具有SOI基板(1)和在SOI基板(1)形成的反熔丝元件(AF)。SOI基板(1)具有在支撑基板(2)的主面侧形成的p型阱区域(PW1)和在p型阱区域(PW1)上隔着BOX层(3)形成的SOI层(4)。反熔丝元件(AF)具有在SOI层(4)上隔着栅极绝缘膜(GI11)形成的栅电极(GE11)。由反熔丝元件(AF)形成存储元件，在存储元件的写入动作时，向栅电极(GE11)施加第1电位，并且向p型阱区域(PW1)施加与第1电位相同极性的第2电位。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法，例如能够适当地应用于具有在半导体基板形成的半导体元件的半导体装置及其制造方法。
背景技术
作为具有由在半导体基板形成的半导体元件构成的存储器的半导体装置，存在具有由反熔丝元件形成的存储器单元的半导体装置。在这样的半导体装置中，向反熔丝元件的栅电极与源极/漏极区域之间施加高电压，对反熔丝元件的栅极绝缘膜进行绝缘击穿，从而向存储器单元写入数据。在该写入动作中，通过对反熔丝元件的栅极绝缘膜进行绝缘击穿，作为栅漏电流的读出电流在写入动作的前后增加。
并且，某个反熔丝元件的栅极绝缘膜的绝缘击穿仅限于一次。因此，由该反熔丝元件形成的存储器单元的写入被称为OTP(OneTimeProgram，一次性编程)。并且，由反熔丝元件形成的存储器元件被称为OTP(OneTimeProgrammable，一次性可编程)存储器元件，被用于ROM(ReadOnlyMemory，只读存储器)等。
在日本特表2005-504434号公报(专利文献1)中公开了如下的技术，在具有MOS(Metal-Oxide-Semiconductor，金属氧化物半导体)数据存储元件的存储元件中，通过将MOS数据存储元件的超薄膜电介体击穿，向存储元件进行写入，通过检测在存储元件通过的电流，从存储元件进行读出。
在日本特开2009-117461号公报(专利文献2)中公开了有关反熔丝元件的如下技术，该反熔丝元件具有设于MOS晶体管的漏电极和电极之间的绝缘膜，通过对绝缘膜进行绝缘击穿，使漏电极与电极导通。
专利文献1：日本特表2005-504434号公报
专利文献2：日本特开2009-117461号公报
作为具有这种存储器单元的半导体装置，存在为了降低耗电而具有反熔丝元件的半导体装置，该反熔丝元件形成于具有在支撑基板上隔着BOX(BuriedOxide，埋入氧化物)层形成的SOI(SilicononInsulator，绝缘体上硅)层的SOI基板上的SOI层。
在这样的半导体装置中，当伴随着写入动作而在反熔丝元件中栅极绝缘膜被绝缘击穿时，产生热载流子。例如，反熔丝元件具有与n沟道型的MISFET(Metal-Insulator-SemiconductorFieldEffectTransistor，金属-绝缘体-半导体场效应晶体管)相似的构造，在向栅电极施加正极性的电位的情况下，所产生的作为热载流子的热空穴(hothole)在SOI层中朝向BOX层加速。朝向BOX层加速的热空穴被注入到BOX层中，BOX层的膜质劣化，例如BOX层的绝缘性下降。因此，在读出动作时，存储器单元中的选择比特周围的非选择比特的读出电流等变动，存储器单元的数据可靠性有可能下降。
关于其它课题和新的特征，根据本说明书的记述及附图即可明了。
根据一种实施方式，半导体装置具有SOI基板和在SOI基板形成的反熔丝元件。SOI基板具有在支撑基板的主面侧形成的p型阱区域和在p型阱区域上隔着BOX层形成的SOI层。反熔丝元件具有在SOI层上隔着栅极绝缘膜形成的栅电极。由反熔丝元件形成存储元件，在存储元件的写入动作时，向栅电极施加第1电位，并且向p型阱区域施加与第1电位相同极性的第2电位。
另外，根据另一种实施方式，半导体装置具有SOI基板以及在SOI基板形成的反熔丝元件和场效应晶体管。SOI基板具有在支撑基板的主面侧形成的p型阱区域和在p型阱区域上隔着BOX层形成的SOI层。反熔丝元件在存储器单元区域中具有在SOI层上隔着栅极绝缘膜形成的栅电极。场效应晶体管在周边电路区域中具有在SOI层上隔着栅极绝缘膜形成的栅电极。由反熔丝元件形成存储元件。反熔丝元件和场效应晶体管各自的栅电极由被导入了n型杂质的半导体膜构成。反熔丝元件的栅电极中的n型杂质的浓度比场效应晶体管的栅电极中的n型杂质的浓度低。
另外，根据另一种实施方式，在半导体装置的制造方法中，准备在存储器单元区域中具有SOI层的SOI基板，该SOI层隔着BOX层形成于在支撑基板的主面侧形成的p型阱区域上。然后，在存储器单元区域中，在SOI层上隔着栅极绝缘膜形成由反熔丝元件用的半导体膜构成的栅电极，在该栅电极上形成硬质掩膜，在周边电路区域中，在SOI层上隔着栅极绝缘膜形成由场效应晶体管用的半导体膜构成的栅电极。然后，在存储器单元区域中，在离子注入n型杂质而形成n+型半导体区域后，在存储器单元区域中去除硬质掩膜。然后，在存储器单元区域中形成反熔丝元件用的n-型半导体区域，向反熔丝元件用的栅电极离子注入n型杂质，在周边电路区域中形成场效应晶体管用的n-型半导体区域。然后，在周边电路区域中形成场效应晶体管用的n+型半导体区域，向场效应晶体管用的栅电极离子注入n型杂质。在形成反熔丝元件用的n-型半导体区域的工序中被离子注入了n型杂质的反熔丝元件用的栅电极中的n型杂质浓度比在形成场效应晶体管用的n+型半导体区域的工序中被离子注入了n型杂质的场效应晶体管用的栅电极中的n型杂质的浓度低。
根据一种实施方式，能够使半导体装置的性能提高。
附图说明
图1是实施方式1的半导体装置的要部剖视图。
图2是实施方式1的半导体装置的存储器单元的等效电路图。
图3是表示在读出动作和写入动作时向各部位的电压的施加条件的一例的表。
图4是表示实施方式1的半导体装置的制造工序的一部分的制造工艺流程图。
图5是表示实施方式1的半导体装置的制造工序的一部分的制造工艺流程图。
图6是实施方式1的半导体装置的制造工序中的要部剖视图。
图7是实施方式1的半导体装置的制造工序中的要部剖视图。
图8是实施方式1的半导体装置的制造工序中的要部剖视图。
图9是实施方式1的半导体装置的制造工序中的要部剖视图。
图10是实施方式1的半导体装置的制造工序中的要部剖视图。
图11是实施方式1的半导体装置的制造工序中的要部剖视图。
图12是实施方式1的半导体装置的制造工序中的要部剖视图。
图13是实施方式1的半导体装置的制造工序中的要部剖视图。
图14是实施方式1的半导体装置的制造工序中的要部剖视图。
图15是实施方式1的半导体装置的制造工序中的要部剖视图。
图16是实施方式1的半导体装置的制造工序中的要部剖视图。
图17是实施方式1的半导体装置的制造工序中的要部剖视图。
图18是实施方式1的半导体装置的制造工序中的要部剖视图。
图19是实施方式1的半导体装置的制造工序中的要部剖视图。
图20是表示比较例1的半导体装置的写入动作时的能量分布的能带图。
图21是通过设备仿真计算实施方式1的半导体装置的写入动作时的电位分布的图。
图22是实施方式2的半导体装置的要部剖视图。
图23是表示实施方式2的半导体装置的制造工序的一部分的制造工艺流程图。
图24是实施方式2的半导体装置的制造工序中的要部剖视图。
图25是实施方式2的半导体装置的制造工序中的要部剖视图。
图26是实施方式2的半导体装置的制造工序中的要部剖视图。
图27是实施方式2的半导体装置的制造工序中的要部剖视图。
图28是实施方式2的半导体装置的制造工序中的要部剖视图。
图29是实施方式2的半导体装置的制造工序中的要部剖视图。
图30是实施方式2的半导体装置的制造工序中的要部剖视图。
图31是实施方式2的半导体装置的制造工序中的要部剖视图。
图32是实施方式2的半导体装置的制造工序中的要部剖视图。
图33是表示比较例2的半导体装置的写入动作时的能量分布的能带图。
图34是实施方式3的半导体装置的要部剖视图。
图35是表示实施方式3的半导体装置的制造工序的一部分的制造工艺流程图。
图36是实施方式3的半导体装置的制造工序中的要部剖视图。
图37是实施方式3的半导体装置的制造工序中的要部剖视图。
图38是实施方式3的半导体装置的制造工序中的要部剖视图。
图39是实施方式3的半导体装置的制造工序中的要部剖视图。
图40是实施方式3的半导体装置的制造工序中的要部剖视图。
图41是实施方式3的半导体装置的制造工序中的要部剖视图。
图42是实施方式3的半导体装置的制造工序中的要部剖视图。
具体实施方式
在下面的实施方式中为了方便在必要时划分为多个部分或者实施方式进行说明，但除特别注明的情况以外，它们并非彼此无关，而是存在一方是另一方的一部分或者全部的变形例、具体情况、补充说明等的关系。
并且，在下面的实施方式中，在提及到要素的数量等(包括个数、数值、量、范围等)的情况下，除特别注明的情况以及从原理上已明确限定为特定的数量的情况之外，并非限定于该特定的数量，也可以是特定的数量以上或者以下。
另外，在下面的实施方式中，其构成要素(也包括要素步骤等)除特别注明的情况以及从原理上已明确认为是必须的情况等以外，当然不一定是必须的。同样地，在下面的实施方式中，在提及到构成要素等的形状、位置关系等时，除特别注明的情况以及从原理上已明确认为不是如此的情况等以外，包括实质上与该形状等近似或者相似的情况等。这对于上述数值及范围也是同样的。
下面，根据附图详细说明代表性的实施方式。另外，在用于说明实施方式的全部附图中，对具有同一功能的部件标注同一标号，并省略其重复说明。并且，在下面的实施方式中，除特别需要时之外，原则上不重复同一或者同样的部分的说明。
另外，在实施方式所使用的附图中，即使是剖视图，也存在为了容易观察附图而省略剖面线的情况。
(实施方式1)
<半导体装置的构造>
首先，参照附图说明本实施方式1的半导体装置的构造。图1是实施方式1的半导体装置的要部剖视图。
如图1所示，本实施方式1的半导体装置具有作为半导体基板的SOI基板1。SOI基板1具有：作为基体的支撑基板2；BOX层3，是在作为支撑基板2的主面的上表面2a上形成的绝缘层即埋入氧化膜；以及SOI层4，是在BOX层3上形成的半导体层。
支撑基板2例如是单晶硅(Si)基板。BOX层3例如是氧化硅(SiO2)膜，其膜厚例如约为4～100nm。并且，SOI层4例如是单晶硅层，其膜厚例如约为4～100nm。
在作为SOI基板1的主面的上表面1a或者作为支撑基板2的主面的上表面2a，规定了元件分离区域6、和作为活性区域的存储器单元区域AR1以及周边电路区域AR2和AR3。存储器单元区域AR1以及周边电路区域AR2和AR3分别是被元件分离区域6划分而成的区域。
在元件分离区域6中，在作为SOI基板1的主面的上表面1a形成有元件分离槽7，元件分离槽7贯通SOI层4和BOX层3，底面位于支撑基板2的厚度的中途。并且，元件分离膜8埋入于元件分离槽7中。元件分离膜8优选由氧化硅膜构成。元件分离区域6中的元件分离膜8如后面所述能够利用STI(ShallowTrenchIsolation，浅沟道隔离)法形成。
即，本实施方式1的半导体装置具有存储器单元区域AR1以及周边电路区域AR2和AR3来作为如下区域：作为SOI基板1的主面的上表面1a的一部分的区域或者作为支撑基板2的主面的上表面2a的一部分的区域。
在存储器单元区域AR1中形成有反熔丝元件AF和作为场效应晶体管的选择晶体管ST。通过反熔丝元件AF和选择晶体管ST形成作为存储元件的存储器单元MC。在周边电路区域AR2中形成有作为场效应晶体管的MISFETQL。在周边电路区域AR3中形成有作为场效应晶体管的MISFETQH。
因此，本实施方式1的半导体装置具有SOI基板1、在SOI基板1形成的反熔丝元件AF、在SOI基板1形成的选择晶体管ST、在SOI基板1形成的MISFETQL和MISFETQH。即，在本实施方式1的半导体装置中，为了降低耗电，在存储器单元区域AR1中，通过在SOI基板1形成的反熔丝元件AF和选择晶体管ST形成存储器单元，在周边电路区域AR2中，通过在SOI基板1形成的MISFETQL形成周边电路。
在此，周边电路例如指CPU(CentralProcessingUnit)等处理器、控制电路、读出放大器、列译码器、行译码器、输入输出电路等。在周边电路区域AR2形成的MISFETQL和在周边电路区域AR3形成的MISFETQH是周边电路用的MISFET。
周边电路区域AR2是低压***MIS(Metal-Insulator-Semiconductor，金属-绝缘体-半导体)区域，周边电路区域AR3是高压***MIS区域。因此，形成于周边电路区域AR2的MISFETQL是低耐压的MISFET，形成于周边电路区域AR3的MISFETQH是高耐压的MISFET。通过使周边电路区域包括低压***MIS区域和高压***MIS区域，能够形成各种电路。
另外，在图1中，为了容易理解，表示成存储器单元区域AR1和周边电路区域AR2彼此相邻、周边电路区域AR2和周边电路区域AR3彼此相邻，但也能够根据需要变更存储器单元区域AR1以及周边电路区域AR2和AR3的实际的位置关系。并且，在存储器单元区域AR1和周边电路区域AR2之间也可以设有作为存储器单元区域AR1的外部区域的区域AR4，在周边电路区域AR2和周边电路区域AR3之间也可以设有作为周边电路区域AR2的外部区域的区域AR5。
下面，示例作为选择晶体管ST以及各个MISFETQL和MISFETQH而形成n沟道型的MISFET、作为反熔丝元件AF不形成n沟道型MISFET中的一侧的源极/漏极区域的情况进行说明。但作为选择晶体管ST以及各个MISFETQL和MISFETQH也可以形成p沟道型的MISFET，作为反熔丝元件AF也可以不形成p沟道型MISFET中的一侧的源极/漏极区域。即，各半导体元件的各半导体区域中的导电类型也可以在p型和n型之间统一替换为相反的导电类型。
另外，“p型”是指主要的电荷载体即载流子是空穴(hole)的导电类型。并且，“n型”是指主要的电荷载体即载流子是电子、且与p型相反的导电类型。
在存储器单元区域AR1中，在作为支撑基板2的主面的上表面2a侧形成有被导入了例如硼(B)等p型杂质的p型半导体区域即p型阱区域PW1。并且，在存储器单元区域AR1中，在p型阱区域PW1上形成有作为绝缘层即BOX层3的BOX层3a，在BOX层3a上形成有作为半导体层即SOI层4的SOI层4a。BOX层3例如由氧化硅膜构成，SOI层4例如由单晶硅构成。
在周边电路区域AR2中，在作为支撑基板2的主面的上表面2a侧形成有被导入了例如硼等p型杂质的p型半导体区域即p型阱区域PW2。并且，在周边电路区域AR2中，在p型阱区域PW2上形成有作为BOX层3的BOX层3b，在BOX层3b上形成有作为SOI层4的SOI层4b。
在周边电路区域AR3中，在作为支撑基板2的主面的上表面2a侧形成有p型半导体区域即p型阱区域PW3。并且，在周边电路区域AR3中，p型阱区域PW3上的BOX层3和SOI层4被去除。
下面，对形成于存储器单元区域AR1的反熔丝元件AF进行说明。反熔丝元件AF具有栅电极GE11、n+型半导体区域SD11和n-型半导体区域EX11。
栅电极GE11在存储器单元区域AR1中隔着栅极绝缘膜GI11形成于SOI层4a上。栅极绝缘膜GI11由绝缘膜IF1构成，栅电极GE11由导电膜CF1构成。
绝缘膜IF1例如由氧化硅膜或者氮氧化硅(SiON)膜等绝缘膜构成。或者，作为绝缘膜IF1，例如能够使用由氧化铪(HfO2)膜、氧化锆(ZrO2)膜、氧化铝(Zl2O3)膜、氧化钽(Ta2O5)膜或者氧化镧(La2O3)膜等金属氧化膜即High-k膜(高介电常数膜)构成的绝缘膜。另外，作为绝缘膜IF1，能够使用氧化硅膜或者氮氧化硅膜与High-k膜(高介电常数膜)的层叠膜。
另外，高介电常数膜是指例如具有比氮化硅(SiN)膜的介电常数高的介电常数的绝缘膜。
导电膜CF1例如由向多晶硅膜等半导体膜中导入n型杂质而形成为低电阻率的导电膜(掺杂硅膜)构成。此时，栅电极GE11由被导入了n型杂质的n型半导体膜构成。
或者，作为导电膜CF1，例如能够使用氮化钛(TiN)膜、氮化钽(TaN)膜、氮化钨(WN)膜、碳化钛(TiC)膜、碳化钽(TaC)膜、碳化钨(WC)膜或者氮化碳化钽(TaCN)膜等金属膜构成的导电膜。另外，作为导电膜CF1，能够使用具有这些金属膜和掺杂硅膜的层叠构造即MIPS(MetalInsertedPoly-siliconStack)构造的导电膜。
在栅电极GE11的侧壁上形成有侧壁隔离层(sidewallspacer)SW11和SW12来作为侧壁绝缘膜。
具体而言，在栅电极GE11的栅极长度方向上的一侧(图1中指左侧)的侧面SS11上，隔着偏移隔离层(offsetspacer)OF1形成有侧壁隔离层SW11。并且，在栅电极GE11的栅极长度方向上的另一侧(图1中指右侧)的侧面SS12上，隔着偏移隔离层OF1形成有侧壁隔离层SW12。侧壁隔离层SW11和SW12分别由绝缘膜IF6构成。
偏移隔离层OF1例如由氧化硅膜或者氮化硅膜、或者氧化硅膜和氮化硅膜的层叠膜构成。侧壁隔离层SW11和SW12中各自所包含的绝缘膜IF6例如由氮化硅膜构成。
另外，栅电极GE11的侧面SS11和元件分离区域6几乎未分开，因而侧壁隔离层SW11形成于元件分离膜8上。
在夹着侧壁隔离层SW12地与栅电极GE11位于相反侧的部分的SOI层4a上，形成有例如由通过选择性外延生长而有选择地形成的硅层构成的、作为源极/漏极区域的n+型半导体区域SD11。向n+型半导体区域SD11中导入例如磷或者砷等n型杂质。
另外，n+型半导体区域SD11不仅可以是通过选择性外延生长而形成于SOI层4a上的硅层，也可以形成于位于硅层下面的SOI层4a的内部。或者，也可以是，不形成硅层，而n+型半导体区域SD11形成于夹着侧壁隔离层SW11地与栅电极GE11位于相反侧的部分的SOI层4a的内部。
在位于n+型半导体区域SD11和栅电极GE11之间的部分的SOI层4a的内部，形成有作为延伸区域的n-型半导体区域EX11。即，n-型半导体区域EX11形成于相对于栅电极GE11位于与栅电极GE11的栅极长度方向上的一侧(图1中指左侧)相反的一侧即另一侧(图1中指右侧)的部分的SOI层4a的内部。向n-型半导体区域EX11中导入例如磷或者砷等n型杂质。
n+型半导体区域SD11中的n型杂质的浓度比n-型半导体区域EX11中的n型杂质的浓度高。因此，能够形成由n-型半导体区域EX11和n+型半导体区域SD11构成的具有LDD(LightlyDopedDrain，轻掺杂漏极)构造的源极/漏极区域。
另外，在图1中省略了图示，但也能够使用自对准硅化物(Salicide：SelfAlignedSilicide)技术在栅电极GE11上形成硅化钴层或者硅化镍层等金属硅化物层。
如图1所示，在栅电极GE11的侧面SS11侧未形成源极/漏极区域和延伸区域。因此，反熔丝元件AF是在MISFET中，在夹着栅电极的两侧中的一侧不形成源极/漏极区域和延伸区域的所谓的半晶体管。
下面，对形成于存储器单元区域AR1的选择晶体管ST进行说明。选择晶体管ST具有栅电极GE12、n+型半导体区域SD11和SD12、以及n-型半导体区域EX12和EX13。因此，反熔丝元件AF和选择晶体管ST共用n+型半导体区域SD11。
栅电极GE12也与栅电极GE11同样地在存储器单元区域AR1中隔着栅极绝缘膜GI12形成于SOI层4a上。栅电极GE12隔着栅极绝缘膜GI12形成于夹着n+型半导体区域SD11地与栅电极GE11位于相反侧的部分的SOI层4a上。栅极绝缘膜GI12由绝缘膜IF1构成，栅电极GE12由导电膜CF1构成。与栅电极GE11同样地，栅电极GE12能够由被导入了n型杂质的n型半导体膜构成。
作为栅极绝缘膜GI12中包含的绝缘膜IF1，能够使用与栅极绝缘膜GI11中包含的绝缘膜IF1同样的绝缘膜。并且，作为栅电极GE12中包含的导电膜CF1，能够使用与栅电极GE11中包含的导电膜CF1同样的导电膜。
在栅电极GE2的侧壁上形成有侧壁隔离层SW13和SW14来作为侧壁绝缘膜。
具体而言，在栅电极GE12的栅电极GE11侧(图1中指左侧)的侧面SS13上，隔着偏移隔离层OF1形成有侧壁隔离层SW13。并且，在栅电极GE12的与栅电极GE11侧相反的一侧(图1中指右侧)的侧面SS14上，隔着偏移隔离层OF1形成有侧壁隔离层SW14。侧壁隔离层SW13和SW14分别由绝缘膜IF16构成。
作为侧壁隔离层SW13和SW14中各自所包含的绝缘膜IF16，能够使用与侧壁隔离层SW11和SW12中各自所包含的绝缘膜IF16同样的绝缘膜。
由硅层构成的n+型半导体区域SD11形成于夹着侧壁隔离层SW13地与栅电极GE12相反的一侧。
在夹着侧壁隔离层SW14地与栅电极GE12位于相反侧的部分的SOI层4a上，形成有由通过选择性外延生长而有选择地生长的硅层构成的、作为源极/漏极区域的n+型半导体区域SD12。即，n+型半导体区域SD12形成于夹着栅电极GE12地与n+型半导体区域SD11位于相反侧的部分的SOI层4a上。与n+型半导体区域SD11同样地，向n+型半导体区域SD12中导入例如磷或者砷等n型杂质。
另外，n+型半导体区域SD12也与n+型半导体区域SD11同样地，可以不仅是通过选择性外延生长而形成于SOI层4a上的硅层，也可以形成于位于硅层下面的SOI层4a的内部。或者，也可以是，不形成硅层，n+型半导体区域SD12形成在夹着侧壁隔离层SW14地与栅电极GE12位于相反侧的部分的SOI层4a的内部。
在位于n+型半导体区域SD11和栅电极GE12之间的部分的SOI层4a的内部，形成有作为延伸区域的n-型半导体区域EX12。即，n-型半导体区域EX12形成于相对于栅电极GE12位于栅电极GE12的栅极长度方向上的一侧(图1中指左侧)的部分的SOI层4a的内部。与n-型半导体区域EX11同样地，向n-型半导体区域EX12中导入例如磷或者砷等n型杂质。
并且，在位于n+型半导体区域SD12和栅电极GE12之间的部分的SOI层4a的内部，形成有作为延伸区域的n-型半导体区域EX13。即，n-型半导体区域EX13形成于相对于栅电极GE12位于栅电极GE12的栅极长度方向上的另一侧(图1中指右侧)的部分的SOI层4a的内部。与n-型半导体区域EX11同样地，向n-型半导体区域EX13中导入例如磷或者砷等n型杂质。
n+型半导体区域SD11中的n型杂质的浓度比n-型半导体区域EX12中的n型杂质的浓度高。因此，能够形成由n-型半导体区域EX12和n+型半导体区域SD11构成的具有LDD构造的源极/漏极区域。
n+型半导体区域SD12中的n型杂质的浓度比n-型半导体区域EX13中的n型杂质的浓度高。因此，能够形成由n-型半导体区域EX13和n+型半导体区域SD12构成的具有LDD构造的源极/漏极区域。
另外，在图1中省略了图示，也能够使用自对准硅化物技术在n+型半导体区域SD12上和栅电极GE12上形成硅化钴层或者硅化镍层等金属硅化物层。
下面，对形成于周边电路区域AR2的MISFETQL进行说明。MISFETQL具有栅电极GE2、n+型半导体区域SD21和SD22、以及n-型半导体区域EX21和EX22。
栅电极GE2在周边电路区域AR2隔着栅极绝缘膜GI2形成于SOI层4b上。栅极绝缘膜GI2由绝缘膜IF1构成，栅电极GE2由导电膜CF1构成。
作为栅极绝缘膜GI2中包含的绝缘膜IF1，能够使用与栅极绝缘膜GI11中包含的绝缘膜IF1相同的绝缘膜。并且，作为栅电极GE2中包含的导电膜CF1，能够使用与栅电极GE11中包含的导电膜CF1相同的导电膜。并且，与栅电极GE11同样地，栅电极GE2能够由n型半导体膜构成。
在栅电极GE2的侧壁上形成有侧壁隔离层SW21和SW22来作为侧壁绝缘膜。
具体而言，在栅电极GE2的一侧(图1中指左侧)的侧面SS21上，隔着偏移隔离层OF1形成有侧壁隔离层SW21。并且，在栅电极GE2的另一侧(图1中指右侧)的侧面SS22上，隔着偏移隔离层OF1形成有侧壁隔离层SW22。侧壁隔离层SW21和SW22分别由绝缘膜IF6构成。
作为侧壁隔离层SW21和SW22中各自所包含的绝缘膜IF6，能够使用与侧壁隔离层SW11和SW12中各自所包含的绝缘膜IF6同样的绝缘膜。
在夹着侧壁隔离层SW21地与栅电极GE2位于相反侧的部分的SOI层4b上，形成有由通过选择性外延生长而有选择地生长的硅层构成的、作为源极/漏极区域的n+型半导体区域SD21。并且，在夹着侧壁隔离层SW22地与栅电极GE2位于相反侧的部分的SOI层4b上，形成有由通过选择性外延生长而有选择地生长的硅层构成的、作为源极/漏极区域的n+型半导体区域SD22。与n+型半导体区域SD11同样地，向n+型半导体区域SD21和SD22中分别导入例如磷或者砷等n型杂质。
另外，与n+型半导体区域SD11同样地，各个n+型半导体区域SD21和SD22可以不仅是通过选择性外延生长而形成于SOI层4b上的硅层，也可以形成于位于硅层下面的SOI层4b的内部。或者，也可以是，不形成硅层，n+型半导体区域SD21形成于夹着侧壁隔离层SW21地与栅电极GE2位于相反侧的部分的SOI层4b的内部。并且，也可以是，不形成硅层，n+型半导体区域SD22形成于夹着侧壁隔离层SW22地与栅电极GE2位于相反侧的部分的SOI层4b的内部。
在位于n+型半导体区域SD21和栅电极GE2之间的部分的SOI层4b的内部，形成有作为延伸区域的n-型半导体区域EX21。并且，在位于n+型半导体区域SD22和栅电极GE2之间的部分的SOI层4b的内部，形成有作为延伸区域的n-型半导体区域EX22。与n-型半导体区域EX11同样地，向n-型半导体区域EX21和EX22中分别导入例如磷或者砷等n型杂质。
n+型半导体区域SD21中的n型杂质的浓度比n-型半导体区域EX21中的n型杂质的浓度高。因此，能够形成由n-型半导体区域EX21和n+型半导体区域SD21构成的具有LDD构造的源极/漏极区域。
n+型半导体区域SD22中的n型杂质的浓度比n-型半导体区域EX22中的n型杂质的浓度高。因此，能够形成由n-型半导体区域EX22和n+型半导体区域SD22构成的具有LDD构造的源极/漏极区域。
另外，在图1中省略了图示，但也能够使用自对准硅化物技术在各个n+型半导体区域SD21和SD22上以及栅电极GE2上形成硅化钴层或者硅化镍层等金属硅化物层。
n-型半导体区域EX11、EX12、EX13、EX21以及EX22各自的n型杂质的浓度例如约为2×1019cm-3以上，优选约为1×1020cm-3以上。并且，n+型半导体区域SD11、SD12、SD21以及SD22各自的n型杂质的浓度例如约为5×1020cm-3以上。另外，p型阱区域PW1及PW2各自的p型杂质的浓度例如为5×1017～7×1018cm-3。
下面，对形成于周边电路区域AR3的MISFETQH进行说明。MISFETQH具有栅电极GE3、n+型半导体区域SD31和SD32、以及n-型半导体区域EX31和EX32。
在使高耐压的MISFET即MISFETQH为n沟道型的MISFET的情况下，在周边电路区域AR3中，能够在支撑基板2形成例如p型杂质的浓度比周边电路区域AR2中的p型阱区域PW2小的高耐压的p型阱区域PW3。
并且，在p型阱区域PW3的上层部即形成沟道区域的部分形成有p型半导体区域VMG。通过调整p型半导体区域VMG中的p型杂质的浓度，能够调整MISFETQH的阈值电压。
栅电极GE3在周边电路区域AR3中隔着栅极绝缘膜GI3形成于p型阱区域PW3上、即p型半导体区域VMG上。栅极绝缘膜GI3由绝缘膜IF2构成，栅电极GE3由导电膜CF1构成。
作为栅极绝缘膜GI3中包含的绝缘膜IF2，能够使用与栅极绝缘膜GI11中包含的绝缘膜IF1相同的绝缘膜。但是，MISFETQH是高耐压的MISFET，因而能够使绝缘膜IF2的厚度比绝缘膜IF1的厚度厚。并且，作为栅电极GE2中包含的导电膜CF1，能够使用与栅电极GE11中包含的导电膜CF1相同的导电膜。
在栅电极GE3的侧壁上形成有侧壁隔离层SW31和SW32来作为侧壁绝缘膜。
具体而言，在栅电极GE3的一侧(图1中指左侧)的侧面SS31上，隔着偏移隔离层OF1形成有侧壁隔离层SW31。并且，在栅电极GE3的另一侧(图1中指右侧)的侧面SS32上，隔着偏移隔离层OF1形成有侧壁隔离层SW32。侧壁隔离层SW31和SW32分别由绝缘膜IF5构成。
作为侧壁隔离层SW31和SW32中各自所包含的绝缘膜IF5，能够使用与侧壁隔离层SW11和SW12中各自所包含的绝缘膜IF6同样的绝缘膜。
在夹着侧壁隔离层SW31地与栅电极GE3位于相反侧的部分的p型阱区域PW3即p型半导体区域VMG的内部，形成有作为源极/漏极区域的n+型半导体区域SD31。并且，在夹着侧壁隔离层SW32地与栅电极GE3位于相反侧的部分的p型阱区域PW3即p型半导体区域VMG的内部，形成有作为源极/漏极区域的n+型半导体区域SD32。向n+型半导体区域SD31和SD32中分别导入例如磷或者砷等n型杂质。
在位于n+型半导体区域SD31和栅电极GE3之间的部分的p型阱区域PW3即p型半导体区域VMG的内部，形成有作为延伸区域的n-型半导体区域EX31。并且，在位于n+型半导体区域SD32和栅电极GE2之间的部分的p型阱区域PW3即p型半导体区域VMG的内部，形成有作为延伸区域的n-型半导体区域EX32。向n-型半导体区域EX31和EX32中分别导入例如磷或者砷等n型杂质。
n+型半导体区域SD31中的n型杂质的浓度比n-型半导体区域EX31中的n型杂质的浓度高。因此，能够形成由n-型半导体区域EX31和n+型半导体区域SD31构成的具有LDD构造的源极/漏极区域。
n+型半导体区域SD32中的n型杂质的浓度比n-型半导体区域EX32中的n型杂质的浓度高。因此，能够形成由n-型半导体区域EX32和n+型半导体区域SD32构成的具有LDD构造的源极/漏极区域。
另外，在图1中省略了图示，但也能够使用自对准硅化物技术在各个n+型半导体区域SD31和SD32上以及栅电极GE3上形成硅化钴层或者硅化镍层等金属硅化物层。
n-型半导体区域EX11在俯视观察时与栅电极GE11中栅极长度方向上的侧面SS11侧的部分重叠。并且，n-型半导体区域EX12在俯视观察时与栅电极GE12中栅极长度方向上的侧面SS13侧的部分重叠，n-型半导体区域EX13在俯视观察时与栅电极GE12中栅极长度方向上的侧面SS14侧的部分重叠。另一方面，n-型半导体区域EX21在俯视观察时与栅电极GE2中栅极长度方向上的侧面SS21侧的部分重叠，n-型半导体区域EX22在俯视观察时与栅电极GE2中栅极长度方向上的侧面SS22侧的部分重叠。
在SOI基板1的上表面1a整个面上以覆盖反熔丝元件AF、选择晶体管ST、MISFETQL以及MISFETQH的方式形成有层间绝缘膜10。层间绝缘膜10例如由氧化硅膜的单体膜、或者氮化硅膜和厚度比氮化硅膜厚的氧化硅膜的层叠膜等构成。层间绝缘膜10的上表面被实施平坦处理，以便使其高度在存储器单元区域AR1以及周边电路区域AR2和AR3的各区域之间基本一致。
在层间绝缘膜10形成有接触孔CNT，在接触孔CNT内形成有导电性的插头PG。在存储器单元区域AR1中，接触孔CNT以及埋入接触孔CNT中的插头PG分别形成于n+型半导体区域SD12以及栅电极GE11和GE12上，插头PG与n+型半导体区域SD12以及栅电极GE11和GE12分别电连接。
在周边电路区域AR2中，接触孔CNT以及埋入接触孔CNT中的插头PG分别形成于n+型半导体区域SD21和SD22以及栅电极GE2上，插头PG与各个n+型半导体区域SD21和SD22以及栅电极GE2电连接。在周边电路区域AR3中，接触孔CNT以及埋入接触孔CNT中的插头PG形成于各个n+型半导体区域SD31和SD32以及栅电极GE3上，插头PG与n+型半导体区域SD31和SD32以及栅电极GE3分别电连接。
另外，在图1中，省略各个栅电极GE11、GE12、GE2及GE3上的接触孔CNT及插头PG的图示。
在埋入有插头PG的层间绝缘膜10上，形成有第1层配线来作为例如以铜(Cu)为主导电材料的作为埋入配线的镶嵌配线，在该第1层配线上，也形成有上层配线来作为镶嵌配线，但在此省略其图示及说明。另外，第1层配线和其上层的配线不限于镶嵌配线，也能够通过对配线用的导电膜成图来形成，也能够形成为例如钨(W)配线或者铝(Al)配线等。
<存储器单元的动作>
下面，说明本实施方式1的半导体装置的存储器单元的动作。图2是实施方式1的半导体装置的存储器单元的等效电路图。图3是表示在读出动作和写入动作时向各部位的电压的施加条件的一例的表。
在图3的表中，在读出动作和写入动作中分别记载了向反熔丝元件AF的栅电极GE11施加的电位Vml、向选择晶体管ST的n+型半导体区域SD12施加的电位Vbl、以及向选择晶体管ST的栅电极GE12施加的电位Vsl。并且，在图3的表中，在读出动作和写入动作中分别记载了向p型阱区域PW1施加的电位Vsb。另外，在图3的表中示出的是电压的施加条件的优选的一例，但不限于此，能够根据需要进行各种变更。
另外，在本申请说明书中，在没有特别注明的情况下，将施加给某个部位的电压定义为施加给该部位的电位与接地电位之差。因此，以下替代电压利用电位进行表述，在没有特别注明的情况下，电位等于电压。
如图2所示，本实施方式1的半导体装置具有多个存储器单元MC。多个存储器单元MC分别形成于存储器单元区域AR1(参照图1)中，具有反熔丝元件AF和选择晶体管ST。如前面使用图1说明的那样，反熔丝元件AF例如由n沟道型的半晶体管构成，选择晶体管ST由MISFET构成。反熔丝元件AF和选择晶体管ST例如通过共用n+型半导体区域SD11而串联连接。
如图2所示，本实施方式1的半导体装置具有多条存储器线ML、多条选择线SL、多条比特线BL、和基板偏压线SBL。多条存储器线ML形成于存储器单元区域AR1，例如分别沿X轴方向延伸，而且沿与X轴方向相交、优选为垂直的Y轴方向排列。多条选择线SL形成于存储器单元区域AR1，例如分别沿Y轴方向延伸，而且沿X轴方向排列。多条选择线SL形成于存储器单元区域AR1，例如分别沿Y轴方向延伸，而且沿X轴方向排列。多条比特线BL形成于存储器单元区域AR1，例如分别沿Y轴方向延伸，而且沿X轴方向排列。基板偏压线SBL形成于存储器单元区域AR1，例如沿Y轴方向延伸。
多条存储器线ML和多条比特线BL彼此相交，在多条存储器线ML和多条比特线BL分别相交的多个交叉部分别形成有存储器单元MC。因此，存储器单元MC沿X轴方向和Y轴方向呈矩阵状排列。
存储器单元MC中包含的反熔丝元件AF的栅电极GE11与存储器线ML连接，选择晶体管ST的栅电极GE12与选择线SL连接。因此，沿X轴方向排列的多个存储器单元MC中各自所包含的多个栅电极GE11分别与同一条存储器线ML连接。并且，沿Y轴方向排列的多个存储器单元MC中各自所包含的多个栅电极GE12分别与同一条选择线SL连接。
在存储器单元MC中包含的选择晶体管ST的源极/漏极区域中，与该存储器单元MC中包含的反熔丝元件AF侧相反的一侧的源极/漏极区域即n+型半导体区域SD12与比特线BL连接。并且，在存储器单元MC中包含的反熔丝元件AF的源极/漏极区域中，没有形成与该存储器单元MC中包含的选择晶体管ST侧相反的一侧的源极/漏极区域，因而反熔丝元件AF的与选择晶体管ST侧相反的一侧不与任何部位连接。
沿Y轴方向排列的多个存储器单元MC中各自所包含的多个n+型半导体区域SD12分别与同一条比特线BL连接。并且，在图2所示的例子中，在某条比特线BL的X轴方向的两侧配置的两个存储器单元MC中各自所包含的两个n+型半导体区域SD12分别与该比特线BL连接。
位于多个存储器单元MC各自的下方的部分p型阱区域PW1，与基板偏压线SBL连接。
如图2所示，将沿X轴方向和Y轴方向呈矩阵状排列的4个存储器单元MC称为存储器单元MCA、MCB、MCC、MCD。下面，作为从存储器单元MC读出数据的读出动作，对读出存储器单元MCA、MCB、MCC、MCD中的存储器单元MCA的数据的读出动作进行说明。并且，作为向存储器单元MC写入数据的写入动作，对向存储器单元MCA、MCB、MCC、MCD中的存储器单元MCA写入数据的写入动作进行说明。即，如图3所示，关于选择状态，对存储器单元MCA处于选择状态、存储器单元MCB、MCC及MCD分别处于非选择状态的情况进行说明。
在读出存储器单元MCA的数据的读出动作以及向存储器单元MCA写入数据的写入动作中，如图3所示，将向存储器单元MCA、MCB、MCC及MCD各自的n+型半导体区域SD12施加的电位Vbl设为0V。即，存储器单元MCA、MCB、MCC及MCD各自的n+型半导体区域SD12的电位是接地电位。并且，将向存储器单元MCA及MCC各自的栅电极GE12分别施加的电位Vsl设为Vsl1，将向存储器单元MCB及MCD各自的栅电极GE12施加的电位Vsl设为Vsl2。电位Vsl1是选择晶体管ST的阈值电压以上的电位，电位Vsl2是小于选择晶体管ST的阈值电压的电位。
由此，能够将所选择的存储器单元MCA中包含的选择晶体管ST的沟道区域设为足以强力反转的反转层，将选择晶体管ST设为导通状态。因此，将与该选择晶体管ST的n+型半导体区域SD12连接的比特线BL的电位即0V的电位Vbl施加给与该选择晶体管ST串联连接的反熔丝元件AF和选择晶体管ST共用的n+型半导体区域SD11。即，向反熔丝元件AF的n+型半导体区域SD11施加0V，反熔丝元件AF的n+型半导体区域SD11的电位等于接地电位。
另外，电位Vsl1大于等于周边电路区域AR2的电源电压，而且是选择晶体管ST为导通状态时的耐压以下的电位。
首先，在读出存储器单元MCA的数据的读出动作时，如图3所示，将向存储器单元MCA及MCB各自的栅电极GE11施加的电位Vml设为VmlR，将向存储器单元MCC及MCD各自的栅电极GE11施加的电位Vml设为0V。即，存储器单元MCC及MCD各自的栅电极GE11的电位是接地电位。并且，将存储器单元MCA、MCB、MCC及MCD各自的基板偏压的电位Vsb设为0V。电位VmlR与周边电路区域AR2的电源电压相同。
在存储器单元MCA中包含的栅极绝缘膜GI11被击穿前、即被绝缘击穿前，根据存储器单元MCA中包含的栅电极GE11的电位VmlR与n+型半导体区域SD11的电位即0V之间的电位差，电流通过FN(Fowler-Nordheim)隧穿而流过。
另一方面，在向存储器单元MCA写入数据的写入动作时，如图3所示，将向存储器单元MCA及MCB各自的栅电极GE11施加的电位Vml设为VmlP。即，在写入动作时，将向存储器单元MCA及MCB各自的栅电极GE11施加的电位Vml从读出动作时的电位VmlR进行变更。其中，电位VmlP是用于对栅极绝缘膜GI11进行绝缘击穿的电位。但是，从降低耗电的观点考虑，优选电位VmlP是尽可能低的电位。
另外，将向存储器单元MCC及MCD各自的栅电极GE11施加的电位Vml设为0V。即，存储器单元MCC及MCD各自的栅电极GE11的电位是接地电位。并且，将作为存储器单元MCA、MCB、MCC及MCD各自的基板偏压的电位Vsb设为电位VsbP。
在本实施方式1中，电位VsbP是与电位VmlP相同极性的电位。因此，能够抑制热载流子被注入到BOX层3a(参照图1)中。
优选的是，电位VsbP是与在存储器单元MCA中电位Vsb是0V的情况相比，不会增加用于对反熔丝元件AF的栅极绝缘膜GI11进行绝缘击穿的电压即栅极耐压的范围的电位。
另外，优选的是，电位Vsb是能够维持处于非选择状态的存储器单元MCB、MCC及MCD中各自所包含的3个选择晶体管ST都是截止状态的电位，即在任何选择晶体管ST的沟道区域中都不形成反转层的电位。
在本实施方式1中，在写入动作时，如图3所示，n+型半导体区域SD11的电位是0V即接地电位，而且选择晶体管ST是导通状态，栅极绝缘膜GI11被绝缘击穿，由此存储器单元MCA中包含的栅电极GE11和n+型半导体区域SD11导通。因此，在存储器单元MCA中包含的栅电极GE11和n+型半导体区域SD11之间流过的电流、即读出电流在写入动作的前后大约增加一位数、即大约增加10倍。根据该读出电流有无增加，检测各存储器单元MC中的数据是“0”还是“1”。
即，在本实施方式1中，向反熔丝元件AF的栅电极GE11和n+型半导体区域SD11之间施加高电压，并对反熔丝元件AF的栅极绝缘膜GI11进行绝缘击穿，由此向存储器单元写入数据。
在如使用后述的图20说明的那样，反熔丝元件AF具有与n沟道型的MISFET相似的构造，在写入动作时，向栅电极GE11施加正极性的电位VmlP的情况下，在沟道区域形成反转层，另一方面，有可能作为热载流子的热空穴被注入到BOX层3a中。
在这种情况下，如图3所示，在写入动作时，向栅电极GE11施加正极性的电位VmlP，而且向p型阱区域PW1施加与向栅电极GE11施加的电位VmlP相同极性的电位VsbP。即，在写入动作时，向栅电极GE11施加正极性的电位VmlP，而且向p型阱区域PW1施加正极性的电位VsbP。因此，能够防止或者抑制作为热载流子的热空穴被注入到BOX层3a中。
另外，优选电位VsbP比电位VmlP低。由此，与电位VsbP比电位VmlP高的情况相比，不需准备用于提供比电位VmlP高的电位的电源电压，因而不会增加半导体装置的耗电。
另外，优选的是，从BOX层3a的可靠性的观点考虑，需要将电位VsbP即电压VsbP设定为在不产生通过BOX层3a的FN隧穿电流的电压以下、或者在能够保证随时间经过的绝缘击穿寿命(TimeDependentDielectricBreakdown)的电压以下。
另一方面，在周边电路区域AR2中，向栅电极GE2施加正极性的电位，而且向p型阱区域PW2施加负极性的电位。因此，向p型阱区域PW2施加与向p型阱区域PW1施加的电位VsbP不同的电位。即，在本实施方式1中，独立地控制施加给p型阱区域PW2的电位和在写入动作时施加给p型阱区域PW1的电位VsbP。
另外，具有与n沟道型的MISFET相似的构造的反熔丝元件形成于作为块状基板的半导体基板上，在施加与施加给反熔丝元件的栅电极的电位相同极性的电位来作为基板偏压的情况下，对半导体基板施加比源极/漏极区域的电位即接地电位高的电位。因此，在施加与施加给栅电极的电位相同极性的电位来作为基板偏压的情况下，由于雪崩击穿，有可能从半导体基板朝向源极/漏极区域流过附带电流。
另一方面，在本实施方式1中，具有与n沟道型的MISFET相似的构造的反熔丝元件AF形成于SOI基板1，p型阱区域PW1和n+型半导体区域SD11不接触，pn结不介于p型阱区域PW1和n+型半导体区域SD11之间。因此，即使是向p型阱区域PW1施加了与施加给栅电极GE11的电位VmlP相同的极性、而且比n+型半导体区域SD11的电位即接地电位高的电位即电位VsbP的情况下，也不会从p型阱区域PW1朝向n+型半导体区域SD11流过附带电流。
<半导体装置的制造工序>
下面，参照附图说明本实施方式1的半导体装置的制造工序。图4和图5是表示实施方式1的半导体装置的制造工序的一部分的制造工艺流程图。图6～图19是实施方式1的半导体装置的制造工序中的要部剖视图。
首先，如图6所示，准备SOI基板1(图4的步骤S1)。在该步骤S1，准备具有以下要素的SOI基板1：作为基体的支撑基板2；BOX层3，是在作为支撑基板2的主面的上表面2a上形成的绝缘层即埋入氧化膜；以及SOI层4，是在BOX层3上形成的半导体层。
支撑基板2例如是单晶硅(Si)基板。BOX层3例如是氧化硅(SiO2)膜，其膜厚例如约为4～100nm。并且，SOI层4例如是单晶硅层，其膜厚例如约为4～100nm。
然后，如图6所示，形成元件分离膜8(图4的步骤S2)。在该步骤S2，在SOI基板1的元件分离区域6中利用STI法形成元件分离膜8。
具体而言，利用光刻技术和蚀刻技术，在元件分离区域6中，在作为SOI基板1的主面的上表面1a以贯通SOI层4和BOX层3并且底面位于支撑基板2的厚度的中途的方式形成元件分离槽7。然后，在包括元件分离槽7内部的SOI基板1上，利用例如化学气相生长(ChemicalVaporDeposition：CVD)法形成例如由氧化硅膜构成的绝缘膜。然后，通过利用化学机械研磨(ChemicalMechanicalPolishing：CMP)法对绝缘膜进行研磨，将由绝缘膜构成的元件分离膜8埋入在元件分离槽7中。
利用这样形成有元件分离膜8的元件分离区域6规定即划定存储器单元区域AR1、周边电路区域AR2和AR3。并且，在存储器单元区域AR1和周边电路区域AR2之间也可以设有作为存储器单元区域AR1的外部区域的区域AR4，在周边电路区域AR2和周边电路区域AR3之间也可以设有作为周边电路区域AR2的外部区域的区域AR5。
此时，将存储器单元区域AR1中的BOX层3s设为BOX层3a，将存储器单元区域AR1中的SOI层4设为SOI层4a，将周边电路区域AR2中的BOX层3设为BOX层3b，将周边电路区域AR2中的SOI层4设为SOI层4b。并且，将周边电路区域AR3中的BOX层3设为BOX层3c，将周边电路区域AR3中的SOI层4设为SOI层4c。
另外，在图6所示的例子中，在SOI层4上形成例如由氧化硅膜构成的绝缘膜5。
然后，如图6和图7所示形成p型阱区域PW1(图4的步骤S3)。
在该步骤S3，首先如图6所示，在存储器单元区域AR1中，在作为支撑基板2的主面的上表面2a侧形成被导入了例如硼(B)等p型杂质的p型阱区域PW1。并且，在周边电路区域AR2中，在支撑基板2的上表面2a侧形成被导入了例如硼等p型杂质的p型阱区域PW2。
具体而言，通过向支撑基板2离子注入例如硼等p型杂质，形成p型阱区域PW1和PW2。另外，当在周边电路区域AR2等中形成p沟道型的MISFET等的情况下，通过向支撑基板2离子注入例如磷或者砷等n型杂质，形成n型阱区域。
另外，在周边电路区域AR3中，通过向支撑基板2离子注入例如硼等p型杂质，在支撑基板2的上表面2a侧形成被导入了p型杂质的作为高耐压阱区域的p型阱区域PW3。例如，通过使p型阱区域PW3的杂质浓度小于p型阱区域PW2的杂质浓度，能够形成作为高耐压阱区域的p型阱区域PW3。
另外，当在周边电路区域AR2等中形成p沟道型的MISFET等的情况下，通过向支撑基板2离子注入例如磷或者砷等n型杂质，形成n型阱区域。
在该步骤S3，然后如图7所示，使用光刻技术以及干式蚀刻和湿式蚀刻，在周边电路区域AR3中去除SOI层4c和BOX层3c(参照图6)。
具体而言，首先在SOI基板1的上表面1a整个面上涂覆光致抗蚀剂膜(省略图示)，然后进行曝光、显影，由此对光致抗蚀剂膜成图。然后，将残留的光致抗蚀剂膜用作蚀刻掩膜，对绝缘膜5、SOI层4及BOX层3进行蚀刻，在周边电路区域AR3中有选择地去除从光致抗蚀剂膜露出的部分的绝缘膜5、SOI层4及BOX层3。该蚀刻能够采用使用氟酸等作为蚀刻液的湿式蚀刻。
由此，在绝缘膜5、SOI层4及BOX层3被去除的区域即周边电路区域AR3中，支撑基板2的上表面2a露出。另一方面，在存储器单元区域AR1和周边电路区域AR2中，被光致抗蚀剂膜覆盖的部分的SOI层4及BOX层3未被去除而残留下来。然后，去除光致抗蚀剂膜。
另外，在步骤S3，SOI层4和BOX层3在区域AR4和AR5中也被去除。并且，绝缘膜5在所有的区域中被去除。
如上所述，通过进行步骤S1～步骤S3，准备具有支撑基板2、p型阱区域PW1和PW2、BOX层3a和3b、SOI层4a和4b的SOI基板1。BOX层3a形成于p型阱区域PW1上，SOI层4a形成于BOX层3a上。BOX层3b形成于p型阱区域PW2上，SOI层4b形成于BOX层3b上。并且，在后面的工序中，在SOI基板1形成反熔丝元件AF(参照图19)、选择晶体管ST(参照图19)、MISFETQL(参照图19)和MISFETQH(参照图19)。
另外，在周边电路区域AR3中，通过向支撑基板2离子注入例如硼等p型杂质，在p型阱区域PW3的上层部即形成沟道区域的部分形成p型半导体区域VMG。通过调整该离子注入的杂质的种类或者离子注入的条件，能够调整MISFETQH的阈值电压。
然后，如图8所示，形成栅电极GE11和硬质掩膜HM1(图4的步骤S4)。
在该步骤S4，首先在存储器单元区域AR1和周边电路区域AR2中，在SOI基板1的上表面1a上利用例如热氧化法形成例如由氧化硅膜构成的栅极绝缘膜用的绝缘膜IF1。
或者，作为绝缘膜IF1，也可以利用CVD法形成由氧化硅膜构成的绝缘膜IF1，也可以形成利用氮等离子法向氧化硅膜导入约3～10％的氮而得的氮氧化硅(SiON)膜。并且，作为绝缘膜IF1，也可以形成例如由High-k膜(高介电常数膜)构成的绝缘膜，或者也可以形成氧化硅膜或者氮氧化硅膜与High-k膜(高介电常数膜)的层叠膜。
另外，此时在周边电路区域AR3中，在支撑基板2的上表面2a上形成有绝缘膜IF2。能够使绝缘膜IF2的膜厚大于绝缘膜IF1的膜厚。
然后，在存储器单元区域AR1以及周边电路区域AR2和AR3中，在绝缘膜IF1上形成栅电极用的导电膜CF1，该导电膜CF1例如由向多晶硅膜等半导体膜中导入杂质而形成为低电阻率的导电膜(掺杂硅膜)构成。
然后，在存储器单元区域AR1以及周边电路区域AR2和AR3中，在绝缘膜IF1和IF2上分别利用例如CVD法形成例如由氮化硅(SiN)膜构成的绝缘膜HM2。
然后，在SOI基板1的上表面1a的整个面上涂覆光致抗蚀剂膜(省略图示)，然后进行曝光、显影，由此对光致抗蚀剂膜成图。然后，通过将残留的光致抗蚀剂膜作为蚀刻掩膜的干式蚀刻，对绝缘膜HM2、导电膜CF1以及绝缘膜IF1和IF2进行蚀刻。
由此，在存储器单元区域AR1中，在SOI层4a上形成由绝缘膜IF1构成的栅极绝缘膜GI11，在SOI层4a上隔着栅极绝缘膜GI11形成由导电膜CF1构成的栅电极GE11，在栅电极GE11上形成由绝缘膜HM2构成的作为保护膜的硬质掩膜HM1。另外，在存储器单元区域AR1中，在SOI层4a上形成由绝缘膜IF1构成的栅极绝缘膜GI12，在SOI层4a上隔着栅极绝缘膜GI12形成由导电膜CF1构成的栅电极GE12，在栅电极GE12上形成由绝缘膜HM2构成的作为保护膜的硬质掩膜HM1。
另一方面，在周边电路区域AR2中，在SOI层4b上形成由绝缘膜IF1构成的栅极绝缘膜GI2，在SOI层4b上通过栅极绝缘膜GI2形成由导电膜CF1构成的栅电极GE2，在栅电极GE2上形成由绝缘膜HM2构成的硬质掩膜HM1。并且，在周边电路区域AR3中，在p型阱区域PW3即p型半导体区域VMG上形成由绝缘膜IF2构成的栅极绝缘膜GI3，在SOI层4c上隔着栅极绝缘膜GI3形成由导电膜CF1构成的栅电极GE3，在栅电极GE3上形成由绝缘膜HM2构成的硬质掩膜HM1。然后，将光致抗蚀剂膜去除。
另外，将栅电极GE11的一侧(图8中指左侧)的侧面设为侧面SS11，将栅电极GE11的另一侧(图8中指右侧)的侧面设为侧面SS12。并且，将栅电极GE12的栅电极GE11侧(图8中指左侧)的侧面设为侧面SS13，将栅电极GE12的与栅电极GE11侧相反侧(图8中指右侧)的侧面设为侧面SS14。
另一方面，将栅电极GE2的一侧(图8中指左侧)的侧面设为侧面SS21，将栅电极GE2的另一侧(图8中指右侧)的侧面设为侧面SS22。并且，将栅电极GE3的一侧(图8中指左侧)的侧面设为侧面SS31，将栅电极GE3的另一侧(图8中指右侧)的侧面设为侧面SS32。
然后，如图9和图10所示，形成侧壁隔离层SF11和SF12(图4的步骤S5)。
在该步骤S5，首先如图9所示地形成偏移隔离层OF1。
具体而言，例如利用CVD法，以覆盖栅电极GE11、GE12、GE2和GE3、以及在栅电极GE11、GE12、GE2和GE3上分别形成的硬质掩膜HM1的方式，形成例如由氧化硅膜构成的绝缘膜IF3。并且，利用反应性离子蚀刻(ReactiveIonEtching：RIE)法等，通过各向异性蚀刻对绝缘膜IF3进行回蚀。
由此，在存储器单元区域AR1中，形成由在栅电极GE11的侧面SS11上残留的部分的绝缘膜IF3构成的偏移隔离层OF1，并形成由在栅电极GE11的侧面SS12上残留的部分的绝缘膜IF3构成的偏移隔离层OF1。并且，在存储器单元区域AR1中，形成由在栅电极GE12的侧面SS13上残留的部分的绝缘膜IF3构成的偏移隔离层OF1，并形成由在栅电极GE12的侧面SS14上残留的部分的绝缘膜IF3构成的偏移隔离层OF1。
另一方面，在周边电路区域AR2中，形成由在栅电极GE2的侧面SS21上残留的部分的绝缘膜IF3构成的偏移隔离层OF1，并形成由在栅电极GE2的侧面SS22上残留的部分的绝缘膜IF3构成的偏移隔离层OF1。并且，在周边电路区域AR3中，形成由在栅电极GE3的侧面SS31上残留的部分的绝缘膜IF3构成的偏移隔离层OF1，并形成由在栅电极GE3的侧面SS32上残留的部分的绝缘膜IF3构成的偏移隔离层OF1。
在该步骤S5，然后如图9所示形成n-型半导体区域EX31和EX32。
具体而言，如图9所示，在存储器单元区域AR1、周边电路区域AR2和AR3、以及区域AR4和AR5中，在SOI基板1的上表面1a上或者支撑基板2的上表面2a上形成光致抗蚀剂膜(抗蚀剂膜)R1。并且，在周边电路区域AR3中，将在支撑基板2的上表面2a上形成的光致抗蚀剂膜R1去除。此时，在存储器单元区域AR1、周边电路区域AR2以及区域AR4和AR5中残留有光致抗蚀剂膜R1。
并且，将光致抗蚀剂膜R1、和在栅电极GE3的上表面形成的硬质掩膜HM1作为掩膜，向p型阱区域PW3和p型半导体区域VMG注入n型的杂质离子IM1。由此，在相对于栅电极GE3位于侧面SS31侧的部分的p型阱区域PW3的上层部形成n-型半导体区域EX31。并且，在相对于栅电极GE3位于侧面SS32侧的部分的p型阱区域PW3的上层部形成n-型半导体区域EX32。然后，将光致抗蚀剂膜R1去除。
在该步骤S5，然后如图10所示形成侧壁隔离层SF11和SF12。
具体而言，利用例如CVD法，以覆盖在栅电极GE11、GE12和GE2上分别形成的硬质掩膜HM1、以及在栅电极GE11、GE12和GE2各自的侧面上形成的偏移隔离层OF1的方式，形成例如由氧化硅膜构成的绝缘膜IF4。并且，对绝缘膜IF4进行回蚀。
由此，在存储器单元区域AR1中，在栅电极GE11的侧面SS11上隔着偏移隔离层OF1形成由绝缘膜IF4构成的侧壁隔离层SF11，在栅电极GE11的侧面SS12上隔着偏移隔离层OF1形成由绝缘膜IF4构成的侧壁隔离层SF12。并且，在存储器单元区域AR1中，在栅电极GE12的侧面SS13上隔着偏移隔离层OF1形成由绝缘膜IF4构成的侧壁隔离层SF13，在栅电极GE11的侧面SS14上隔着偏移隔离层OF1形成由绝缘膜IF4构成的侧壁隔离层SF14。
并且，在周边电路区域AR2中，在栅电极GE2的侧面SS21上隔着偏移隔离层OF1形成由绝缘膜IF4构成的侧壁隔离层SF21，在栅电极GE2的侧面SS22上隔着偏移隔离层OF1形成由绝缘膜IF4构成的侧壁隔离层SF22。
另一方面，在周边电路区域AR3中，以覆盖在栅电极GE3上形成的硬质掩膜HM1和在栅电极GE3的侧面上形成的偏移隔离层OF1的方式，形成光致抗蚀剂膜R2。
然后，如图11所示地形成硅层SL1(图4的步骤S6)。在该步骤S6，在存储器单元区域AR1中，在SOI层4a上利用选择性外延生长法形成硅层SL1和SL2，在周边电路区域AR2中，在SOI层4b上利用选择性外延生长法形成硅层SL3和SL4。例如，利用使用二氯二氢硅(SiH2Cl2)和氯化氢(HCl)气体的减压CVD法来堆积硅层。
根据该方法，在存储器单元区域AR1中，在SOI层4a露出的部分堆积的硅层仿照SOI层4a的单结晶而外延生长，在周边电路区域AR2中，在SOI层4b露出的部分堆积的硅层仿照SOI层4b的单结晶而外延生长。
并且，在存储器单元区域AR1中的如下部分的SOI层4a形成有硅层SL1：俯视观察为夹着侧壁隔离层SF12地与栅电极GE11位于相反侧、而且俯视观察为夹着侧壁隔离层SF13地与栅电极GE12位于相反侧的部分。并且，在存储器单元区域AR1中的俯视观察为夹着侧壁隔离层SF14地与栅电极GE12位于相反侧的部分的SOI层4a上形成有硅层SL2。
并且，在周边电路区域AR2中的俯视观察为夹着侧壁隔离层SF21地与栅电极GE2位于相反侧的部分的SOI层4b上形成有硅层SL3。并且，在周边电路区域AR2中的俯视观察为夹着侧壁隔离层SF22地与栅电极GE2位于相反侧的部分的SOI层4b上形成有硅层SL4。
另外，在区域AR4中形成有硅层SL5，在区域AR5中形成有硅层SL6。并且，在后述的图12以后的附图中，将各个硅层SL1和SL2与SOI层4a一体地示出，将各个硅层SL3和SL4与SOI层4b一体地示出。
另一方面，在周边电路区域AR3中，以覆盖栅电极GE3、在栅电极GE3上形成的硬质掩膜HM1、以及在栅电极GE3的侧面上形成的偏移隔离层OF1的方式，形成例如由氮化硅膜构成的绝缘膜IF1。
然后，如图12和图13所示，将硬质掩膜HM1以及侧壁隔离层SF11和SF12去除(图5的步骤S11)。
在该步骤S11，首先如图12所示，在存储器单元区域AR1中，通过例如使用热磷酸的湿式蚀刻或者干式蚀刻，将例如由氮化硅膜构成的硬质掩膜HM1以及侧壁隔离层SF11、SF12、SF13和SF14(参照图11)去除。
此时，在周边电路区域AR2中，将硬质掩膜HM1以及侧壁隔离层SF21和SF22(参照图11)去除。并且，在周边电路区域AR3中，将绝缘膜IF1和硬质掩膜HM1(参照图11)去除。
在该步骤S11，然后如图13所示，在存储器单元区域AR1以及周边电路区域AR2和AR3中，在SOI基板1的上表面1a上或者支撑基板2的上表面2a上形成光致抗蚀剂膜R3。并且，在周边电路区域AR3中，将在支撑基板2的上表面2a上形成的光致抗蚀剂膜R3去除。此时，在存储器单元区域AR1和周边电路区域AR2、以及区域AR4和AR5中残留有光致抗蚀剂膜R3。
然后，在周边电路区域AR3中，利用例如CVD法，以覆盖栅电极GE3以及在栅电极GE3的侧面SS31和SS32上分别形成的偏移隔离层OF1的方式，形成例如由氮化硅膜构成的绝缘膜IF5。并且，对绝缘膜IF5进行回蚀。
由此，在周边电路区域AR3中，在栅电极GE3的侧面SS31上，隔着偏移隔离层OF1形成由绝缘膜IF5构成的侧壁隔离层SW31，在栅电极GE3的侧面SS32上，隔着偏移隔离层OF1形成由绝缘膜IF5构成的侧壁隔离层SW32。
然后，如图14所示，形成n-型半导体区域EX11(图5的步骤S12)。
具体而言，在存储器单元区域AR1、周边电路区域AR2和AR3、以及区域AR4和AR5中，在SOI基板1的上表面1a上或者支撑基板2的上表面2a上形成光致抗蚀剂膜R4。并且，在存储器单元区域AR1和周边电路区域AR2中，将在SOI基板1的上表面1a上形成的光致抗蚀剂膜R4去除。此时，在周边电路区域AR3以及区域AR4和AR5中残留有光致抗蚀剂膜R4。
并且，将光致抗蚀剂膜R4以及栅电极GE11、GE12和GE2作为掩膜，向SOI层4a和4b注入n型的杂质离子IM2。
由此，在存储器单元区域AR1中，在位于栅电极GE11和硅层SL1之间的部分的SOI层4a的内部形成n-型半导体区域EX11。并且，在存储器单元区域AR1中，在位于栅电极GE12和硅层SL1之间的部分的SOI层4a的内部形成n-型半导体区域EX12，在位于栅电极GE12和硅层SL2之间的部分的SOI层4a的内部形成n-型半导体区域EX13。另外，在硅层SL1的上层部也形成有n-型半导体区域EX14，在硅层SL2的上层部也形成有n-型半导体区域EX15。
并且，在周边电路区域AR2中，在位于栅电极GE2和硅层SL3之间的部分的SOI层4b的内部形成n-型半导体区域EX21，在位于栅电极GE2和硅层SL4之间的部分的SOI层4b的内部形成n-型半导体区域EX22。另外，在硅层SL3的上层部也形成n-型半导体区域EX23，在硅层SL4的上层部也形成n-型半导体区域EX24。
并且，此时也向栅电极GE11、GE12和GE2分别注入低浓度的n型的杂质离子IM2。由此，在栅电极GE11的上层部形成有n-型半导体区域NM1，在栅电极GE12的上层部形成有n-型半导体区域NM2，在栅电极GE2的上层部形成有n-型半导体区域NM3。然后，将光致抗蚀剂膜R4去除。
然后，如图15和图16所示形成侧壁隔离层SW11和SW12(图5的步骤S13)。
在该步骤S13，首先如图15所示，在区域AR4和AR5中，向硅层SL5和SL6离子注入低浓度的p型杂质。另外，在图15中省略了图示，在向硅层SL5和SL6离子注入低浓度的p型杂质时，例如能够形成p沟道型的MISFET的p-型半导体区域。
具体而言，在存储器单元区域AR1、周边电路区域AR2和AR3、以及区域AR4和AR5中，在SOI基板1的上表面1a上或者支撑基板2的上表面2a上形成光致抗蚀剂膜R5。并且，在区域AR4和AR5中，将在硅层SL5和SL6上分别形成的光致抗蚀剂膜R5去除。此时，在存储器单元区域AR1以及周边电路区域AR2和AR3中残留有光致抗蚀剂膜R5。
并且，将光致抗蚀剂膜R5作为掩膜，向硅层SL5和SL6分别注入低浓度的p型的杂质离子IM3。
由此，在区域AR4中，在硅层SL5的上层部形成有n-型半导体区域NM4。并且，在区域AR5中，在硅层SL6的上层部形成有p-型半导体区域NM5。然后，将光致抗蚀剂膜R5去除。
在该步骤S13，然后如图16所示，形成侧壁隔离层SW11和SW12。
具体而言，利用例如CVD法，以覆盖栅电极GE11、GE12和GE2、以及在栅电极GE11、GE12和GE2的侧面上分别形成的偏移隔离层OF1的方式，形成例如由氮化硅膜构成的绝缘膜IF6。并且，对绝缘膜IF6进行回蚀。
由此，在存储器单元区域AR1中，在栅电极GE11的侧面SS11上隔着偏移隔离层OF1形成由绝缘膜IF6构成的侧壁隔离层SW11，在栅电极GE11的侧面SS12上隔着偏移隔离层OF1形成由绝缘膜IF6构成的侧壁隔离层SW12。并且，在存储器单元区域AR1中，在栅电极GE12的侧面SS13上隔着偏移隔离层OF1形成由绝缘膜IF6构成的侧壁隔离层SW13，在栅电极GE12的侧面SS14上隔着偏移隔离层OF1形成由绝缘膜IF6构成的侧壁隔离层SW14。
另一方面，在周边电路区域AR3中，以覆盖栅电极GE3以及在栅电极GE3的侧面上隔着偏移隔离层OF1形成的侧壁隔离层SW31和SW32的方式，形成光致抗蚀剂膜R6。
然后，如图17～图19所示，形成n+型半导体区域SD11和SD12(图5的步骤S14)。
在该步骤S14，首先如图17所示，在区域AR4和AR5中，向硅层SL5和SL6离子注入高浓度的p型杂质。另外，在图17中省略了图示，在向硅层SL5和SL6离子注入高浓度的p型杂质时，例如能够形成p沟道型的MISFET的p+型半导体区域。
具体而言，在存储器单元区域AR1、周边电路区域AR2和AR3、以及区域AR4和AR5中，在SOI基板1的上表面1a上或者支撑基板2的上表面2a上形成光致抗蚀剂膜R7。并且，在区域AR4和AR5中，将在硅层SL5和SL6上分别形成的光致抗蚀剂膜R7去除。此时，在存储器单元区域AR1以及周边电路区域AR2和AR3中残留有光致抗蚀剂膜R7。
并且，将光致抗蚀剂膜R7作为掩膜，向硅层SL5和SL6分别注入高浓度的p型的杂质离子IM4。
由此，在区域AR4中，在硅层SL5的内部形成有p+型半导体区域NR4。并且，在区域AR5中，在硅层SL6的内部形成有p+型半导体区域NR5。然后，将光致抗蚀剂膜R7去除。
在该步骤S14，然后如图18所示，形成n+型半导体区域SD31和SD32。
具体而言，如图18所示，在存储器单元区域AR1、周边电路区域AR2和AR3、以及区域AR4和AR5中，在SOI基板1的上表面1a上或者支撑基板2的上表面2a上形成光致抗蚀剂膜R8。并且，在周边电路区域AR3中，将在支撑基板2的上表面2a上形成的光致抗蚀剂膜R8去除。此时，在存储器单元区域AR1、周边电路区域AR2、以及区域AR4和AR5中残留有光致抗蚀剂膜R8。
并且，将光致抗蚀剂膜R8、以及在栅电极GE3和栅电极GE3的侧面上隔着偏移隔离层OF1形成的侧壁隔离层SW31和SW32作为掩膜，向p型阱区域PW3注入高浓度的n型的杂质离子IM5。由此，在夹着侧壁隔离层SW31地与栅电极GE3位于相反侧的部分的p型阱区域PW3形成n+型半导体区域SD31。并且，在夹着侧壁隔离层SW32地与栅电极GE3位于相反侧的部分的p型阱区域PW3形成n+型半导体区域SD32。然后，将光致抗蚀剂膜R8去除。
另外，在步骤S14，在周边电路区域AR3中形成具有栅电极GE3、n+型半导体区域SD31和SD32、以及n-型半导体区域EX31和EX32的MISFETQH。
在该步骤S14，然后如图19所示，形成n+型半导体区域SD11和SD12。
具体而言，在存储器单元区域AR1、周边电路区域AR2和AR3、以及区域AR4和AR5中，在SOI基板1的上表面1a上或者支撑基板2的上表面2a上形成光致抗蚀剂膜R9。并且，在存储器单元区域AR1和周边电路区域AR2中，将在SOI基板1的上表面1a上形成的光致抗蚀剂膜R9去除。此时，在周边电路区域AR3以及区域AR4和AR5中残留有光致抗蚀剂膜R9。
并且，将栅电极GE11、GE12和GE2、以及侧壁隔离层SW11、SW12、SW13、SW14、SW21和SW22作为掩膜，向硅层SL1、SL2、SL3和SL4(参照图18)以及SOI层4a和4b注入n型的杂质离子IM6。
由此，在存储器单元区域AR1中，在硅层SL1的内部以及位于硅层SL1下面的部分的SOI层4a的内部形成n+型半导体区域SD11。并且，在存储器单元区域AR1中，在硅层SL2的内部以及位于硅层SL2下面的部分的SOI层4a的内部形成n+型半导体区域SD12。
并且，在周边电路区域AR2中，在硅层SL3的内部以及位于硅层SL3下面的部分的SOI层4b的内部形成n+型半导体区域SD21，在硅层SL4的内部以及位于硅层SL4下面的部分的SOI层4b的内部形成n+型半导体区域SD22。
并且，此时也向栅电极GE11、GE12和GE2注入高浓度的n型的杂质离子IM6。由此，在栅电极GE11的内部形成n+型半导体区域NR1，在栅电极GE12的内部形成n+型半导体区域NR2，在栅电极GE2的内部形成n+型半导体区域NR3。然后，将光致抗蚀剂膜R9去除。
如上所述，在存储器单元区域AR1中形成具有栅电极GE11、n+型半导体区域SD11以及n-型半导体区域EX11的反熔丝元件AF。并且，在存储器单元区域AR1中形成具有栅电极GE12、n+型半导体区域SD11和SD12、以及n-型半导体区域EX12和EX13的选择晶体管ST。n+型半导体区域SD11和SD12中各自的n型杂质的浓度比n-型半导体区域EX11、EX12和EX13中各自的n型杂质的浓度高。
另一方面，在周边电路区域AR2中形成具有栅电极GE2、n+型半导体区域SD21和SD22、以及n-型半导体区域EX21和EX22的MISFETQL。n+型半导体区域SD21和SD22中各自的n型杂质的浓度比n-型半导体区域EX21和EX22中各自的n型杂质的浓度高。
另外，也可以是，在通过离子注入向各个源极/漏极区域及各个栅电极导入杂质后，进行用于将导入的杂质激活的退火处理。
并且，也能够使用自对准硅化物技术在栅电极GE11、GE12、GE2和GE3、以及n+型半导体区域SD12、SD21、SD22、SD31和SD32的表面形成由硅化钴或者硅化镍等构成的低电阻的金属硅化物层(省略图示)。该金属硅化物层能够通过以覆盖用于形成金属硅化物层的区域的方式堆积例如钴(Co)膜或者镍(Ni)膜等金属膜并进行热处理而形成，然后将未反应的金属膜去除。
然后，如图1所示，形成层间绝缘膜10和插头PG(图5的步骤S15)。
在该步骤S15，首先在SOI基板1的上表面1a的整个面上形成层间绝缘膜10。即，以覆盖反熔丝元件AF、选择晶体管ST、MISFETQL和MISFETQH的方式，在SOI基板1的上表面1a的整个面上形成层间绝缘膜10。层间绝缘膜10例如由氧化硅膜的单体膜、或者氮化硅膜和厚度比氮化硅膜厚的氧化硅膜的层叠膜等构成。然后，利用CMP法对层间绝缘膜10的上表面进行研磨等，使层间绝缘膜10的上表面变得平坦。
然后，将在层间绝缘膜10上形成的被成图的光致抗蚀剂膜(省略图示)用作蚀刻掩膜，对层间绝缘膜10进行干式蚀刻，由此在层间绝缘膜10形成接触孔CNT。在接触孔CNT的底部露出例如n+型半导体区域SD12、SD21、SD22、SD31和SD32等。另外，在图1中省略了图示，在接触孔CNT的底部也露出例如栅电极GE11、GE12、GE2和GE3等。
然后，在接触孔CNT内形成由钨(W)等构成的导电性的插头PG。为了形成插头PG，例如利用等离子CVD法等，在包括接触孔CNT的内部的层间绝缘膜10上形成阻挡导体膜(例如钛膜、氮化钛膜或者它们的层叠膜)。然后，利用CVD法等，以在阻挡导体膜上填埋接触孔CNT的方式形成由钨膜等构成的主导体膜，利用CMP法或者回蚀法等将层间绝缘膜10上的不需要的主导体膜和阻挡导体膜去除。由此，能够形成插头PG。
插头PG在其底部与例如n+型半导体区域SD12、SD21、SD22、SD31和SD32等接触而电连接。另外，在图1中省略了图示，插头PG在其底部也与例如栅电极GE11、GE12、GE2和GE3等接触而电连接。
然后，在被埋入了插头PG的层间绝缘膜10上形成第1层配线来作为例如以铜(Cu)为主导电材料的作为埋入配线的镶嵌配线，在该第1层配线上，形成上层配线来作为镶嵌配线，但在此省略其图示及说明。另外，第1层配线和其上层的配线不限于镶嵌配线，也能够通过对配线用的导电膜进行成图来形成，例如也能够形成为钨(W)配线或者铝(Al)配线等。
<关于热载流子向BOX层的注入>
下面，对于热载流子向BOX层的注入，与施加给p型阱区域PW1的电位是0V或者与施加给栅电极GE11的电位极性相反的示例、即比较例1进行对比说明。
图20是表示比较例1的半导体装置的写入动作时的能量分布的能带图。在图20中，对于各个层，将价带的上端的能量记作能量Ev，将导带的下端的能量记作能量Ec。
比较例1的半导体装置的构造与实施方式1的半导体装置的构造同样地，在写入动作时向反熔丝元件AF(参照图1)的栅电极GE11和n+型半导体区域SD11之间施加高电压。但是，在比较例1的半导体装置中，与实施方式1的半导体装置不同的是，在写入动作时向p型阱区域PW1施加0V的电位，即p型阱区域PW1的电位是接地电位。或者，在比较例1的半导体装置中，与实施方式1的半导体装置不同的是，在写入动作时向p型阱区域PW1施加与向栅电极GE11施加的电位VmlP相反极性的电位。
在比较例1的半导体装置中，也与实施方式1的半导体装置相同的是，向反熔丝元件AF(参照图1)的栅电极GE11和n+型半导体区域SD11(参照图1)之间施加高电压，反熔丝元件AF的栅极绝缘膜GI11被绝缘击穿，由此向存储器单元写入数据。在该写入动作中，通过将反熔丝元件AF的栅极绝缘膜GI11的绝缘击穿，在栅电极GE11和n+型半导体区域SD11之间流过的电流即作为栅漏电流的读出电流，在写入动作的前后大约增加一位数、即大约增加10倍。
被暂时性绝缘击穿的反熔丝元件的栅极绝缘膜的绝缘性恢复，读出电流不会减小。即，某个反熔丝元件的栅极绝缘膜的绝缘击穿仅限于一次。因此，由该反熔丝元件形成的存储器单元的写入被称为OTP，由反熔丝元件构成的存储器元件被称为OTP元件，并用于ROM等中。
在比较例1的半导体装置中，在写入动作时，施加给栅电极GE11的电位与在沟道区域形成反转层时施加给栅电极GE11的电位极性相同。
另一方面，在比较例1的半导体装置中，与实施方式1的半导体装置同样地，反熔丝元件AF也是形成于SOI基板1(参照图1)的SOI层4a，而非作为块状基板的半导体基板。即，在比较例1的半导体装置中，与实施方式1同样地，为了降低耗电，在存储器单元区域AR1中(参照图1)，由在SOI基板1上形成的反熔丝元件AF和选择晶体管ST构成存储器单元，在周边电路区域AR2中(参照图1)，由在SOI基板1上形成的MISFETQL构成周边电路。
但是，如前面所述，本申请发明人发现，在写入动作时向p型阱区域PW1施加与向栅电极GE11施加的电位相反极性的电位或者0电位的比较例1的半导体装置中存在以下问题。
在比较例1的半导体装置中，在写入动作时，在与栅极绝缘膜GI11接触的部分的SOI层4a即沟道区域中形成有将载流子的导电型反转形成的反转层，将反转层中的电子EL按照箭头DA1所示地通过FN隧穿从SOI层4a注入栅电极GE11中。
另一方面，在栅电极GE11中，在反熔丝元件AF中当栅极绝缘膜GI11随着写入动作而被绝缘击穿时，将产生热载流子。比较例1的半导体装置的反熔丝元件AF具有与n沟道型的MISFET相似的构造，在向栅电极GE11施加正极性的电位VmlP的情况下，在栅电极GE11中，产生由电子EL和空穴HL的对PA中的例如空穴HL构成的热空穴来作为载流子。并且，在栅电极GE11产生的热空穴被注入SOI层4a中，在SOI层4a中按照箭头DA2所示朝向p型阱区域PW1加速。
在此，在反熔丝元件形成于作为块状基板的半导体基板的情况下，所产生的作为热载流子的热空穴容易到达半导体基板的下表面侧，因而不会对各存储器单元的动作产生影响。
另一方面，在反熔丝元件AF形成于SOI基板1的比较例1的半导体装置中，在SOI层4a和p型阱区域PW1之间配置有BOX层3a。因此，在写入动作时，朝向p型阱区域PW1加速的热空穴被注入到BOX层3a中，BOX层3a的膜质劣化，例如BOX层3a的绝缘性下降。因此，在读出动作时，被写入了数据的存储器单元的读出电流等变动，被写入了数据的存储器单元的数据可靠性有可能下降。
并且，在存储器单元区域AR1内，由多个存储器单元MC分别共用BOX层3a。因此，即使BOX层3a的膜质是局部劣化、即使BOX层3a的绝缘性是局部下降，未被写入数据的存储器单元的读出电流等也变动，未被写入数据的存储器单元的数据可靠性也有可能下降。
具体而言，在写入动作时，在使栅电极GE11的电位即栅极电压的增加相对于n+型半导体区域SD11增加而将栅极绝缘膜GI11绝缘击穿时，与该绝缘击穿联动地，观察到从栅电极GE11流入BOX层3a的电流。并且，在栅极绝缘膜GI11被绝缘击穿后，在使栅电极GE11的电位即栅极电压的增加相对于n+型半导体区域SD11再次增加时，即使是在栅极电压较低的范围内，也观察到流入BOX层3a的电流。
考虑到BOX层3a的膜厚，在栅极绝缘膜GI11被绝缘击穿后，从栅电极GE11流入BOX层3a的该电流的大小远大于在假定通过FN隧穿而流动时预想的电流的大小。因此，认为在栅极绝缘膜GI11被绝缘击穿后，从栅电极GE11流入BOX层3a的电流是由于BOX层3a的膜质劣化，绝缘性下降，从栅电极GE11通过BOX层3a流向p型阱区域PW1的电流而引起的电流。
<本实施方式的主要的特征和效果>
另一方面，在本实施方式1的半导体装置中，在写入动作时，向p型阱区域PW1施加与向栅电极GE11施加的电位相同极性的电位。
因此，在反熔丝元件AF中当栅极绝缘膜GI11随着写入动作而被绝缘击穿时，所产生的作为热载流子的热空穴不会朝向p型阱区域PW1加速。因此，在写入动作时，能够防止或者抑制热空穴被注入到BOX层3a中，能够防止或者抑制BOX层3a的膜质劣化、例如BOX层3a的绝缘性下降。因此，在读出动作时，能够防止或者抑制存储器单元中的读出电流等变动，提高存储器单元的数据可靠性。
并且，在写入动作时，在施加给p型阱区域PW1的电位过高、反熔丝元件AF的沟道区域的电位升高时，栅极绝缘膜GI11正下面的电位也升高。因此，栅极绝缘膜GI11的绝缘击穿时的电压即栅极耐压有可能升高。因此，优选的是，在写入动作时，施加给p型阱区域PW1的电位VsbP与在存储器单元MCA中电位Vsb是0V的情况相比，是不使栅极耐压增加的范围。
图21是通过设备仿真计算实施方式1的半导体装置的写入动作时的电位分布的图。图21是示意性地示出进行设备仿真来求出电位VsbP是负电压、0V及正电压时的、反熔丝元件AF和SOI基板1的厚度方向的电位分布的结果的图。图21的横轴表示厚度方向的位置，图21的纵轴表示电位。
如图21所示，在写入动作时，随着施加给p型阱区域PW1的电位VsbP增加，p型阱区域PW1内的电位也上升。并且，BOX层3a内的电位也上升。另外，如图21中用双点划线包围的区域RG1所示，SOI层4a的BOX层3a侧的部分内的电位也上升。
但是，在写入动作时无论施加给p型阱区域PW1的电位VsbP怎样，SOI层4a的栅极绝缘膜GI11侧的电位都不变。这表示存在写入动作时施加给p型阱区域PW1的电位VsbP的影响不直接波及到SOI层4a中栅极绝缘膜GI11侧的部分的电压范围。这样，优选的是，在写入动作时，施加给p型阱区域PW1的电位VsbP与在存储器单元MCA中电位Vsb是0V的情况相比，是不使栅极耐压增加的范围。
另外，在写入动作时施加给p型阱区域PW1的电位VsbP对栅极绝缘膜GI11正下方的电位不产生影响的范围内，测定通过FN隧穿实际在栅电极GE11和n+型半导体区域SD11之间流过的栅漏电流的I-V特性时，无论电位VsbP怎样，都未观察到差异。据此可知，如上所述，施加给p型阱区域PW1的电位VsbP的影响不直接波及到SOI层4a中的栅极绝缘膜GI11侧的部分。
并且，在写入动作时，当与向反熔丝元件AF中包含的栅电极GE11施加的电位相同极性的电位、即施加给p型阱区域PW1的电位升高时，向位于选择晶体管ST下方的部分的p型阱区域PW1施加正向偏压(forwardbias)。因此，选择晶体管ST的阈值电压有可能下降。因此，优选的是，在写入动作时，施加给p型阱区域PW1的电位VsbP是能够维持处于非选择状态的存储器单元MCB及MCD中各自所包含的选择晶体管ST都是截止状态的电位。即，该电位VsbP是在非选择状态的存储器单元MCB及MCD中各自所包含的选择晶体管ST的沟道区域中都未形成反转层的电位。
(实施方式2)
在实施方式1中说明了反熔丝元件AF的栅电极GE11中包含的导电膜CF1的导电型是n型的示例。另一方面，在实施方式2中说明反熔丝元件AF的栅电极GE11中包含的导电膜CF1的导电型是p型、或者即使是n型时也更接近p型的示例。
<半导体装置的构造>
首先，参照附图说明本实施方式2的半导体装置的构造。图22是实施方式2的半导体装置的要部剖视图。
在本实施方式2的半导体装置的构造中，反熔丝元件AF的栅电极GE11中包含的导电膜CF1中至少与栅极绝缘膜GI11接触的部分PR11是p型、或者即使是n型时也更接近p型，除此以外与实施方式1的半导体装置的构造相同。因此，下面主要说明与实施方式1的半导体装置的构造不同点。
在本实施方式2中，与实施方式1同样地，反熔丝元件AF的栅电极GE11以及选择晶体管ST的栅电极GE12都是由导电膜CF1构成。
另一方面，在本实施方式2中，导电膜CF1例如由向多晶硅膜等半导体膜中导入p型杂质而形成为低电阻率的导电膜(掺杂硅膜)构成。即，导电膜CF1的导电型是p型。
并且，在栅电极GE11的上层部PR12形成有被导入了低浓度的n型杂质的n-型半导体区域NM1，但不向除形成有n-型半导体区域NM1的部分以外的部分的栅电极GE11中导入n型杂质，从而构成作为p型半导体膜的导电膜CF1。此时，栅电极GE11整体上由p型半导体膜构成。
因此，栅电极GE11中与栅极绝缘膜GI11接触的部分PR11由作为p型半导体膜的导电膜CF1构成。并且，栅电极GE12中与栅极绝缘膜GI12接触的部分PR13由作为p型半导体膜的导电膜CF1构成。
或者，也可以是，导电膜CF1例如由向多晶硅膜等半导体膜中导入低浓度的n型杂质而形成为低电阻率的导电膜(掺杂硅膜)构成。即，导电膜CF1的导电型也可以是n型。此时，栅电极GE11和GE12分别由被导入了n型杂质的n型半导体膜构成。
MISFETQL的栅电极GE2虽然也是由导电膜CF1构成，但是在栅电极GE2所包含的导电膜CF1中，从上表面朝向下表面整体导入高浓度的n型杂质。即，栅电极GE2与实施方式1同样由被导入了高浓度的n型杂质的、高浓度的n型半导体膜构成。
因此，导电膜CF1的导电型即使是n型时，除形成有n-型半导体区域NM1的部分以外的部分的栅电极GE11中的n型杂质的浓度也比栅电极GE2中的n型杂质的浓度低。并且，导电膜CF1的导电型即使是n型时，除形成有n-型半导体区域NM2的部分以外的部分的栅电极GE12中的n型杂质的浓度也比栅电极GE2中的n型杂质的浓度低。
在这种情况下，栅电极GE11中与栅极绝缘膜GI11接触的部分PR11的n型杂质的浓度比栅电极GE2中与栅极绝缘膜GI2接触的部分PR15的n型杂质的浓度低。并且，栅电极GE12中与栅极绝缘膜GI12接触的部分PR13的n型杂质的浓度比栅电极GE2中与栅极绝缘膜GI2接触的部分PR15的n型杂质的浓度低。
或者，栅电极GE11中与栅极绝缘膜GI11接触的部分PR11的n型杂质的浓度比栅电极GE11的上层部PR12的n型杂质的浓度低。此时如上所述，栅电极GE11的n型杂质的浓度与栅电极GE2的n型杂质的浓度之间可以具有差异，或者也可以没有差异。
因此，在向存储器单元MC写入数据的写入动作时，能够防止或者抑制热载流子被注入到BOX层3a中而使得BOX层3a的绝缘性等劣化，而且能够减小施加给栅电极GE11的电位的绝对值。
另外，也可以是，栅电极GE11的各部分的n型杂质的浓度的平均值比栅电极GE2的各部分的n型杂质的浓度的平均值低。并且，也可以是，栅电极GE12的各部分的n型杂质的浓度的平均值比栅电极GE2的各部分的n型杂质的浓度的平均值低。
<存储器单元的动作>
关于本实施方式2的半导体装置的存储器单元的动作，在向存储器单元MC写入数据的写入动作时，向栅电极GE11施加负极性的电位，除此以外与使用图2和图3说明的实施方式1的半导体装置的存储器单元的动作相同，因而省略这些动作的说明。
但是，在本实施方式2中，在向存储器单元MC写入数据的写入动作时，向栅电极GE11施加负极性的电位。因此，能够抑制热载流子被注入到BOX层3a中。
另外，在本实施方式2中，与实施方式1同样地，电位VsbP(参照图3)也可以是与电位VmlP(参照图3)相同极性的电位。此时，电位VsbP和电位VmlP(参照图3)都是负极性的电位。
<半导体装置的制造工序>
下面，参照附图说明本实施方式2的半导体装置的制造工序。图23是表示实施方式2的半导体装置的制造工序的一部分的制造工艺流程图。图24～图32是实施方式2的半导体装置的制造工序中的要部剖视图。
在本实施方式2的半导体装置的制造工序中，进行在实施方式1中使用图6～图11说明的工序(图4的步骤S1～步骤S6)而形成硅层SL1，然后如图24所示，在存储器单元区域AR1中形成n+型半导体区域SD11和SD12(图23的步骤S20)。该步骤S20在作为存储器单元区域AR1中的工序进行对比时是与图5的步骤S14相同的工序。
在该步骤S20，首先在存储器单元区域AR1、周边电路区域AR2和AR3、以及区域AR4和AR5中，在SOI基板1的上表面1a上或者支撑基板2的上表面2a上形成光致抗蚀剂膜R10。并且，在存储器单元区域AR1中，将在SOI基板1的上表面1a上形成的光致抗蚀剂膜R10去除。此时，在周边电路区域AR2和AR3以及区域AR4和AR5中残留有光致抗蚀剂膜R10。
并且，将在栅电极GE11和GE12上分别形成的硬质掩膜HM1、以及侧壁隔离层SF11、SF12、SF13和SF14作为掩膜，向硅层SL1和SL2(参照图11)以及SOI层4a注入n型的杂质离子IM7。
由此，在存储器单元区域AR1中，在硅层SL1(参照图11)的内部以及位于硅层SL1下方的部分的SOI层4a的内部形成n+型半导体区域SD11。并且，在存储器单元区域AR1中，在硅层SL2(参照图11)的内部以及位于硅层SL2下方的部分的SOI层4a的内部形成n+型半导体区域SD12。然后，将光致抗蚀剂膜R10去除。
即，在步骤S20，通过向夹着侧壁隔离层SF11地与栅电极GE11位于相反侧的部分的SOI层4a离子注入n型杂质，形成n+型半导体区域SD11，不向SOI层4b离子注入n型杂质。
另一方面，在该步骤S20的工序中，在栅电极GE11和GE12上分别形成有硬质掩膜HM1，因而不向栅电极GE11和GE12注入高浓度的n型的杂质离子IM7。
然后，如图25所示，将由硬质掩膜HM1构成的侧壁隔离层SF11和SF12(参照图24)去除(图23的步骤S21)。在该步骤S21，进行与在实施方式1中使用图12说明的工序(图5的步骤S11)相同的工序，将硬质掩膜HM1、以及侧壁隔离层SF11、SF12、SF13和SF14(参照图24)去除。
然后，如图26和图27所示，形成n-型半导体区域EX11和EX12(图23的步骤S22)。在该步骤S22，进行与在实施方式1中使用图13和图14说明的工序(图5的步骤S12)相同的工序，形成n-型半导体区域EX11、EX12和EX13。
但是，在本实施方式2中，由于已经在硅层SL1(参照图11)的内部形成有n+型半导体区域SD11，因而不形成n-型半导体区域EX14(参照图14)。并且，由于已经在硅层SL2(参照图11)的内部形成有n+型半导体区域SD12，因而不形成n-型半导体区域EX15(参照图14)。
即，在步骤S22，通过向位于栅电极GE11和n+型半导体区域SD11之间的部分的SOI层4a离子注入n型杂质，形成n-型半导体区域EX11。并且，通过向位于栅电极GE2的一侧(图27中指左侧)的部分的SOI层4b离子注入n型杂质，形成n-型半导体区域EX21。
另外，在步骤S22，向栅电极GE11、GE12和GE2离子注入低浓度的n型杂质，形成n-型半导体区域NM1、NM2和NM3。
如上所述，在存储器单元区域AR1中形成具有栅电极GE11、n+型半导体区域SD11和n-型半导体区域EX11的反熔丝元件AF。并且，在存储器单元区域AR1中形成具有栅电极GE12、n+型半导体区域SD11和SD12、以及n-型半导体区域EX12和EX13的选择晶体管ST。n+型半导体区域SD11和SD12各自的n型杂质的浓度比n-型半导体区域EX11、EX12和EX13各自的n型杂质的浓度高。
然后，进行与在实施方式1中使用图15和图16说明的工序(图5的步骤S13)相同的工序，如图28和图29所示，形成侧壁隔离层SW11和SW12(图23的步骤S23)。在该步骤S23，在栅电极GE11的侧面SS12上形成侧壁隔离层SW12，在栅电极GE2的一侧(图29中指左侧)的侧面SS21上形成侧壁隔离层SW21。
然后，如图30～图32所示，在周边电路区域AR2中形成n+型半导体区域SD21和SD22(图23的步骤S24)。
在该步骤S24，首先进行与在实施方式1中使用图17说明的工序相同的工序，如图30所示，在区域AR4和AR5中，向硅层SL5和SL6(参照图29)离子注入高浓度的p型杂质。
在该步骤S24，然后进行与在实施方式1中使用图18说明的工序相同的工序，如图31所示形成n+型半导体区域SD31和SD32。
在该步骤S24，然后如图32所示，在周边电路区域AR2中形成n+型半导体区域SD21和SD22。形成该n+型半导体区域SD21和SD22的工序在作为周边电路区域AR2中的工序进行对比时，是与在实施方式1中使用图19说明的工序(图5的步骤S14的一部分工序)相同的工序。
具体而言，在存储器单元区域AR1、周边电路区域AR2和AR3、以及区域AR4和AR5中，在SOI基板1的上表面1a上或者支撑基板2的上表面2a上形成光致抗蚀剂膜R9。并且，在周边电路区域AR2中，将在SOI基板1的上表面1a上形成的光致抗蚀剂膜R9去除。此时，在存储器单元区域AR1、周边电路区域AR3、以及区域AR4和AR5中残留有光致抗蚀剂膜R9。
并且，将栅电极GE2、以及侧壁隔离层SW21和SW22作为掩膜，向硅层SL3和SL4(参照图31)以及SOI层4a和4b注入n型的杂质离子IM6。
由此，在周边电路区域AR2中，在硅层SL3(参照图31)的内部以及位于硅层SL3下方的部分的SOI层4b的内部形成n+型半导体区域SD21。并且，在硅层SL4(参照图31)的内部以及位于硅层SL4下方的部分的SOI层4b的内部形成n+型半导体区域SD22。
即，在步骤S24，向夹着侧壁隔离层SW21地与栅电极GE2位于相反侧的部分的SOI层4b离子注入n型杂质，由此形成n+型半导体区域SD21。
并且，此时也向栅电极GE2注入高浓度的n型的杂质离子IM6，形成n+型半导体区域NR3。此时，在步骤S22被离子注入了n型杂质的栅电极GE11中与栅极绝缘膜GI11接触的部分PR11中的n型杂质的浓度比在步骤S24被离子注入了n型杂质的栅电极GE2中与栅极绝缘膜GI2接触的部分PR15中的n型杂质的浓度低。然后，将光致抗蚀剂膜R9去除。
另外，在步骤S24，向栅电极GE2离子注入n型杂质，但不向栅电极GE11和GE12离子注入n型杂质。
如上所述，在周边电路区域AR2中形成具有栅电极GE2、n+型半导体区域SD21和SD22、以及n-型半导体区域EX21和EX22的MISFETQL。n+型半导体区域SD21和SD22中各自的n型杂质的浓度比n-型半导体区域EX21和EX22中各自的n型杂质的浓度高。
然后，进行与在实施方式1中使用图1说明的工序(图5的步骤S15)相同的工序(图23的步骤S25)，如图22所示，形成本实施方式2的半导体装置。
<关于栅极耐压>
下面，对于本实施方式2的反熔丝元件AF的栅电极GE11的栅极耐压，与比较例2的反熔丝元件AF的栅电极GE11的栅极耐压进行对比说明。
图33是表示比较例2的半导体装置的写入动作时的能量分布的能带图。在图33中，对于各个层，将价带的上端的能量记作能量Ev，将导带的下端的能量记作能量Ec。
如前面在实施方式1中所述，比较例1的半导体装置中，在写入动作时向栅电极GE11施加正极性的电位VmlP。在这种情况下，在写入动作时向p型阱区域PW1施加与向栅电极GE11施加的电位相反极性的电位或者0电位的比较例1的半导体装置，在写入动作时产生的热载流子即热空穴有可能注入到BOX层3a中。
另一方面，比较例2的半导体装置的构造与实施方式1的半导体装置的构造相同，但在比较例2的半导体装置中，在写入动作时向栅电极GE11施加负极性的电位VmlP。在这种情况下，在写入动作时产生的热载流子即热空穴不易注入到BOX层3a中。
但是，在比较例2的半导体装置中，在写入动作时，在与栅极绝缘膜GI11接触的部分的n-型半导体区域EX11不形成反转层，而形成蓄积了载流子的蓄积层。并且，栅电极GE11中的电子EL按照箭头DA3所示地通过FN隧穿从栅电极GE11被注入到n-型半导体区域EX11中。
另一方面，在n-型半导体区域EX11中，在反熔丝元件AF中当栅极绝缘膜GI11随着写入动作而被绝缘击穿时，将产生热载流子。比较例2的半导体装置的反熔丝元件AF具有与n沟道型的MISFET相似的构造，在向栅电极GE11施加负极性的电位的情况下，在n-型半导体区域EX11中，产生由电子EL和空穴HL的对PA中的例如空穴HL构成的热空穴来作为热载流子。并且，在n-型半导体区域EX11产生的热空穴被注入栅电极GE11中，在栅电极GE11中按照箭头DA4所示地朝向与栅极绝缘膜GI11侧相反的一侧加速。
在这种情况下，在栅极绝缘膜GI11被绝缘击穿时，作为栅电极GE11相对于n+型半导体区域SD11的电位差的电压、即栅极耐压增加与SOI层4a中的带隙相当的电压的量。在SOI层4a由单晶硅构成的情况下，栅极耐压增加与硅的带隙相当的电压1.1V的量。
在反熔丝元件AF的栅电极GE11中包含的半导体膜的导电型是与反熔丝元件AF的源极/漏极区域即n+型半导体区域SD11的导电型相同的导电型时，这种栅极耐压增加的问题无法消除。并且，比较例2的半导体装置是通过与实施方式1的半导体装置相同的制造工序制造而成的。但是，如在实施方式1中使用图19说明的那样，在形成n+型半导体区域SD11时，作为栅电极GE11中包含的半导体膜的导电膜CF1被导入高浓度的n型杂质，栅电极GE11中包含的半导体膜的导电型成为n型。因此，在比较例2的半导体装置中，栅极耐压增加与SOI层4a中的带隙相当的电压的量的问题无法解决。
在比较例2的半导体装置的制造工序中，例如进行与在实施方式1中使用图8说明的工序相同的工序，以在栅电极GE11上形成有硬质掩膜HM1的状态形成栅电极GE11，然后进行与使用图12说明的工序相同的工序，将硬质掩膜HM1去除。然后，在栅电极GE11的上表面露出的状态下，离子注入低浓度的n型杂质而形成n-型半导体区域EX11，离子注入低浓度的n型杂质形成n-型半导体区域EX11，离子注入高浓度的n型杂质而形成n+型半导体区域SD11。
在这样的比较例2的半导体装置的制造工序中，在离子注入高浓度的n型杂质而形成n+型半导体区域SD11时，栅电极GE11中包含的半导体膜也被离子注入高浓度的n型杂质而形成由n型的半导体膜构成的栅电极GE11。因此，栅极耐压增加与SOI层4a中的带隙相当的电压的量的问题无法解决。
<本实施方式的主要的特征和效果>
另一方面，在本实施方式2的半导体装置中，在存储器单元区域AR1中，栅电极GE11由p型的半导体膜构成。或者，在本实施方式2的半导体装置中，在存储器单元区域AR1中栅电极GE11中的与栅极绝缘膜GI11接触的部分PR11的n型杂质的浓度比在周边电路区域AR2中栅电极GE2中的与栅极绝缘膜GI2接触的部分PR15的n型杂质的浓度低。
由此，在写入动作时，在向反熔丝元件AF的栅电极GE11施加在SOI层4a的沟道区域形成蓄积层的极性的电位的情况下，也能够防止或者抑制栅极绝缘膜GI11的栅极耐压增加与SOI层4a中的带隙相当的电压的量。因此，能够防止或者抑制在写入动作时所产生的热载流子即热空穴被注入到BOX层3a中，并且防止或者抑制栅极绝缘膜GI11的栅极耐压增加。
另外，在本实施方式2的半导体装置的制造工序中，在存储器单元区域AR1和周边电路区域AR2中形成栅电极GE11和GE2，在栅电极GE11上形成硬质掩膜HM1，然后在存储器单元区域AR1中离子注入高浓度的n型杂质而形成n+型半导体区域SD11。接着，将硬质掩膜HM1去除，在存储器单元区域AR1和周边电路区域AR2中离子注入低浓度的n型杂质而形成n-型半导体区域EX11和EX21，然后在周边电路区域AR2中离子注入高浓度的n型杂质而形成n+型半导体区域SD21。
由此，将高浓度的n型杂质导入栅电极GE2中，而不导入到栅电极GE11中。因此，能够使栅电极GE11成为由p型半导体膜构成的电极，或者能够使栅电极GE11中与栅极绝缘膜GI11接触的部分PR11的n型杂质的浓度比栅电极GE2中与栅极绝缘膜GI2接触的部分PR15的n型杂质的浓度低。因此，能够防止或者抑制栅极耐压增加与SOI层4a中的带隙相当的电压的量。
对于本实施方式2的半导体装置和比较例2的半导体装置各自的反熔丝元件AF，进行了栅电极GE11与沟道区域之间的电容C的栅极电压V依赖性即C-V特性的测定。
其结果是，在本实施方式2的半导体装置中，与比较例2的半导体装置相比，形成有蓄积层时的电容C的下降电压以及形成有反转层时的电容C的上升电压都是向正极性侧基本移动了带隙的量。据此可知，本实施方式2的栅电极GE11中包含的半导体膜的导电型是p型，或者即使是n型时，也比比较例2的栅电极GE11中包含的半导体膜的导电型更接近p型。
(实施方式3)
在实施方式3中说明如下的示例，即，反熔丝元件AF的n-型半导体区域EX11中与栅电极GE11重叠的部分在栅极长度方向的长度比MISFETQL的n-型半导体区域EX21中与栅电极GE2重叠的部分在栅极长度方向的长度长。
另外，下面作为实施方式3的半导体装置，说明将实施方式2的半导体装置的n-型半导体区域EX11中与栅电极GE11重叠的部分在栅极长度方向的长度加长的示例。但是，作为实施方式3的半导体装置，也能够将实施方式1的半导体装置的n-型半导体区域EX11中与栅电极GE11重叠的部分在栅极长度方向的长度加长。
<半导体装置的构造>
首先，参照附图说明本实施方式3的半导体装置的构造。图34是实施方式3的半导体装置的要部剖视图。
在本实施方式3的半导体装置的构造中，n-型半导体区域EX11中与栅电极GE11重叠的部分在栅极长度方向的长度比n-型半导体区域EX21中与栅电极GE2重叠的部分在栅极长度方向的长度长，除此以外与实施方式2的半导体装置的构造相同。因此，下面主要说明与实施方式2的半导体装置的构造的不同点。
在本实施方式3中，与实施方式1同样地，n-型半导体区域EX11在俯视观察时与栅电极GE11中的栅极长度方向上的侧面SS11侧的部分重叠。并且，在本实施方式3中，与实施方式1同样地，n-型半导体区域EX12在俯视观察时与栅电极GE12中的栅极长度方向上的侧面SS13侧的部分重叠，n-型半导体区域EX13在俯视观察时与栅电极GE12中的栅极长度方向上的侧面SS14侧的部分重叠。另一方面，在本实施方式3中，与实施方式1同样地，n-型半导体区域EX21在俯视观察时与栅电极GE2中的栅极长度方向上的侧面SS21侧的部分重叠，n-型半导体区域EX22在俯视观察时与栅电极GE2中的栅极长度方向上的侧面SS22侧的部分重叠。
并且，n-型半导体区域EX11中俯视观察时与栅电极GE11重叠的部分在栅电极GE11的栅极长度方向的长度LN11比n-型半导体区域EX21中俯视观察时与栅电极GE2重叠的部分在栅电极GE2的栅极长度方向的长度LN21长。并且，长度LN11比n-型半导体区域EX22中俯视观察时与栅电极GE2重叠的部分在栅电极GE2的栅极长度方向的长度LN22长。
由此，在存储器单元区域AR1中，能够降低栅电极GE11的栅极耐压，在向存储器单元MC写入数据的写入动作时，能够使施加给栅电极GE11的电位的绝对值比实施方式2还小。另一方面，在周边电路区域AR2中，能够防止或者抑制关态泄漏电流(Off-LeakageCurrent)增加。
另外，也可以是，n-型半导体区域EX12中俯视观察时与栅电极GE12重叠的部分在栅电极GE12的栅极长度方向的长度比长度LN21或者长度LN22长。并且，也可以是，n-型半导体区域EX13中俯视观察时与栅电极GE12重叠的部分在栅电极GE12的栅极长度方向的长度比长度LN21或者长度LN22长。
<存储器单元的动作>
关于本实施方式3的半导体装置的存储器单元的动作，与实施方式2的半导体装置的存储器单元的动作相同，因而省略这些动作的说明。
并且，在本实施方式3中，与实施方式2同样地，在向存储器单元MC写入数据的写入动作时，向栅电极GE11施加负极性的电位，因而能够防止或者抑制热载流子中的热空穴被注入到BOX层3a中而导致BOX层3a的绝缘性等劣化。
<半导体装置的制造工序>
下面，参照附图说明本实施方式3的半导体装置的制造工序。图35是表示实施方式3的半导体装置的制造工序的一部分的制造工艺流程图。图36～图42是实施方式3的半导体装置的制造工序中的要部剖视图。
在本实施方式3的半导体装置的制造工序中，在进行图4的步骤S1～步骤S6后，进行与图23的步骤S20和步骤S21相同的工序(图35的步骤S30和步骤S31)。
然后，如图36所示，在周边电路区域AR2中形成n-型半导体区域EX21和EX22(图35的步骤S321)。
具体而言，在存储器单元区域AR1、周边电路区域AR2和AR3、以及区域AR4和AR5中，在SOI基板1的上表面1a上或者支撑基板2的上表面2a上形成光致抗蚀剂膜R41。并且，在周边电路区域AR2中，将在SOI基板1的上表面1a上形成的光致抗蚀剂膜R41去除。此时，在存储器单元区域AR1、周边电路区域AR3、以及区域AR4和AR5中残留有光致抗蚀剂膜R41。
并且，将光致抗蚀剂膜R41和栅电极GE2作为掩膜，向硅层SL3和SL4以及SOI层4b注入n型的杂质离子IM21。
由此，在周边电路区域AR2中，在位于栅电极GE2和硅层SL3之间的部分的SOI层4b的内部形成n-型半导体区域EX21。并且，在周边电路区域AR2中，在位于栅电极GE2和硅层SL4之间的部分的SOI层4b的内部形成n-型半导体区域EX22。即，通过向位于栅电极GE2的一侧(图36中指左侧)的部分的SOI层4b离子注入n型杂质，形成n-型半导体区域EX21。n-型半导体区域EX21在俯视观察时与栅电极GE2中的栅极长度方向上的一侧(图36中指左侧)的部分重叠。
另外，在硅层SL3的上层部也形成n-型半导体区域EX23，在硅层SL4的上层部也形成n-型半导体区域EX24。
并且，此时也向栅电极GE2注入低浓度的n型的杂质离子IM21。由此，在栅电极GE2的上层部形成有n-型半导体区域NM3。然后，将光致抗蚀剂膜R41去除。
然后，如图37所示，在存储器单元区域AR1中形成n-型半导体区域EX11(图35的步骤S322)。
具体而言，在存储器单元区域AR1、周边电路区域AR2和AR3、以及区域AR4和AR5中，在SOI基板1的上表面1a上或者支撑基板2的上表面2a上形成光致抗蚀剂膜R42。并且，在存储器单元区域AR1中，将在SOI基板1的上表面1a上形成的光致抗蚀剂膜R42去除。此时，在周边电路区域AR2和AR3、以及区域AR4和AR5中残留有光致抗蚀剂膜R42。
并且，将光致抗蚀剂膜R42以及栅电极GE11和GE12作为掩膜，向SOI层4a注入n型的杂质离子IM22。
由此，在存储器单元区域AR1中，在位于栅电极GE11和n+型半导体区域SD11之间的部分的SOI层4a的内部形成n-型半导体区域EX11。即，通过向位于栅电极GE11和n+型半导体区域SD11之间的部分的SOI层4a离子注入n型杂质，形成n-型半导体区域EX11。n-型半导体区域EX11在俯视观察时与栅电极GE11中的栅极长度方向上的另一侧(图37中指右侧)的部分重叠。
另外，在存储器单元区域AR1中，在位于栅电极GE12和n+型半导体区域SD11之间的部分的SOI层4a的内部形成n-型半导体区域EX12，在位于栅电极GE12和n+型半导体区域SD12之间的部分的SOI层4a的内部形成n-型半导体区域EX13。
并且，此时也向栅电极GE11和GE12注入低浓度的n型的杂质离子IM22。由此，在栅电极GE11的上层部形成n-型半导体区域NM1，在栅电极GE12的上层部形成n-型半导体区域NM2。然后，将光致抗蚀剂膜R42去除。
如上所述，在存储器单元区域AR1中形成具有栅电极GE11、n+型半导体区域SD11、和n-型半导体区域EX11的反熔丝元件AF。并且，在存储器单元区域AR1中形成具有栅电极GE12、n+型半导体区域SD11和SD12、以及n-型半导体区域EX12和EX13的选择晶体管ST。
在本实施方式3中，包括激活退火的条件在内，使导入杂质离子IM21的条件和导入杂质离子IM22的条件彼此不同。因此，能够使n-型半导体区域EX11中俯视观察时与栅电极GE11重叠的部分在栅电极GE11的栅极长度方向的长度LN11比n-型半导体区域EX21中俯视观察时与栅电极GE2重叠的部分在栅电极GE2的栅极长度方向的长度LN21长。并且，能够使长度LN11比n-型半导体区域EX22中俯视观察时与栅电极GE2重叠的部分在栅电极GE2的栅极长度方向的长度LN22长。
另外，也可以切换步骤S321和步骤S322的顺序，在步骤S321之前执行步骤S322。
然后，进行与在实施方式2中使用图28和图29说明的工序(图23的步骤S23)相同的工序，如图38和图39所示，形成侧壁隔离层SW11和SW12(图35的步骤S33)。
然后，进行与在实施方式2中使用图30～图32说明的工序(图23的步骤S24)相同的工序，如图40～图42所示，在周边电路区域AR2中形成n+型半导体区域SD21和SD22(图35的步骤S34)。
由此，在周边电路区域AR2中形成具有栅电极GE2、n+型半导体区域SD21和SD22、以及n-型半导体区域EX21和EX22的MISFETQL。
然后，进行与在实施方式1中使用图1说明的工序(图5的步骤S15)相同的工序(图35的步骤S35)，如图34所示，形成本实施方式3的半导体装置。
<关于延伸区域与栅电极之间的重叠长度>
下面，对于延伸区域中与栅电极重叠的部分在栅极长度方向的长度、即延伸区域与栅电极之间的重叠长度，将本实施方式3与比较例1、比较例2、实施方式1以及实施方式2进行对比说明。
在写入动作时，向栅电极GE11施加正极性的电位VmlP，向p型阱区域PW1施加与向栅电极GE11施加的电位相反极性的电位或者0电位的比较例1的半导体装置中，在写入动作时产生的作为热载流子的热空穴有可能被注入到BOX层3a中。
另一方面，比较例2的半导体装置中，在写入动作时，向栅电极GE11施加负极性的电位VmlP。在这种情况下，虽然在写入动作时产生的作为热载流子的热空穴不易注入到BOX层3a中，但是与比较例1相比存在栅极耐压增加的问题。
向栅电极GE11施加正极性的电位的实施方式1的半导体装置中，为了降低耗电并尽可能地降低关态泄漏电流，将阈值电压设定得较高。因此，栅致漏极泄漏(GateInducedDrainLeakage：GIDL)成为约束关态泄漏电流的参数。为了降低GIDL，缩短n-型半导体区域EX11与栅电极GE11之间的重叠长度比较有效。
然而，在向栅电极施加负极性的电位的比较例2的半导体装置中，将反熔丝元件AF的栅极绝缘膜GI11中通过FN隧穿流过电流的部分限定为n-型半导体区域EX11中与栅电极GE11重叠的部分。因此，在比较例2的半导体装置中，通过FN隧穿流过的电流与实施方式1的半导体装置相比，减少了n-型半导体区域EX11中与栅电极GE11重叠的部分的面积减小的量。即，在栅极绝缘膜GI11被绝缘击穿时，作为栅电极GE11相对于n+型半导体区域SD11的电位差的电压即栅极耐压，提高了通过FN隧穿而流过的电流减小的量。
另外，在形成存储器单元MC的反熔丝元件AF中，在进行写入动作和读出动作时，关态泄漏电流不是重要的参数。
在此，将作为延伸区域的n-型半导体区域EX11与栅电极GE11之间的重叠长度比实施方式2的半导体装置减少了的例子作为比较例3。并且，进行了在实施方式2的半导体装置的栅电极GE11与n+型半导体区域SD11之间流过的电流I的漏极电压V依赖性即I-V特性的测定。即，在比较例3的半导体装置中，在存储器单元区域AR1中n-型半导体区域EX11中的俯视观察时与栅电极GE11重叠的部分在栅极长度方向的长度比在周边电路区域AR2中n-型半导体区域EX21中的俯视观察时与栅电极GE2重叠的部分在栅极长度方向的长度短。
其结果是，比较例3的栅极耐压大于实施方式2的栅极耐压。即，显示出在作为延伸区域的n-型半导体区域EX11与栅电极GE11之间的重叠长度比实施方式2的半导体装置长的比较例3的半导体装置中，栅极耐压增大。
<本实施方式的主要的特征和效果>
另一方面，在本实施方式3的半导体装置中，n-型半导体区域EX11中俯视观察时与栅电极GE11重叠的部分PR11在栅极长度方向的长度比n-型半导体区域EX21中俯视观察时与栅电极GE2重叠的部分PR15在栅极长度方向的长度长。
由此，在存储器单元区域AR1中，能够相对延长n-型半导体区域EX11与栅电极GE11之间的重叠长度，反熔丝元件AF的栅极绝缘膜GI11中通过FN隧穿流过电流的部分的比率增加，通过FN隧穿流过的电流增加。因此，能够防止或者抑制在写入动作时产生的热载流子即热空穴被注入到BOX层3a中，并且能够防止或者抑制栅极绝缘膜GI11的栅极耐压增加。
另一方面，在周边电路区域AR2中，能够相对缩短n-型半导体区域EX21与栅电极GE2之间的重叠长度，能够降低MISFETQL的关态泄漏电流。
并且，在本实施方式3的半导体装置的制造工序中，分别进行在存储器单元区域AR1中形成作为延伸区域的n-型半导体区域EX11的工序和在周边电路区域AR2中形成作为延伸区域的n-型半导体区域EX21的工序。
因此，能够使n-型半导体区域EX11中俯视观察时与栅电极GE11重叠的部分在栅极长度方向的长度LN11比n-型半导体区域EX21中俯视观察时与栅电极GE2重叠的部分在栅极长度方向的长度LN21长。
另外，在本实施方式3中，说明了将实施方式2的半导体装置中作为延伸区域的n-型半导体区域EX11与栅电极GE11之间的重叠长度加长的情况。因此，根据实施方式2和实施方式3的协同作用，防止或者抑制栅极耐压的增加的效果大于实施方式2的半导体装置。
另外，也能够将实施方式1的半导体装置中作为延伸区域的n-型半导体区域EX11与栅电极GE11之间的重叠长度加长。即，能够将本实施方式3的半导体装置应用于在写入动作时向栅电极GE11施加正极性的电位的情况。由此，与实施方式1相比，能够进一步降低栅极耐压。
以上，根据实施方式具体说明了本申请发明人完成的发明，但本发明不限于上述实施方式，当然能够在不脱离其宗旨的范围内进行各种变更。
标号说明
1SOI基板；
1a、2a上表面；
2支撑基板；
3、3a～3cBOX层；
4、4a～4cSOI层；
5绝缘膜；
6元件分离区域；
7元件分离槽；
8元件分离膜；
10层间绝缘膜；
AF反熔丝元件；
AR1存储器单元区域；
AR2、AR3周边电路区域；
AR4、AR5区域；
BL比特线；
CF1导电膜；
CNT接触孔；
DA1～DA4箭头；
EL电子；
EX11～EX15、EX21～EX24、EX31、EX32n-型半导体区域；
GE11、GE2、GE2、GE3栅电极；
GI11、GI12、GI2、GI3栅极绝缘膜；
HL空穴；
HM1硬质掩膜；
HM2、IF1～IF6、IFI绝缘膜；
IM1、IM2、IM21、IM22、IM3～IM7杂质离子；
LN11、LN21、LN22长度；
MC、MCA～MCD存储器单元；
ML存储器线；
NM1～NM5n-型半导体区域；
NR1～NR5n+型半导体区域；
OF1偏移隔离层；
PA对；
PG插头；
PR11、PR13、PR15部分；
PR12、PR14上层部；
PW1～PW3p型阱区域；
QH、QLMISFET；
R1、R10、R2～R4、R41、R42、R5～R9光致抗蚀剂膜；
RG1区域；
SBL基板偏压线；
SD11、SD12、SD21、SD22、SD31、SD32n+型半导体区域；
SF11～SF14、SF21、SF22侧壁隔离层；
SL选择线；
SL1～SL6硅层；
SS11～SS14、SS21、SS22、SS31、SS32侧面；
ST选择晶体管；
SW11～SW14、SW21、SW22侧壁隔离层；
SW31、SW32侧壁隔离层；
VMGp型半导体区域。

Claims (15)

1.一种半导体装置，其特征在于，
具备：半导体基板；和
反熔丝元件，形成于所述半导体基板，
所述半导体基板具有：
基体；
第1半导体区域，形成于所述基体的主面侧，且为第1导电型；
第1绝缘层，形成于所述第1半导体区域上；以及
第1半导体层，形成于所述第1绝缘层上，
所述反熔丝元件具有：
第1栅电极，隔着第1栅极绝缘膜形成于所述第1半导体层上；和
第2半导体区域，形成于相对于所述第1栅电极位于第1侧的部分的所述第1半导体层，且为与所述第1导电型相反的第2导电型，
由所述反熔丝元件形成存储元件，
在所述存储元件的写入动作时，向所述第1栅电极施加第1电位，并且向所述第1半导体区域施加与所述第1电位相同极性的第2电位。
2.根据权利要求1所述的半导体装置，其中，
在所述存储元件的读出动作时，所述第1半导体区域的电位是接地电位。
3.根据权利要求1所述的半导体装置，其中，
所述第1导电型是p型，
所述第2导电型是n型，
所述第1栅电极由n型的第1半导体膜构成，
所述第1电位和所述第2电位均为正电位。
4.根据权利要求1所述的半导体装置，其中，
所述第1导电型是p型，
所述第2导电型是n型，
所述第1栅电极由p型的第2半导体膜构成，
所述第1电位和所述第2电位均为负电位。
5.根据权利要求1所述的半导体装置，其中，
具有形成于所述半导体基板的第1场效应晶体管，
所述第1导电型是p型，
所述第2导电型是n型，
所述第1半导体区域形成于所述基体的所述主面侧的第1区域，
所述第1栅电极由被导入了n型的第1杂质的第3半导体膜构成，
所述半导体基板具有：
p型的第3半导体区域，形成于所述基体的所述主面侧的第2区域；
第2绝缘层，形成于所述第3半导体区域上；以及
第2半导体层，形成于所述第2绝缘层上，
所述第1场效应晶体管具有：
第2栅电极，隔着第2栅极绝缘膜形成于所述第2半导体层上；和
n型的第4半导体区域，形成于相对于所述第2栅电极位于第2侧的部分的所述第2半导体层，
所述第2栅电极由被导入了n型的第2杂质的第4半导体膜构成，
所述第1栅电极中的所述第1杂质的浓度比所述第2栅电极中的所述第2杂质的浓度低，
所述第1电位和所述第2电位均为负电位。
6.根据权利要求1所述的半导体装置，其中，
所述第1导电型是p型，
所述第2导电型是n型，
所述第1栅电极由被导入了n型的第3杂质的第5半导体膜构成，
与所述第1栅极绝缘膜接触的部分的所述第1栅电极中的所述第3杂质的浓度比所述第1栅电极的上层部中的所述第3杂质的浓度低，
所述第1电位和所述第2电位均为负电位。
7.根据权利要求1所述的半导体装置，其中，
具有形成于所述半导体基板的第2场效应晶体管，
所述第1导电型是p型，
所述第2导电型是n型，
所述第1半导体区域形成于所述基体的所述主面侧的第3区域，
所述第1栅电极由被导入了n型的第4杂质的第6半导体膜构成，
所述半导体基板具有：
p型的第5半导体区域，形成于所述基体的所述主面侧的第4区域；
第3绝缘层，形成于所述第5半导体区域上；以及
第3半导体层，形成于所述第3绝缘层上，
所述第2场效应晶体管具有：
第3栅电极，隔着第3栅极绝缘膜形成于所述第3半导体层上；和
n型的第6半导体区域，形成于相对于所述第3栅电极位于第3侧的部分的所述第3半导体层，
所述第3栅电极由被导入了n型的第5杂质的第7半导体膜构成，
所述第2半导体区域形成于相对于所述第1栅电极位于所述第1栅电极的第1栅极长度方向上的所述第1侧的部分的所述第1半导体层，
所述第6半导体区域形成于相对于所述第3栅电极位于所述第3栅电极的第2栅极长度方向上的所述第3侧的部分的所述第3半导体层，
所述第2半导体区域在俯视观察时与所述第1栅电极的所述第1侧的部分重叠，
所述第6半导体区域在俯视观察时与所述第3栅电极的所述第3侧的部分重叠，
所述第2半导体区域中与所述第1栅电极重叠的部分在所述第1栅极长度方向的长度比所述第6半导体区域中与所述第3栅电极重叠的部分在所述第2栅极长度方向的长度长。
8.根据权利要求1所述的半导体装置，其中，
具有形成于所述半导体基板的第3场效应晶体管，
所述第1半导体区域形成于所述基体的所述主面侧的第5区域，
所述半导体基板具有：
第7半导体区域，形成于所述基体的所述主面侧的第6区域，且为所述第1导电型；
第4绝缘层，形成于所述第7半导体区域上；以及
第4半导体层，形成于所述第4绝缘层上，
所述第3场效应晶体管具有：
第4栅电极，隔着第4栅极绝缘膜形成于所述第4半导体层上；和
第8半导体区域，形成于相对于所述第4栅电极位于第4侧的部分的所述第4半导体层，且为所述第2导电型，
在所述存储元件的写入动作时，向所述第8半导体区域施加与所述第2电位不同的第3电位。
9.根据权利要求1所述的半导体装置，其中，
具有形成于所述半导体基板的第4场效应晶体管，
所述第4场效应晶体管具有：
第5栅电极，隔着第5栅极绝缘膜形成于夹着所述第2半导体区域地与所述第1栅电极位于相反侧的部分的所述第1半导体层上；和
第9半导体区域，形成于夹着所述第5栅电极地与所述第2半导体区域位于相反侧的部分的所述第1半导体层，且为所述第2导电型，
所述反熔丝元件和所述第4场效应晶体管共用所述第2半导体区域，
由所述反熔丝元件和所述第4场效应晶体管形成所述存储元件，
通过对所述第1栅极绝缘膜进行绝缘击穿，向所述存储元件写入数据，
在所述存储元件的写入动作时，所述第9半导体区域的电位是接地电位，并且所述第4场效应晶体管是导通状态。
10.一种半导体装置，其特征在于，
具备：半导体基板；
反熔丝元件，形成于所述半导体基板；以及
场效应晶体管，形成于所述半导体基板，
所述半导体基板具有：
基体；
第1半导体区域，形成于所述基体的主面侧的第1区域，且为第1导电型；
第1绝缘层，形成于所述第1半导体区域上；
第1半导体层，形成于所述第1绝缘层上；
第2半导体区域，形成于所述基体的所述主面侧的第2区域，且为所述第1导电型；
第2绝缘层，形成于所述第2半导体区域上；以及
第2半导体层，形成于所述第2绝缘层上，
所述反熔丝元件具有：
第1栅电极，隔着第1栅极绝缘膜形成于所述第1半导体层上；和
第3半导体区域，形成于相对于所述第1栅电极位于第1侧的部分的所述第1半导体层，且为与所述第1导电型相反的第2导电型，
所述场效应晶体管具有：
第2栅电极，隔着第2栅极绝缘膜形成于所述第2半导体层上；和
第4半导体区域，形成于相对于所述第2栅电极位于第2侧的部分的所述第2半导体层，且为所述第2导电型，
由所述反熔丝元件形成存储元件，
所述第1栅电极由被导入了所述第2导电型的第1杂质的第1半导体膜构成，
所述第2栅电极由被导入了所述第2导电型的第2杂质的第2半导体膜构成，
所述第1栅电极中的所述第1杂质的浓度比所述第2栅电极中的所述第2杂质的浓度低。
11.根据权利要求10所述的半导体装置，其中，
与所述第1栅极绝缘膜接触的部分的所述第1栅电极中的所述第1杂质的浓度比所述第1栅电极的上层部中的所述第1杂质的浓度低。
12.根据权利要求10所述的半导体装置，其中，
所述第1导电型是p型，
所述第2导电型是n型，
在所述存储元件的写入动作时，向所述第1栅电极施加负的电位。
13.根据权利要求10所述的半导体装置，其中，
所述第3半导体区域形成于相对于所述第1栅电极位于所述第1栅电极的第1栅极长度方向上的所述第1侧的部分的所述第1半导体层，
所述第4半导体区域形成于相对于所述第2栅电极位于所述第2栅电极的第2栅极长度方向上的所述第2侧的部分的所述第2半导体层，
所述第3半导体区域在俯视观察时与所述第1栅电极的所述第1侧的部分重叠，
所述第4半导体区域在俯视观察时与所述第2栅电极的所述第2侧的部分重叠，
所述第3半导体区域中与所述第1栅电极重叠的部分在所述第1栅极长度方向的长度比所述第4半导体区域中与所述第2栅电极重叠的部分在所述第2栅极长度方向的长度长。
14.一种半导体装置的制造方法，其特征在于，
包括以下工序：
(a)工序，准备半导体基板；和
(b)工序，在所述半导体基板形成反熔丝元件和场效应晶体管，
在所述(a)工序中准备具有以下要素的所述半导体基板：基体；第1半导体区域，形成于所述基体的主面侧的第1区域，且为第1导电型；第1绝缘层，形成于所述第1半导体区域上；第1半导体层，形成于所述第1绝缘层上；第2半导体区域，形成于所述基体的所述主面侧的第2区域，且为所述第1导电型；第2绝缘层，形成于所述第2半导体区域上；以及第2半导体层，形成于所述第2绝缘层上，
所述(b)工序包括以下工序：
(b1)工序，隔着第1栅极绝缘膜在所述第1半导体层上形成由第1半导体膜构成的第1栅电极，在所述第1栅电极上形成保护膜，隔着第2栅极绝缘膜在所述第2半导体层上形成由第2半导体膜构成的第2栅电极；
(b2)工序，在所述第1栅电极的第1侧的第1侧面上形成第1侧壁隔离层；
(b3)工序，向夹着所述第1侧壁隔离层地与所述第1栅电极位于相反侧的部分的所述第1半导体层离子注入与所述第1导电型相反的第2导电型的第1杂质，从而形成所述第2导电型的第3半导体区域，不向所述第2半导体层离子注入所述第1杂质；
(b4)工序，在所述(b3)工序之后，将所述保护膜和所述第1侧壁隔离层去除；
(b5)工序，在所述(b4)工序之后，向位于所述第1栅电极和所述第3半导体区域之间的部分的所述第1半导体层离子注入所述第2导电型的第2杂质，从而形成所述第2导电型的第4半导体区域，向位于所述第2栅电极的第2侧的部分的所述第2半导体层离子注入所述第2导电型的第3杂质，从而形成所述第2导电型的第5半导体区域；
(b6)工序，在所述(b5)工序之后，在所述第1栅电极的所述第1侧面上形成第2侧壁隔离层，在所述第2栅电极的所述第2侧的第2侧面上形成第3侧壁隔离层；以及
(b7)工序，向夹着所述第3侧壁隔离层地与所述第2栅电极位于相反侧的部分的所述第2半导体层离子注入所述第2导电型的第4杂质，从而形成所述第2导电型的第6半导体区域，
在所述(b3)工序中，不向所述第1栅电极离子注入所述第1杂质，
在所述(b5)工序中，向所述第1栅电极离子注入所述第2杂质，
在所述(b7)工序中，向所述第2栅电极离子注入所述第4杂质，不向所述第1栅电极离子注入所述第4杂质，
所述第3半导体区域中的所述第1杂质的浓度比所述第4半导体区域中的所述第2杂质的浓度高，
所述第6半导体区域中的所述第4杂质的浓度比所述第5半导体区域中的所述第3杂质的浓度高，
在所述(b5)工序中被离子注入了所述第2杂质的所述第1栅电极中的所述第2杂质的浓度比在所述(b7)工序中被离子注入了所述第4杂质的所述第2栅电极中的所述第4杂质的浓度低。
15.根据权利要求14所述的半导体装置的制造方法，其中，
所述(b5)工序包括：
(b8)工序，向位于所述第1栅电极和所述第3半导体区域之间的部分的所述第1半导体层离子注入所述第2杂质，从而形成所述第4半导体区域；和
(b9)工序，在所述(b8)工序之前或者所述(b8)工序之后，向位于所述第2栅电极的所述第2侧的部分的所述第2半导体层离子注入所述第3杂质，从而形成所述第5半导体区域，
所述第4半导体区域形成于相对于所述第1栅电极位于所述第1栅电极的第1栅极长度方向上的所述第1侧的部分的所述第1半导体层，
所述第5半导体区域形成于相对于所述第2栅电极位于所述第2栅电极的第2栅极长度方向上的所述第2侧的部分的所述第2半导体层，
所述第4半导体区域在俯视观察时与所述第1栅电极的所述第1侧的部分重叠，
所述第5半导体区域在俯视观察时与所述第2栅电极的所述第2侧的部分重叠，
所述第4半导体区域中与所述第1栅电极重叠的部分在所述第1栅极长度方向的长度比所述第5半导体区域中与所述第2栅电极重叠的部分在所述第2栅极长度方向的长度长。
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