TW201541234A - 動態電壓餘量恢復 - Google Patents

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Abstract

在一實施例中，一積體電路包括一組件(例如，一處理器)之多個例項，及一控制電路。該等例項可經組態以在各種模式中操作。該等模式中之一些不能夠呈現電源供應器上之一最差狀況負載。該控制電路可經組態以監視該等例項且偵測該等例項操作所用之模式。基於該監視，該控制電路可請求恢復針對該等例項中之最差狀況條件而建立之電壓餘量之一部分。若該等例項將改變模式，則該等例項可經組態以向該控制電路請求模式改變。若該模式改變造成當前供應電壓量值之一增加(例如，以復原該經恢復電壓餘量之一些)，則該控制電路可造成該復原且准許該復原在授予該模式改變之前完成。

Description

動態電壓餘量恢復
本發明係關於積體電路中之電力管理之領域。
給定積體電路可包括多種組件，且在一些狀況下包括相同組件之多個例項。舉例而言，系統單晶片(SOC)可包括形成該SOC之中央處理單元(CPU)之一或多個處理器、一或多個記憶體控制器、諸如圖形器件之各種周邊電路、顯示控制器、影像處理組件、音訊處理組件、網路連接組件、周邊介面控制器等。每一組件經設計而以指定時脈頻率(或更簡稱為頻率)及相對應電力供應電壓量值操作。不同組件可具有不同操作點(頻率/電力供應電壓量值對)，且若電壓量值在使用期間不同，則在積體電路中可存在不同電力供應電壓平面。
在使用期間供應至組件之實際電力供應電壓量值大於組件被設計之電力供應電壓量值。差之相當大部分(被稱作電壓餘量，或簡單地被稱作餘量)考量潛在電壓損耗(被稱作電壓降或下降(droop))。特定地，在使用期間之電力供應電壓變化之顯著來源為由將電力供應至積體電路之電力管理單元與積體電路內之負載之間的電阻引起的電流-電阻(IR)降。電阻可包括板上之導體中之電阻、積體電路封裝之插腳與積體電路內之負載(例如，積體電路之組件)之間的導體中之電阻等。由組件汲取之電流愈大，IR降愈高。另外，電流之顯著改變造成暫態電壓下降(被稱作L*di/dt電壓下降，此係因為系統中之電感與暫 態電流改變之組合造成該下降)。為了確保組件在所有條件下適當地操作，針對組件假定最差狀況電流及di/dt條件且增加所需的電力供應電壓量值以確保即使最差狀況條件出現，由組件經歷之電力供應電壓量值亦足夠用於正確操作。當包括組件之多個例項(例如，多個處理器)時，假定所有例項在最差狀況下同時地操作且判定相對應電壓餘量。
維持比以其他情況所需之電力供應電壓量值高的電力供應電壓量值會犧牲電力及高端效能。IR降及L*di/dt下降係高度工作負載相依的，隨著作用中之例項之數目及工作負載是否正利用例項之電力最密集部分而變化。因此，在例項未將最差狀況負載呈現給電源供應器時，電壓餘量大於所需的電壓餘量且電力消耗高於必需的電力消耗。
在一實施例中，一積體電路包括一組件之多個例項，及一控制電路。該等例項可經組態以在各種模式中操作，該等模式中一些不能夠呈現電源供應器上之一最差狀況負載。該控制電路可經組態以監視該等例項且偵測該等例項操作所用之模式。基於該監視，該控制電路可請求恢復針對該等例項中之最差狀況條件而建立之電壓餘量之一部分。若該等例項將改變模式，則該等例項可經組態以向該控制電路請求模式改變。若該模式改變造成當前供應電壓量值之一增加(例如，以復原該經恢復電壓餘量之一些)，則該控制電路可造成該復原且准許該復原在授予該模式改變之前完成。在各種實施例中，可經由電力供應電壓量值之減小或相同電力供應電壓量值下的頻率之增加而發生該電壓餘量恢復。在一些實施例中，有效電力/效能比率可更佳且可隨著條件而動態地變化。
在一實施例中，該組件可為一SOC之處理器(CPU)。該處理器可包括用以執行各種類型之指令操作之指令執行管線。在某些模式中， 可停用該等指令執行管線中之一或多者，此可確保防止最差狀況電力供應負載。為了啟用或停用管線，該處理器可經組態以向該控制電路請求准許，該控制電路可經組態以監視該等處理器例項中每一者之該等模式以判定是否應復原電壓餘量恢復(部分地或完全地)，且在授予該請求之前復原該經恢復電壓餘量。
2‧‧‧線
3‧‧‧線
4‧‧‧線
5‧‧‧線
6‧‧‧線
7‧‧‧線
10‧‧‧系統單晶片(SOC)
12‧‧‧外部記憶體
14‧‧‧中央處理單元(CPU)複合體/組件
16‧‧‧自動電力狀態控制器(APSC)
18A‧‧‧周邊組件/周邊裝置
18B‧‧‧周邊組件/周邊裝置
22‧‧‧記憶體控制器/組件
27‧‧‧通信網狀架構
28‧‧‧中央處理單元(CPU)處理器/作用中處理器/非作用中處理器
30‧‧‧二階(L2)快取記憶體
32‧‧‧電力管理器(PMGR)/組件
40‧‧‧動態電壓及頻率管理(DVFM)表
42‧‧‧控制電路
44A‧‧‧暫存器
44B‧‧‧當前組態暫存器
44C‧‧‧暫存器
44D‧‧‧暫存器
46‧‧‧電壓調整電路
50‧‧‧決策區塊
52‧‧‧決策區塊
54‧‧‧區塊
56‧‧‧區塊
58‧‧‧決策區塊
60‧‧‧決策區塊
62‧‧‧區塊
64‧‧‧決策區塊
66‧‧‧區塊
68‧‧‧區塊
70‧‧‧決策區塊
72‧‧‧決策區塊
74‧‧‧決策區塊
76‧‧‧區塊
78‧‧‧區塊
80‧‧‧決策區塊
82‧‧‧決策區塊
84‧‧‧區塊
86‧‧‧決策區塊
88‧‧‧區塊
90‧‧‧前端
92‧‧‧指令快取記憶體
94‧‧‧排程器電路/排程器
96‧‧‧操作監視器電路
98‧‧‧浮點(FP)管控制電路/浮點(FP)控制電路/浮點(FP)管線控制電路
100A‧‧‧整數執行管線
100B‧‧‧整數執行管線
100C‧‧‧浮點(FP)執行管線
100D‧‧‧浮點(FP)執行管線
100E‧‧‧執行管線
102‧‧‧資料快取記憶體
104‧‧‧暫存器
106‧‧‧暫存器
110‧‧‧區塊
112‧‧‧決策區塊
114‧‧‧決策區塊
116‧‧‧決策區塊
118‧‧‧決策區塊
120‧‧‧區塊
122‧‧‧區塊
124‧‧‧區塊
126‧‧‧區塊
128‧‧‧決策區塊
130‧‧‧區塊
132‧‧‧區塊
134‧‧‧區塊
150‧‧‧系統
154‧‧‧周邊裝置
156‧‧‧電力管理單元(PMU)
160‧‧‧多工器
162‧‧‧加法器
164‧‧‧最小選擇電路
166‧‧‧加法器
以下詳細描述參考隨附圖式，現簡要描述該等圖式。
圖1為說明電壓及潛在電壓餘量恢復之圖。
圖2為系統單晶片(SOC)之一項實施例的方塊圖。
圖3為圖2中所展示之自動電力狀態控制器(APSC)之一項實施例的方塊圖。
圖4為說明用以執行電壓餘量恢復之APSC之一項實施例之操作的流程圖。
圖5為說明用以執行頻率恢復之APSC之一項實施例之操作的流程圖。
圖6為圖2中所展示之處理器之一項實施例的方塊圖。
圖7為說明圖6中所展示之操作監視器及管控制電路系統之一項實施例之操作的方塊圖。
圖8為系統之一項實施例的方塊圖。
圖9為圖3中所展示之電壓調整電路之一項實施例的方塊圖。
雖然本發明易受各種修改及替代形式影響，但本發明之特定實施例係借助於實例展示於圖式中且將在本文中進行詳細描述。然而，應理解，該等圖式及對該等圖式之詳細描述並不意欲將本發明限於所揭示之特定形式，而正相反，本發明意欲涵蓋屬於如由附加申請專利範圍所界定的本發明之精神及範疇之所有修改、等效者及替代例。本文中所使用之標題僅用於組織性目的，且不意謂用以限制描述之範 疇。如貫穿本申請案所使用，詞「可」以准許之意義(亦即，意謂有可能)而非強制性之意義(亦即，意謂必須)來使用。相似地，詞「包括」意謂包括但不限於。
可將各種單元、電路或其他組件描述為「經組態以」執行一或若干任務。在此等內容背景中，「經組態以」為通常意謂「具有電路系統，該電路系統」在操作期間執行該或該等任務的結構之廣泛敍述。因而，單元/電路/組件可經組態以執行任務(即使單元/電路/組件當前未接通)。一般而言，形成對應於「經組態以」之結構之電路系統可包括硬體電路。相似地，出於描述方便起見，可將各種單元/電路/組件描述為執行一或若干任務。此等描述應被解釋為包括片語「經組態以」。敍述經組態以執行一或多個任務之單元/電路/組件明確地意欲不調用35 U.S.C.§ 112第六段之對彼單元/電路/組件之解釋。
本說明書包括對「一項實施例」或「一實施例」之引用。片語「在一項實施例中」或「在一實施例中」之出現未必係指同一實施例，但通常預期包括特徵之任何組合的實施例，除非本文中明確地否認有關。可以與本發明一致之任何合適方式來組合特定特徵、結構或特性。
現轉向圖1，展示說明將安全地用於SOC中之處理器之不同操作模式之最小電力供應電壓量值的圖，該SOC諸如圖2中所展示且將在下文中進行更詳細論述之SOC。線2表示處理器經設計以正確地操作所用之最小電力供應電壓量值。亦即，在不存在由IR降、L*di/dt電壓下降及其他此等因素引起之電力供應電壓變化的情況下，由線2表示之電力供應電壓量值將足以確保處理器之正確操作。換言之，線2為將對將電力直接供應至處理器之理想電源供應器(無阻抗及無限電流容量)足夠的電力供應電壓量值。
線6表示在所有處理器在作用中而在准許來自每一處理器之最差狀況電力供應負載之高效能模式中執行的情況下之最小安全電力供應電壓量值。由線6表示之供應電壓量值包括相比於理想供應最小值之餘量(由線7表示)，以確保在歸因於「真實世界」因素而引入之任何供應電壓變化的情況下之正確操作，該等「真實世界」因素諸如電力供應分佈平面中之阻抗(例如，電阻及電感)及至封裝插腳之互連件、L*di/dt暫態效應等。
線4表示中間電力供應電壓量值。在最差狀況電力供應負載沒有可能來自處理器(或處理器中之至少一些)的情況下，中間位準將安全供使用。舉例而言，比所有處理器少的處理器可在執行中(例如，一些處理器可被時脈閘控或被電力閘控)。若並非所有處理器在執行中，則即使執行中處理器在高效能模式中，電源供應器上之總負載亦可小於在所有處理器在高效能模式中執行的情況下之最差狀況可能負載。另外或替代地，處理器中之一或多者可在低效能狀態中執行，低效能狀態不准許電力供應負載上之最差狀況負載由彼等處理器呈現。非作用中處理器及低效能狀態處理器兩者可為減小之安全電力供應電壓之因素。由於此等因素，可支援較低餘量(由圖1中之線5表示)。
因此，若處理器之模式在外部可控制，使得諸模式之間的轉變可不發生(除非外部控制器准許該等轉變)，則可恢復已內建至電力供應電壓量值之電壓餘量之一部分(由圖1中之線3表示)。因為電力供應電壓量值改變的執行耗費一些時間，所以使實際上恢復可用餘量可基於在外部控制處理器至較高效能(及潛在地較高電力供應負載)模式之轉變之能力。經電力閘控之處理器需要被通電以轉變至較高電力模式(例如，任何「接通」模式)，且因此可在外部控制彼轉變，此係因為電源供應器係在外部控制。對於時脈閘控狀況及處理器之狀態為較低效能但仍在執行中之狀況，可經由添加處理器與外部控制邏輯(例 如，下文所描述之自動電力狀態控制器)之間的通信來控制模式。處理器可偵測出希望至不同效能狀態之轉變，且可向自動電力狀態控制器請求該轉變。自動電力狀態控制器可確保不需要電力供應電壓量值增加來准許轉變，或可造成電力供應電壓增加，接著可准許轉變發生。可准許至較低效能模式之轉變，且在適用時可建立較低電力供應電壓量值。在准許轉變之前無需建立較低電力供應電壓量值，此係因為處理器將在較高電壓量值下適當地操作。
在具有由處理器與自動電力狀態控制器之間的介面提供之可控性的情況下，電壓餘量(或其一部分)可基於處理器操作所用之模式而安全地且動態地恢復。在此狀況下，電壓餘量可在處理器頻率保持恆定的同時改變。在另一實施例中，處理器頻率可在處理器模式指示比最差狀況負載小時增加。在另一實施例中，可實施電力供應電壓減低與頻率增加之組合。舉例而言，可針對少數處理器在執行中但該等處理器在高效能模式中執行之狀況實施升壓狀態。在升壓狀態中，可使用較高頻率。自動電力狀態控制器可監視自其他處理器之模式轉變，且可在模式之組合呈現電力供應負載大於升壓狀態可安全支援之電力供應負載之潛力的情況下轉變至不同狀態。在其他模式中，可藉由減小電力供應電壓量值來執行電壓餘量恢復。其他實施例可視需要包括更多升壓狀態。藉由減低電力供應電壓量值之餘量恢復在本文中可被稱作動態電壓餘量恢復-電壓(DVMR-V)。藉由增加頻率之餘量恢復可被稱作DVMR-頻率(DVMR-F)。
雖然以上論述及以下之各種實施例描述用於處理器之電壓餘量之恢復，但DVMR亦可應用於積體電路之其他組件。通常，支援一個以上模式(且模式中之至少一者確保最差狀況電力供應負載將不由組件呈現)之任何組件可使用DVMR。可使用組件與自動電力狀態控制器之間的介面而使該等模式之間的轉變如上文所論述地可控制。類似 於以上論述及以下對多個處理器之描述，多個組件可以此方式可控制。通常，組件可為總積體電路中的執行經定義組之功能性的任何離散界定之電路系統。可存在一組件之多個例項(例如，多個處理器)。例項可實質上相同，但可存在一些差異。舉例而言，處理器之例項可包括識別處理器為哪一例項之CPU ID。用於每一處理器之CPU ID可不同。
現轉向圖2，展示SOC 10之一項實施例的方塊圖，該SOC 10耦接至記憶體12及電力管理單元(PMU)156。如由名稱所暗示，SOC 10之組件可整合至單一半導體基板上以作為積體電路「晶片」。在一些實施例中，該等組件可實施於系統中之兩個或兩個以上離散晶片上。然而，SOC 10在本文中將被用作一實例。在所說明實施例中，SOC 10之組件包括：中央處理單元(CPU)複合體14、周邊組件18A至18B(更簡稱為「周邊裝置」)、記憶體控制器22、電力管理器(PMGR)32及通信網狀架構27。組件14、18A至18B、22及32全部可耦接至通信網狀架構27。記憶體控制器22可在使用期間耦接至記憶體12。在所說明實施例中，CPU複合體14包括一或多個處理器28、二階(L2)快取記憶體30及自動電力狀態控制器(APSC)16。
CPU處理器28可用作SOC 10之CPU。系統之CPU包括執行系統(諸如，作業系統)之主控制軟體之處理器。通常，由CPU在使用期間執行之軟體可控制系統之其他組件以實現系統之所要功能性。處理器28亦可執行其他軟體，諸如應用程式。應用程式可提供使用者功能性，且可為了較低層級器件控制而依賴於作業系統。因此，處理器28亦可被稱作應用程式處理器。CPU複合體14可進一步包括其他硬體，諸如L2快取記憶體30及/或及至系統之其他組件的介面(例如，至通信網狀架構27之介面)。
APSC 16可經組態以監視作用中處理器28及作用中處理器28之模 式。若電壓餘量或其一部分可基於受監視活動而回收，則APSC 16可執行DVMR-V或DVMR-F以恢復可用餘量。
在一項實施例中，最差狀況電力消耗可在處理器28中發生，例如，當含有最高電力消耗指令之程式碼在處理器28中重複地執行時。哪些指令為最高電力消耗指令可自處理器28之不同實施而變化。在一些狀況下，最高電力消耗指令可為特定類型之指令(例如，浮點指令相比於媒體或整數指令可電力消耗較高，或媒體指令可為最高電力消耗等)。該類型之指令內之特定指令可高於其他指令(例如，乘加浮點指令相比於其他浮點指令可電力消耗較高)。
此內容背景中，指令類型可指指令之一般操作及/或藉由指令進行操作之運算元類型。舉例而言，指令類型可包括自記憶體讀取資料及將資料寫入至記憶體之載入/儲存指令。指令類型可進一步包括對特定運算元類型(例如，浮點、向量、整數等)操作之算術/邏輯指令。
對於最高電力消耗指令類型，每一處理器28可包括執行彼類型之指令操作(op)之多個執行管線。處理器28可經組態以啟用/停用該等管線之一子集。因此，由APSC 16追蹤(且處理器28經組態以請求准許在之間轉變)之處理器模式可包括啟用多少管線。若啟用多個管線，則處理器28之最差狀況電力消耗可較高。若啟用較少管線，則最差狀況電力消耗可較低。
處理器28可經組態以監視所執行之指令之混合。若較高電力消耗操作在頻率上增加且停用執行管線中之一或多者，則處理器28可判定出應啟用執行管線中之一或多者。處理器28可使用至APSC 16之介面以請求管線之啟用，且可在被授予時啟用該等管線。類似地，若較高電力消耗操作在頻率上減低，則處理器28可判定出應停用一或多個執行管線且可向APSC 16請求管線之停用。藉由將管線之啟用/停用傳達至APSC 16，處理器28可准許APSC 16控制處理器28之最大電力供 應負載(且因此可准許回收電壓餘量)。
操作點可指用於CPU複合體14之電力供應電壓量值與操作頻率之組合。操作頻率可為時控處理器28之時脈之頻率。在一些狀況下，CPU複合體14中之其他電路系統可以自操作頻率導出之較低時脈頻率操作(例如，L2快取記憶體30可以較低時脈頻率操作)。操作頻率亦可被稱作時脈頻率或簡單地被稱作頻率。操作點亦可被稱作操作狀態或電力狀態。
通常，處理器可在被供電的情況下係作用中的。處理器可用於具有極小延遲之指令執行(例如，處理器可經時脈閘控，但可在指令準備好執行的情況下未經閘控)。處理器可在其被斷電或在另一低電力狀態中(其中顯著延遲可在可執行指令之前經歷)的情況下係非作用中的。舉例而言，若處理器需要鎖相迴路(PLL)之重設或重新鎖定，則處理器可為非作用中的(即使其保持被供電)。
通常，處理器可包括經組態以執行在由處理器實施之指令集架構中定義之指令的任何電路系統及/或微碼。處理器可涵蓋在具有其他組件之積體電路上實施的處理器核心，作為系統單晶片(SOC 10)或其他等級之整合。處理器可進一步涵蓋離散微處理器、處理器核心及/或整合至多晶片模組實施中之微處理器、實施為多個積體電路之處理器等。
記憶體控制器22可通常包括用於自SOC 10之其他組件接收記憶體操作及用於存取記憶體12以完成記憶體操作之電路系統。記憶體控制器22可經組態以存取任何類型之記憶體12。舉例而言，記憶體12可為靜態隨機存取記憶體(SRAM)、動態RAM(DRAM)，諸如包括雙資料速率(DDR、DDR2、DDR3、DDR4等)DRAM之同步DRAM(SDRAM)。可支援DDR DRAM之低電力/行動版本(例如，LPDDR、mDDR等)。記憶體控制器22可包括用於記憶體操作、用於將操作排序(且潛在地重 新排序)且將操作呈現給記憶體12之佇列。記憶體控制器22可進一步包括用以儲存等待寫入至記憶體之寫入資料及等待傳回至記憶體操作源之讀取資料的資料緩衝器。在一些實施例中，記憶體控制器22可包括用以儲存最近存取之記憶體資料之記憶體快取記憶體。舉例而言，在SOC實施中，記憶體快取記憶體可藉由避免自記憶體12對資料之重新存取(若預期不久將再次存取)來減小SOC中之電力消耗。在一些狀況下，記憶體快取記憶體亦可被稱作系統快取記憶體，與僅伺服某些組件的諸如L2快取記憶體30或處理器28中之快取記憶體的私用快取記憶體相對。另外，在一些實施例中，系統快取記憶體無需定位於記憶體控制器22內。
周邊裝置18A至18B可為包括於SOC 10中之額外硬體功能性的任何集合。舉例而言，周邊裝置18A至18B可包括視訊周邊裝置，諸如經組態以處理來自攝影機或其他影像感測器之影像擷取資料之影像信號處理器、經組態以在一或多個顯示器件上顯示視訊資料之顯示控制器、圖形處理單元(GPU)、視訊編碼器/解碼器、縮放器、旋轉器、調合器等。周邊裝置可包括音訊周邊裝置，諸如麥克風、揚聲器、至麥克風及揚聲器之介面、音訊處理器、數位信號處理器、混音器等。周邊裝置可包括用於在SOC 10外部之各種介面之介面控制器(例如，周邊裝置18B)，該等介面包括諸如通用串列匯流排(USB)、周邊組件互連(PCI)(包括快速PCI(PCIe))、串列及並列埠等之介面。周邊裝置可包括網路連接周邊裝置，諸如媒體存取控制器(MAC)。可包括硬體之任何集合。
通信網狀架構27可為用於在SOC 10之組件當中通信之任何通信互連件及協定。通信網狀架構27可以匯流排為基礎，包括共用匯流排組態、縱橫式組態及具有橋接器之階層式匯流排。通信網狀架構27亦可以封包為基礎，且可與橋接器成階層式、為縱橫式、點對點或其他 互連件。
PMGR 32可經組態以控制向PMU 156請求之供應電壓量值。可存在用於SOC 10的由PMU 156產生之多個供應電壓。舉例而言，在圖2中說明VCPU及VSOC。VCPU可為用於CPU複合體14之供應電壓。VSOC可通常為用於CPU複合體14外之SOC 10之其餘部分的供應電壓。在一些實施例中，可存在用於SOC 10之其餘部分之多個供應電壓。在一些實施例中，亦可存在用於CPU複合體14及/或SOC 10中之各種記憶體陣列之記憶體供應電壓。記憶體供應電壓可與供應至邏輯電路系統之電壓(例如，VCPU或VSOC)一起使用，該電壓可具有比確保穩固記憶體操作所需之電壓量值低的電壓量值。在一些實施例中，區域於各種組件之邏輯(例如，APSC 16)可控制該等組件之電力狀態，包括供電及斷電以及對於支援一個以上操作點之彼等組件之各種其他操作點。在其他實施例中，PMGR 32可控制SOC 10之其他組件之供電及斷電，或可支援對一些組件之區域控制與對其他組件之PMGR控制之組合。PMGR 32可在直接軟體控制下(例如，軟體可直接請求組件之供電及/或斷電)及/或可經組態以監視SOC 10且判定何時應對各種組件供電或斷電。
PMU 156可通常包括用以產生供應電壓且將彼等供應電壓提供至系統之其他組件(諸如，SOC 10、記憶體12)、各種晶片外周邊組件(圖2中未圖示)(諸如，顯示器件、影像感測器、使用者介面器件等)之電路。因此，PMU 156可包括可程式化電壓調節器、用以介接至SOC 10(且更特定地，至PMGR 32)以接收電壓請求之邏輯等。
應注意，SOC 10之組件之數目(及用於圖2中所展示(諸如，在CPU複合體14內)之彼等組件之子組件之數目)可在實施例間變化。可存在比圖2中所展示之數目多或少的每一組件/子組件。
圖3為APSC 16之一項實施例的方塊圖。在所說明實施例中， APSC 16包括動態電壓及頻率管理(DVFM)表40、控制電路42、暫存器44A至44D及電壓調整電路46。DVFM表40耦接至暫存器44B及44D、控制電路42以及電壓調整電路46。電壓調整電路46耦接至暫存器44C。控制電路42耦接至暫存器44A至44B，以接收CPU請求事件、提供CPU應答事件以及將區選擇提供至電壓調整電路46。暫存器44C及44D之輸出分別經輸送至PMGR 32及時脈控制(ClkCtl)單元(未圖示)。
DVFM表40包括多個輸入項，該多個輸入項可運用描述各種操作點或狀態(由圖3中之DVFM狀態欄指示)之資料而程式化。暫存器44A可運用來自軟體之目標操作點選擇(TgtSel)而程式化，從而識別用於CPU複合體14之所要操作點。目標操作點可用作用於實施DVFM-F之狀況之上限。可藉由基於選定輸入項中之資料而動態地變化所請求的電力供應電壓量值來實施DVFM-V。因此，控制電路42可經組態以將目標操作點選擇或基於DVFM-F而產生之選擇寫入至當前組態暫存器44B。暫存器44B可耦接至表40上之讀取埠，且可由表40輸出來自相對應輸入項之資料。
DVFM表40之每一輸入項中之資料可描述一操作點。資料可包括電力供應電壓量值(圖3中之伏特欄)及操作頻率(圖3中之頻率欄)之指示。電力供應電壓量值可為用於對應頻率之「安全」電壓。亦即，若CPU複合體14在安全電壓下被供電，則可達成正確操作，即使在所有處理器28呈現電源供應器上之最差狀況負載之狀況下。資料可進一步包括可藉由DVFM-V施加的自安全電力供應電壓量值之減小的指示。特定言之，在所說明實施例中，可支援每操作點三個減小：Vr0、Vr1及Vr2。電壓減小中每一者可對應於處理器28之模式之「區」，其表示處理器28作為整體可在處理器中現行之模式之組合中呈現的不同最大負載。可以任何所要方式來量測該等區。用於該等區之臨限值之對應 集合(t0、t1及t2)可程式化至狀態輸入項中且可與當前區量測相比較以判定區(且因此判定供選擇之正確電壓減小)。
在本實施例中，可根據處理器「權重」來量測該等區。權重可表示處理器之模式，其中較大權重指示較高可能負載，且較低權重表示較低可能負載。非作用中處理器28可具有為0之權重。在可停用執行高電力消耗操作之執行管線之實施例中，較高數目個經啟用高電力消耗執行管線引起較高權重。舉例而言，在一項實施例中，作用中處理器28可具有啟用一個高電力執行管線的模式。此組態可具有為1之權重。作用中處理器28可具有啟用所有執行管線的另一模式。此組態可具有為2(或3或4，此取決於相對電力消耗差及/或執行管線之數目)之權重。控制電路42可經組態以維持當前處理器權重之執行總數(例如，處理器28之權重之總和)。在處理器28請求模式轉變時，控制電路42可經組態以調整執行總權重。控制電路42可經組態以比較總權重與臨限值以判定當前區，且控制電路42可產生至電壓調整電路46之用以指示當前區之區選擇信號。
回應於區選擇信號，電壓調整電路可經組態以選擇相對應電壓調整(Vr0、Vr1、Vr2或0(若在區3中))以自安全電力供應電壓量值(來自輸入項之伏特欄位)減去以產生當前所請求的電力供應電壓量值。當前所請求量值可儲存於暫存器44C中且經傳輸至PMGR 32。在一實施例中，對DVFM之電壓調整可與基於操作溫度之熱電壓調整並行地實施。來自所有源之總調整可限於在一實施例中可經程式化至APSC 16中之最大值。舉例而言，圖9為電壓調整電路46之一項實施例的方塊圖。在所說明實施例中，多工器(mux)160經耦接以接收來自表40之電壓調整(Vr0、Vr1、Vr2或0(若在區3中))及來自控制電路42之區選擇。多工器160可回應於區選擇而選擇電壓調整且將選定電壓調整輸出至加法器162，該加法器162亦可接收由溫度引起之電壓調整 (Vtemp)。可由溫度補償邏輯(未圖示)提供Vtemp。一般而言，在各種實施例中可存在任何數目個電壓調整源，且可將來自此等其他源之調整添加至來自表40之調整以達到總調整。如上文所提及，總調整可限於可經由最小選擇電路164而實現的最大值(圖9中之最大調整)，該最小選擇電路164經耦接以接收加法器162之輸出及最大調整。最大調整在一實施例中亦可儲存於表40中，或可在暫存器中經程式化或在其他實施例中以其他方式提供。來自最小選擇電路164之所得調整可耦合至加法器166上之輸入，該加法器166可自提供自表40之電壓量值減去所得調整以產生當前所請求的電壓量值(圖9中之CurVol)。
亦可於輸入項中供應最大權重(圖3中之最大權重欄位)。控制電路可經組態以將處理器之總執行權重限於最大權重。在一實施例中，最大權重可用作DVFM-F實施之部分。若輸入項為升壓頻率輸入項，則控制電路42可經組態以使用最大權重以判定出應作出對較低DVFM狀態之改變使得可在處理器28中進行所要轉變。亦即，不再可使用升壓頻率，此係因為處理器中之活動增加，此需要升壓頻率減小。在此狀況下，控制電路42可經組態以減小暫存器44B中所指示之狀態，從而引起電力供應電壓及/或頻率改變。
現轉向圖4，展示說明用以實施DVMR-V之APSC 16之一項實施例之操作的流程圖。雖然為易於理解起見以特定次序展示區塊，但可使用其他次序。可在APSC 16中之組合邏輯電路系統中並行地執行區塊。區塊、區塊之組合及/或流程圖整體上可遍及多個時脈循環而管線作業。APSC 16可經組態以實施圖4中所展示之操作。
可回應於來自處理器28中之一者的在模式之間轉變之請求而實施圖4之操作。轉變之請求亦可包括對處理器供電或斷電之請求。供電/斷電請求可由PMGR 32或管理喚醒及關斷處理器28之其他電路系統來傳輸。斷電可造成權重之減低，且供電可造成權重之增加。若所 請求轉變造成權重之減低(決策區塊50，「是」支路)，則控制電路42可經組態以判定減低之權重是否引起區改變(決策區塊52)。亦即，控制電路42可經組態以比較減低之權重與來自當前DVFM狀態輸入項之區臨限值以判定區是否改變。若是(決策區塊52，「是」支路)，則控制電路42可經組態以將新區選擇傳輸至電壓調整電路46(區塊54)。在任一狀況下，控制電路42可經組態以授予來自處理器28之請求(區塊56)，此係因為當前組態可安全地操作減小之負載。亦即，至減小之電壓之轉變無需在授予請求之前發生。
若請求造成權重之增加(決策區塊58，「是」支路)，則控制電路42可經組態以比較增加之權重與最大權重及區臨限值(決策區塊60及64)。若增加之權重不小於或等於最大權重(決策區塊60，「否」支路)，則控制電路42可經組態以拒絕所請求改變(區塊62)。拒絕所請求改變可包括將權重保持在當前設定。在一實施例中，可預期最大權重未經設定為低於最大可能權重。若增加之權重小於或等於最大權重(決策區塊60，「是」支路)且增加之權重未造成區改變(決策區塊64，「否」支路)，則控制電路42可經組態以授予請求(區塊66)。若增加之權重小於或等於最大權重(決策區塊60，「是」支路)且增加之權重造成區改變(決策區塊64，「是」支路)，則控制電路42可經組態以傳輸新區選擇(區塊68)。在此狀況下，控制電路42可經組態以在授予請求(區塊66)之前等待至新電力供應電壓量值之改變完成，此係因為可需要較高電力供應電壓量值以安全地管理潛在較高電力供應負載。
接下來轉向圖5，展示說明用以實施DVMR-F之APSC 16之一項實施例之操作的流程圖。圖5中所說明之操作可與圖4中所展示之操作並行地實施，及/或可與圖4中所展示之操作整合。雖然為易於理解起見以特定次序展示區塊，但可使用其他次序。可在APSC 16中之組合邏輯電路系統中並行地執行區塊。區塊、區塊之組合及/或流程圖整 體上可遍及多個時脈循環而管線作業。APSC 16可經組態以實施圖5中所展示之操作。
可回應於來自處理器28中之一者的在模式之間轉變之請求(及/或處理器供電/斷電請求)而實施圖5之操作。若所請求轉變造成權重之減低(決策區塊70，「是」支路)，則控制電路42可經組態以判定減低之權重是否將准許CPU複合體14在較高DVFM狀態(例如，具有在相同電力供應電壓量值下具有較高操作頻率、具有較高電力供應電壓量值及較高頻率等之較高效能操作點的狀態)下操作。在所說明實施例中，控制電路42可經組態以藉由比較授予請求之後的總權重與較高狀態之最大權重而判定較高狀態是否可能(決策區塊72)。若是(決策區塊72，「是」支路)且較高狀態小於或等於暫存器44A中所指示之目標狀態(決策區塊74，「是」支路)，則控制電路42可經組態以起始至較高狀態之轉變(區塊76)。舉例而言，控制電路42可經組態以更新暫存器44B以選擇較高狀態。相對應頻率及電壓可傳輸至PMGR 32及時脈控制單元以造成至新操作點之轉變。在一實施例中，控制電路42可經組態以傳輸區選擇，該區選擇引起為0之電力供應電壓量值減小，直至轉變完成且穩定為止。在任一狀況下，控制電路42可經組態以授予來自處理器28之請求(區塊78)，此係因為當前組態可安全地操作減小之負載。
若請求造成權重之增加(決策區塊80，「是」支路)，則控制電路42可經組態以比較增加之權重與當前狀態之最大權重(決策區塊82)。若增加之權重不小於或等於最大權重(決策區塊82，「否」支路)，則控制電路42可經組態以起始至較低狀態之轉變(區塊84)。起始至較低狀態之轉變亦可包括檢查增加之權重小於或等於較低狀態中之最大權重。若否，則可選擇更低狀態。控制電路42可經組態以等待轉變完成(決策區塊86)，且可授予請求(區塊88)。若增加之權重小於或等於最 大權重(決策區塊82，「是」支路)，則控制電路42可經組態以授予請求(區塊88)。
接下來轉向圖6，展示處理器28中之一者之一項實施例之一部分的方塊圖。在圖6之實施例中，處理器28包括：前端90，其包括指令快取記憶體92；排程器電路94，其包括操作監視器電路96及浮點(FP)管控制電路98；執行管線之一集合，諸如管線100A至100E；及資料快取記憶體102。前端90可耦接至排程器94，該排程器可耦接至執行管線100A至100E。執行管線100E可耦接至資料快取記憶體102。操作監視器96可耦接至FP管控制電路98，FP管控制電路98可耦接至至APSC 16之CPU請求/應答介面。
前端90可經組態以自指令快取記憶體92提取指令。前端90可包括各種分支預測機構、下一次提取預測器，及/或准許沿著理論式指令路徑提取以提供供執行之指令之其他理論式指令串流機構。前端90在一些實施例中亦可包括解碼電路系統以解碼指令。指令串流可通常為安排執行以實現總任務之指令集。若處理器28實施無序處理，則可無序地執行串流。串流可未必以連續位址儲存於記憶體中，此係因為分支及其類似者可使提取在不同於下一順序位址的位址處繼續。前端90可進一步包括用以將經提取指令解碼成操作之解碼電路系統及/或微寫碼，如下文所提及。在實施暫存器重新命名之實施例中，前端90可經組態以執行暫存器重新命名。
指令可為由處理器28實施之指令集架構中所定義之可執行實體。存在多種指令集架構(例如，最初由Intel開發的x86架構、來自ARM Holdings之ARM，來自IBM/Motorola的Power and PowerPC等)。在指令集架構中定義每一指令，包括每一指令於記憶體中之寫碼、每一指令之操作，及每一指令對暫存器、記憶體位置及/或其他處理器狀態之影響。指令集架構之給定實施可直接執行每一指令，但可經由 處理器硬體中之解碼及其他操控來變更每一指令之形式。另一實施可將至少一些指令解碼成多個指令操作以供處理器28中之執行單元執行。在一些實施例中，可將一些指令微寫碼。因此，術語「指令操作」可在本文中用以係指處理器28中之執行管線經組態以作為單一實體而執行之操作。指令可具有與指令操作之一對一對應性，且在一些狀況下，指令操作可為指令(可能在處理器28之內部在形式方面經修改)。指令亦可具有與指令操作之一對一個以上(一對多)對應性。指令操作可在本文中更簡稱為「操作」。
排程器電路94(或更簡稱為排程器94)可耦接以自前端90接收操作且可經組態以對操作進行排程以供執行管線100A至100E執行。通常，排程器94可經組態以監視由排程器94保持之操作，從而識別輸入運算元「就緒」之操作，且對就緒且使執行資源(例如，執行管線)可用以執行操作之最早操作進行排程。特定地，基於給定操作之執行潛時，排程器94可判定取決於給定操作之輸出暫存器之操作何時就緒(至少相對於關於給定操作之相依性)。可最早對相依操作進行排程，使得該等相依操作在可轉遞輸入運算元時達到執行階段或其他資料轉遞階段。在發佈與執行/轉遞之間可存在一或多個管線階段(例如，暫存器檔案讀取階段)，且可基於管線延遲以及提供運算元之操作之執行潛時而對操作進行排程。
排程器94可經進一步組態以監視高電力消耗操作之執行。在本實施例中，浮點(FP)操作可被認為是高電力消耗操作。其他實施例可將其他操作或操作之子集定義為高電力消耗操作。因此，處理器28可包括用於執行FP操作之模式。諸如整數操作或記憶體(載入/儲存)操作之其他操作可不為高電力消耗操作，且因此出於限制電力供應負載之目的而未調節該等操作。FP控制電路98可經組態以實施該等模式。在一實施例中，可存在三種模式：斷電、在啟用一個FP執行管線的情況 下通電，及在啟用所有FP執行管線的情況下通電。在其他實施例中，可存在用於所啟用之額外數目個管線(但少於所有管線)之額外模式。通常，FP管控制電路98可經組態以將FP操作之發佈限於經啟用之FP執行管線100C至100D。另外，FP管控制電路98可經組態以傳達模式改變請求(增加之權重或減低之權重)且回應於模式改變授予而啟用/停用FP執行管線。
操作監視器電路96可經組態以偵測是應增加抑或減低模式。舉例而言，操作監視器電路96可維持總操作發佈計數及FP操作發佈計數(例如，圖6中之暫存器104及106)。一旦總操作發佈計數達到某一值，操作監視器即可比較FP操作計數與指示經啟用FP執行管線之數目應增加之一或多個臨限值。舉例而言，若FP操作之數目大於指定臨限值，則經啟用FP執行管線之數目應增加以改良效能。若FP操作之數目小於指定臨限值，則可藉由停用FP執行管線中之一或多者而使效能不顯著減低。操作監視器電路96可將潛在模式改變傳達至FP管控制電路98且可重設暫存器104及106中之計數。在一實施例中，臨限值亦可在操作監視器電路96中可程式化。用於啟用較多FP執行管線及停用FP執行管線之分離臨限值可經實施以提供模式改變請求中之遲滯。
因為FP操作發佈計數係在總計數達到某一位準時與臨限值相比較，所以該等比較可實際上判定經執行之指令串流中之FP操作之相對數目。其他實施例可比較發佈計數或以其他方式來判定FP操作對總數之相對數目。
執行管線100A至100E可包括經組態以執行由排程器94發佈之操作之電路系統。因此，該電路系統可包括執行針對每一操作所指定之操作及轉遞結果以供儲存之運算元提取(例如，自未圖示之一或多個暫存器檔案)。在各種實施例中，執行管線100A至100E可針對相關聯類型之運算元執行計算運算，諸如邏輯運算、數學運算或按位元運 算。更特定言之，整數執行管線100A至100B可執行涉及整數運算元之計算運算，浮點執行管線可執行涉及浮點運算元之計算運算，且向量執行管線可執行涉及向量運算元之計算運算。任何合適組態可供執行單元使用，此取決於控管特定處理器設計之架構及效能參數之特定組態。另外，執行管線可包括用以執行記憶體操作(例如，載入操作及/或儲存操作)之管線，諸如執行管線100E。執行管線100E可經組態以存取資料快取記憶體102以執行記憶體操作。因此，操作類型可基於待執行之操作(例如，記憶體相對於算術/邏輯)及/或運算元之類型(整數、浮點等)。
針對每一操作類型而提供之執行管線之數目可自一個至多個變化，且可自不同實施而變化。因此，在各種實施例中可存在一或多個整數執行管線、一或多個浮點執行管線、一或多個向量執行管線、一或多個載入/儲存執行管線等。
通常，排程器可為經組態以接收操作且對操作進行排程以供執行之任何電路系統。排程器可為集中式的(例如，集中式排程器或集中式保留站)，其對操作進行排程以供在所有執行管線中執行。排程器亦可為分散式的(例如，保留站)，其接收特定類型之操作及/或用於特定執行管線之操作且對特定類型之操作及/或用於特定執行管線之操作進行排程。可在各種實施例中實施任何排程器。
指令快取記憶體92及資料快取記憶體102可說明任何快取結構。舉例而言，所說明之快取記憶體92及102可為Harvard架構(用於指令提取之分離指令快取記憶體及用於針對記憶體參考操作之資料讀取/寫入之資料快取記憶體)。在其他實施例中，快取記憶體92及102可合併為共用指令及資料快取記憶體。可使用任何容量及組態(例如，集合相聯、直接映射、全相聯等)。
現轉向圖7，展示說明操作監視器電路96及FP管控制電路98之一 項實施例之操作的流程圖。雖然為易於理解起見以特定次序展示區塊，但可使用其他次序。可在操作監視器電路96及/或FP管控制電路98中之組合邏輯電路系統中並行地執行區塊。區塊、區塊之組合及/或流程圖整體上可遍及多個時脈循環而管線作業。操作監視器電路96及/或FP管控制電路98可經組態以實施圖7中所展示之操作。
操作監視器電路96可經組態以分別基於所發佈之操作之數目及所發佈之FP操作之數目而更新操作計數器(區塊110)。若所發佈之操作之總數目匹配FP操作發佈計數待評估所在之窗(決策區塊112，「是」支路)，則操作監視器電路96可經組態以比較FP操作發佈計數與高效能及低效能臨限值(決策區塊114及116)。若FP操作發佈計數大於高效能臨限值(決策區塊114，「是」支路)，則操作監視器電路96可向FP管控制電路98指示模式可增加至高效能模式。若處理器28之當前模式為低效能模式(例如，僅一個FP執行管線經啟用)(決策區塊118，「是」支路)，則FP管控制電路98可經組態以傳輸增加處理器28之權重之請求，因此模式可改變至高效能模式(區塊120)。在任一狀況下，操作監視器電路96可經組態以清除操作發佈計數(區塊122)。若FP管控制電路98已傳輸權重增加請求，則FP管控制電路98可經組態以等待來自APSC 16之授予(區塊124)，且回應於該授予可啟用額外FP執行管線(區塊126)。
若FP操作發佈計數小於低效能臨限值(決策區塊116，「是」支路)，則操作監視器電路96可向FP管控制電路98指示模式可減低至低效能模式。若處理器28之當前模式為高效能模式(例如，所有FP執行管線經啟用)(決策區塊128，「是」支路)，則FP管控制電路98可經組態以停用額外FP執行管線(區塊130)。FP管控制電路98可經組態以請求處理器28之權重之減低(區塊132)且等待來自APSC 16之授予(區塊134)。在任一狀況下，操作監視器電路96可經組態以清除操作發佈計 數(區塊122)。
接下來轉向圖8，展示系統150之一項實施例之方塊圖。在所說明實施例中，系統150包括耦接至一或多個周邊裝置154及外部記憶體12之SOC 10的至少一個例項。提供將供應電壓供應至SOC 10以及將一或多個供應電壓供應至記憶體12及/或周邊裝置154之PMU 156。在一些實施例中，可包括SOC 10之一個以上例項(且亦可包括一個以上記憶體12)。
周邊裝置154可取決於系統150之類型而包括任何所要電路系統。舉例而言，在一項實施例中，系統150可為行動器件(例如，個人數位助理(PDA)、智慧型手機等)，且周邊裝置154可包括用於各種類型之無線通信(諸如wifi、藍芽、蜂巢式、全球定位系統等)之器件。周邊裝置154亦可包括額外儲存器，包括RAM儲存器、固態儲存器或磁碟儲存器。周邊裝置154可包括諸如顯示螢幕之使用者介面器件，包括觸控式顯示螢幕或多點觸控顯示螢幕、鍵盤或其他輸入器件、麥克風、揚聲器等。在其他實施例中，系統150可為任何類型之計算系統(例如，桌上型個人電腦、膝上型電腦、工作站、迷你膝上型電腦(net top)等)。
外部記憶體12可包括任何類型之記憶體。舉例而言，外部記憶體12可為SRAM、動態RAM(DRAM)，諸如同步DRAM(SDRAM)、雙資料速率(DDR、DDR2、DDR3等)SDRAM、RAMBUS DRAM、DDR DRAM之低電力版本(例如，LPDDR、mDDR等)等。外部記憶體12可包括記憶體器件所安裝的之一或多個記憶體模組，諸如單列直插記憶體模組(SIMM)、雙列直插記憶體模組(DIMM)等。替代地，外部記憶體12可包括以疊層晶片或疊層封裝實施安裝於SOC 10上之一或多個記憶體器件。
對於熟習此項技術者而言，一旦完全瞭解上述揭示內容，眾多 變化及修改便將變得顯而易見。意欲將以下申請專利範圍解釋為涵蓋所有此等變化及修改。
16‧‧‧自動電力狀態控制器(APSC)
32‧‧‧電源管理器(PMGR)
40‧‧‧動態電壓及頻率管理(DVFM)表
42‧‧‧控制電路
44A‧‧‧暫存器
44B‧‧‧當前組態暫存器
44C‧‧‧暫存器
44D‧‧‧暫存器
46‧‧‧電壓調整電路

Claims (20)

  1. 一種系統，其包含：一組件之複數個例項，其中每一例項在複數個模式中可操作；耦接至該複數個例項之一控制電路，其中該控制電路經組態以偵測出該複數個例項中之一或多者在該複數個模式中之一第一模式中操作，其中該第一模式排除最差狀況電力供應負載，針對其在經程式化至該系統中以供應至該複數個例項之一電力供應電壓量值中建立一電壓餘量，且其中該控制電路經組態以回應於偵測出該複數個例項中之該一或多者在該第一模式中操作而請求一減小之電力供應電壓量值。
  2. 如請求項1之系統，其中該組件係一處理器，且其中該處理器包括經組態以執行一第一類型之操作的複數個執行管線，且其中該第一模式包括停用該複數個執行管線中之一或多者。
  3. 如請求項1之系統，其中該組件之一第一例項經組態以請求至一第二模式之一轉變，在該第二模式中准許該最差狀況電力供應負載，且其中該控制電路經組態以在授予該請求之前增加該電力供應電壓量值。
  4. 如請求項3之系統，其中該第一例項經組態以請求至該第一模式之一轉變，且其中該控制電路經組態以授予該請求，且其中該控制電路經組態以判定出至該第一模式之該轉變准許該電力供應電壓量值之一減低，且其中該控制電路經組態以回應於該判定而減低該電力供應電壓量值。
  5. 如請求項1之系統，其中該控制電路包含針對該複數個組件可准許的電力供應電壓量值及頻率設定之一表，且其中該表之每一 輸入項進一步包括基於該複數個例項之該等模式而可准許的一或多個電壓量值減小，且其中該控制電路經組態以回應於該電力供應電壓量值及來自該表之一當前選定輸入項之該一或多個電壓量值減小而判定該減小之電力供應電壓量值。
  6. 如請求項5之系統，其中該控制電路經組態以維持表示該複數個例項操作所用之該複數個模式之一組合之一值，其中該複數個例項之不同例項在該複數個模式之不同模式中同時可操作，且其中該值控制選擇該一或多個電壓量值減小中的哪一者用以產生該所請求的電力供應電壓量值。
  7. 如請求項6之系統，其中該表中之每一輸入項進一步包括用於該值之一最大值，且其中該控制電路經組態以回應於該值達到該最大值而不准許至該複數個模式中之一或多者之轉變。
  8. 如請求項7之系統，其中該表之第一輸入項包括超過可准許極限之一供應電壓量值及頻率組合，其中該控制電路經組態以回應於針對該複數個例項中之一者的該複數個模式之間的一所請求改變之該最大值被超過而自該第一輸入項轉變至另一輸入項。
  9. 一種方法，其包含：針對用以在一第一頻率下操作之一組件之複數個例項建立一第一電力供應電壓量值，其中該第一電力供應電壓量值包括假定來自該複數個例項之最差狀況電力供應負載之一餘量；監視該複數個例項以判定出該複數個例項中之至少一第一例項在不准許針對該第一例項之該最差狀況電力供應負載之一模式中操作；及回應於該監視而回收該餘量之一部分。
  10. 如請求項9之方法，其中該回收包含：在以相同頻率操作時減小該電力供應電壓量值。
  11. 如請求項9之方法，其中該回收包含：在以相同電力供應電壓量值操作時增加該第一頻率。
  12. 如請求項9之方法，其進一步包含：該第一例項請求該模式之一改變；且該監視包含：接收針對模式之該改變之該請求；判定出該回收將回應於模式之該改變而減低；及藉由增加一所請求的電力供應電壓量值而減低該回收。
  13. 如請求項12之方法，其中該監視進一步包含：偵測出該電力供應電壓量值增加已完成；及授予針對模式之該改變之該請求。
  14. 如請求項9之方法，其中該監視包含：自該複數個例項接收針對模式之改變的請求；授予該等請求中之至少一些；及累積指示該複數個例項中之該等模式之一淨效應之一值。
  15. 如請求項14之方法，其中該值限於用於該第一電力供應電壓量值及該第一頻率之一最大量，其中該授予包含不授予該等請求中之至少一者，此係因為該值將超過該最大量。
  16. 如請求項14之方法，其進一步包含在授予一第一請求之前改變該第一頻率及該第一電力供應電壓量值中之一者或兩者。
  17. 如請求項14之方法，其進一步包含授予改變至減低該值而無需供應電壓量值或頻率之一先前改變之一模式之一請求。
  18. 一種處理器，其包含：經組態以執行一第一類型之操作的複數個執行管線；及一控制電路，其經組態以防止對該複數個執行管線中之至少一第一執行管線發佈操作，其中該控制電路經組態以傳輸准許 對該第一執行管線發佈操作之一請求且在准許對該第一執行管線發佈操作之前接收一授予。
  19. 如請求項18之處理器，其進一步包含經組態以執行除該第一類型外的其他類型之操作的第二複數個執行管線，其中該控制電路不防止對該第二複數個執行管線發佈操作。
  20. 如請求項19之處理器，其進一步包含耦接至該控制電路之一監視器電路，其中該監視器電路經組態以監視發佈至該複數個執行管線之第一數目個操作及發佈至該第二複數個執行管線之第二數目個操作，其中該控制電路經組態以回應於該第二數目個操作超過對應於該第一數目個操作之一臨限值而傳輸該請求。
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