KR101980502B1 - 동적 전압 마진 복구 - Google Patents

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존 에이치. 밀리어스
콘라드 에이치. 지에슬러
다니엘 씨. 머리
종석 이
로힛 쿠마르
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애플 인크.
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Abstract

일 실시예에서, 집적회로는 컴포넌트(예를 들어, 프로세서)의 다수의 인스턴스들 및 제어 회로를 포함한다. 인스턴스들은 다양한 모드들에서 동작하도록 구성될 수 있다. 모드들 중 일부는 전원 상에 최악의 경우의 부하를 제공하는 것이 불가능하다. 제어 회로는 인스턴스들을 모니터링하고, 인스턴스들이 동작하고 있는 모드들을 검출하도록 구성될 수 있다. 모니터링에 기초하여, 제어 회로는 인스턴스들에서의 최악의 경우의 조건들에 대해 설정된 전압 마진의 일부분을 복구할 것을 요청할 수 있다. 인스턴스들이 모드들을 변경해야 할 경우, 그것들은 제어 회로로부터 모드 변경을 요청하도록 구성될 수 있다. 모드 변경이 현재 공급 전압 크기의 증가를 일으킬 경우(예를 들어, 복구된 전압 마진의 일부를 복원하기 위해), 제어 회로는 복원을 일으키고 모드 변경을 허가하기 전에 그것을 완료하도록 허용할 수 있다.

Description

동적 전압 마진 복구{DYNAMIC VOLTAGE MARGIN RECOVERY}
본 발명은 집적회로 내의 전력 관리 분야에 관한 것이다.
소정의 집적회로는 다양한 컴포넌트들을 포함할 수 있으며, 일부 경우들에서 동일한 컴포넌트의 다수의 인스턴스들을 포함할 수 있다. 예를 들어, 시스템 온 칩(SOC)은 SOC의 중앙 처리 장치(CPU)들을 형성하는 하나 이상의 프로세서, 하나 이상의 메모리 제어기, 다양한 주변장치 회로들, 예컨대 그래픽 디바이스들, 디스플레이 제어기들, 이미지 처리 컴포넌트들, 오디오 처리 컴포넌트들, 네트워킹 컴포넌트들, 주변장치 인터페이스 제어기들 등을 포함할 수 있다. 각각의 컴포넌트는 특정된 클록 주파수(또는, 보다 간단히, 주파수), 및 대응하는 전원 전압 크기에서 동작하도록 설계된다. 상이한 컴포넌트들은 상이한 동작점(operating point)들(주파수/전원 전압 크기 쌍들)을 가질 수 있으며, 전압 크기들이 사용 동안에 상이한 경우 집적회로 내에는 상이한 전원 전압 평면들이 있을 수 있다.
사용 동안 컴포넌트로 공급되는 실제 전원 전압 크기는, 컴포넌트가 설계된 전원 전압 크기보다 더 크다. 차이(전압 마진 또는 단순히 마진으로 지칭됨)의 상당 부분은 잠재적인 전압 손실(전압 강하(drop) 또는 저하(droop)로 지칭됨)을 설명한다. 특히, 사용 동안 전원 전압 변동의 중요한 소스들은, 집적회로로 전력을 공급하는 전력 관리 유닛과 집적회로 내의 부하들 사이의 저항으로 인한, 전류-저항(IR) 강하이다. 저항은 기판 상의 전도체들 내의 저항, 집적회로 패키지의 핀들과 집적회로 내의 부하들(예를 들어, 집적회로의 컴포넌트들) 사이의 전도체들 내의 저항 등을 포함할 수 있다. 컴포넌트에 의해 인출되는 전류가 클수록, IR 강하는 더 높다. 또한, 전류의 큰 변화는 과도 전압 저하(L * di/dt 전압 저하로 지칭되며, 이는 시스템 내의 인덕턴스와 과도 전류 변화의 조합이 저하를 일으키기 때문임)를 일으킨다. 컴포넌트들이 모든 조건들 하에서 적절하게 동작하도록 보장하기 위하여, 최악의 경우의(worst-case) 전류 및 di/dt 조건들이 컴포넌트에 대하여 가정되며, 요구되는 전원 전압 크기가 증가되어, 최악의 경우의 조건들이 발생하고 있더라도 컴포넌트에 의해 겪게 되는 전원 전압 크기는 정확한 동작을 하기에 충분하도록 보장된다. 컴포넌트의 다수의 인스턴스들이 포함될 때(예를 들어, 다수의 프로세서들), 인스턴스들 모두가 동시에 최악의 경우에서 동작하는 것으로 가정되고, 대응하는 전압 마진이 결정된다.
다른 식으로 요구되는 것보다 더 높은 전원 전압 크기를 유지하는 것은 고급(high end) 성능을 희생시킨다. IR 강하 및 L * di/dt 저하는 작업부하(workload)에 크게 의존하여, 활성인 인스턴스들의 개수에 따라, 그리고 작업부하가 인스턴스들의 가장 전력 집중적인 부분들을 이용하고 있는지 여부에 따라 변화한다. 따라서, 인스턴스들이 최악의 경우의 부하들을 전원에 제공하고 있지 않은 시간들에서, 전압 마진은 요구되는 것보다 더 크고 전력 소비는 필요한 것보다 더 높다.
일 실시예에서, 집적회로는 컴포넌트의 다수의 인스턴스들 및 제어 회로를 포함한다. 인스턴스들은 다양한 모드들에서 동작하도록 구성될 수 있으며, 모드들 중 일부는 전원 상에 최악의 경우의 부하를 제공할 수 없다. 제어 회로는 인스턴스들을 모니터링하고 인스턴스들이 동작하고 있는 모드들을 검출하도록 구성될 수 있다. 모니터링에 기초하여, 제어 회로는 인스턴스들 내의 최악의 경우의 조건들에 대해 설정된 전압 마진의 일부분을 복구할(recover) 것을 요청할 수 있다. 인스턴스들이 모드들을 변경해야 할 경우, 그것들은 제어 회로로부터 모드 변경을 요청하도록 구성될 수 있다. 모드 변경이 현재 공급 전압 크기의 증가를 일으키는 경우(예를 들어, 복구된 전압 마진의 일부를 복원(restore)하기 위해), 제어 회로는 복원을 일으키고 모드 변경을 허가하기 전에 그것을 완료하도록 허용할 수 있다. 다양한 실시예들에서, 전압 마진 복구는 전원 전압 크기의 감소, 또는 동일한 전원 전압 크기에서의 주파수의 증가를 통해 발생할 수 있다. 유효 전력/성능 비율은 더욱 최적화될 수 있으며, 일부 실시예들에서, 조건들에 따라 동적으로 변할 수 있다.
일 실시예에서, 컴포넌트는 SOC의 프로세서(CPU)일 수 있다. 프로세서는 다양한 유형의 명령어 연산들을 실행하는 명령어 실행 파이프라인들을 포함할 수 있다. 소정 모드들에서, 명령어 실행 파이프라인들 중 하나 이상이 디스에이블될 수 있으며, 이는 최악의 경우의 전원 부하가 방지되는 것을 보장할 수 있다. 파이프라인들을 인에이블 또는 디스에이블하기 위하여, 프로세서는 제어 회로로부터 허가를 요청하도록 구성될 수 있으며, 제어 회로는, 전압 마진 복구가 (부분적으로 또는 전체적으로) 복원될지를 결정하기 위하여 프로세서 인스턴스들 각각의 모드들을 모니터링하고 요청을 허가하기 전에 복구된 전압 마진을 복원하도록 구성될 수 있다.
하기의 상세한 설명은 첨부 도면들을 참조하며, 이제 도면들이 간단히 설명된다.
도 1은 전압들 및 잠재적인 전압 마진 복구를 도시하는 도면이다.
도 2는 시스템 온 칩(SOC)의 일 실시예의 블록도이다.
도 3은 도 2에 도시된 자동 전력 상태 제어기(automatic power state controller, APSC)의 일 실시예의 블록도이다.
도 4는 전압 마진 복구를 수행하는 APSC의 일 실시예의 동작을 도시하는 흐름도이다.
도 5는 주파수 복구를 수행하는 APSC의 일 실시예의 동작을 도시하는 흐름도이다.
도 6은 도 2에 도시된 프로세서의 일 실시예의 블록도이다.
도 7은 도 6에 도시된 op 모니터 및 파이프 제어 회로의 일 실시예의 동작을 도시하는 블록도이다.
도 8은 시스템의 일 실시예의 블록도이다.
도 9는 도 3에 도시된 전압 조정 회로의 일 실시예의 블록도이다.
본 발명은 다양한 수정들 및 대안적인 형태들을 허용하지만, 본 발명의 특정 실시예들이 도면에서 예시로서 도시되고 본 명세서에서 상세히 설명될 것이다. 그러나, 도면들 및 이에 대한 상세한 설명은 본 발명을 개시된 특정 형태로 제한하도록 의도되는 것이 아니며, 반대로, 첨부된 청구범위에 의해 정의되는 바와 같은 본 발명의 사상 및 범주 내에 있는 모든 수정들, 등가들 및 대안들을 포괄하려는 의도로 이해하여야 한다. 본 명세서에서 사용되는 표제들은 오직 구성을 위한 것이며 설명의 범주를 제한하기 위해 사용되는 것으로 의도되지 않는다. 본 출원 전반에 걸쳐 사용되는 바와 같이, "일 수 있다(may)"라는 단어는 의무적인 의미(즉, "이어야만 한다(must)"를 의미)라기보다 오히려 허용의 의미(즉, "~에 대해 가능성을 갖는다"는 의미)로 사용된다. 유사하게, "포함하다(include, includes)" 및 "포함하는(including)"이라는 단어는, 포함하지만 이로 제한되지 않음을 의미한다.
다양한 유닛들, 회로들 또는 다른 컴포넌트들이 작업 또는 작업들을 수행"하도록 구성"되는 것으로 설명될 수 있다. 그러한 맥락에서, "~하도록 구성된"은 동작 동안에 작업 또는 작업들을 수행하는 "회로를 갖는"을 일반적으로 의미하는 구조의 광의의 설명이다. 이와 같이, 유닛/회로/컴포넌트는 유닛/회로/컴포넌트가 현재 온(on) 상태가 아닐 시에도 작업을 수행하도록 구성될 수 있다. 일반적으로, "~하도록 구성되는"에 대응하는 구조를 형성하는 회로는 하드웨어 회로들을 포함할 수 있다. 유사하게, 설명의 편의를 위해, 다양한 유닛들/회로들/컴포넌트들은 작업 또는 작업들을 수행하는 것으로 설명될 수 있다. 그러한 설명은 "~하도록 구성된"이라는 문구를 포함하는 것으로 해석되어야 한다. 하나 이상의 작업을 수행하도록 구성된 유닛/회로/컴포넌트를 언급하는 것은 그 유닛/회로/컴포넌트에 대해 35 U.S.C. § 112, 6항의 해석을 적용하지 않고자 명백히 의도되는 것이다.
본 명세서는 "일 실시예" 또는 "실시예"에 대한 참조를 포함한다. 본 명세서에서 명시적으로 부인하지 않는다면, 임의의 특징들의 조합을 포함하는 실시예들이 일반적으로 고려되더라도, "일 실시예에서" 또는 "실시예에서"라는 문구가 나타난다고 해서 반드시 동일한 실시예를 지칭하지는 않는다. 특정 특징들, 구조들 또는 특성들이 본 개시 내용과 일관성을 유지하는 임의의 적합한 방식으로 조합될 수 있다.
이제 도 1을 참조하면, 도 2에 도시되고 이하에서 보다 상세히 논의되는 것과 같은, SOC 내의 프로세서들의 상이한 동작 모드들에서 사용하기에 안전할 최소 전원 전압 크기들을 예시하는 도면이 도시된다. 라인(2)는, 프로세서들이 정확하게 동작하도록 설계되는 최소 전원 전압 크기를 나타낸다. 즉, IR 강하, L * di/dt 전압 저하, 및 다른 그러한 인자들로 인한 전원 전압 변동의 부재 시, 라인(2)에 의해 표시되는 전원 전압 크기는 프로세서들의 정확한 동작을 보장하기에 충분할 것이다. 다른 방식으로 보면, 라인(2)는, 프로세서들로 직접 전력을 공급하는 이상적 전원(임피던스가 없고, 전류 용량이 무한대임) 상에서 충분할 전원 전압 크기이다.
라인(6)은, 모든 프로세서들이 활성이며, 각각의 프로세서로부터 최악의 경우의 전원 부하를 허용하는 고성능 모드에서 실행되고 있는 경우의, 최소 안전 전원 전압 크기를 나타낸다. 라인(6)에 의해 표현되는 공급 전압 크기는, 패키지 핀들로의 상호연결부 및 전원 분배 평면들 내의 임피던스(예컨대, 저항 및 인덕턴스), L * di/dt 과도 영향들 등과 같은 "실제 세계" 인자들로 인해 도입되는 임의의 공급 전압 변동을 가지면서 올바른 동작을 보장하기 위한, 이상적 공급 최소값 위의 마진(라인(7)에 의해 표현됨)을 포함한다.
라인(4)는 중간 전원 전압 크기를 나타낸다. 중간 레벨은, 최악의 경우의 전원 부하가 프로세서들(또는 프로세서들의 적어도 일부)로부터 가능하지 않은 경우 사용하기에 안전할 것이다. 예를 들어, 모든 프로세서들보다 더 적은 프로세서들이 실행되고 있을 수 있다(예를 들어, 일부가 클록 게이팅 또는 전력 게이팅될 수 있다). 모든 프로세서들이 실행되고 있지는 않은 경우, 비록 실행중인 프로세서들이 고성능 모드에 있을지라도, 전원 상의 전체 부하는, 모든 프로세서들이 고성능 모드에서 실행되고 있는 경우에 최악의 경우의 가능한 부하보다 더 적을 수 있다. 추가적으로 또는 대안적으로, 프로세서들 중 하나 이상은 저성능 상태에서 실행되고 있을 수 있어서, 전원 부하 상에서 최악의 경우의 부하가 그러한 프로세서들에 의해 제공되는 것을 허용하지 않는다. 비활성 프로세서들 및 저성능 상태 프로세서들 둘 모두는, 감소된 안전한 전원 전압에서의 인자들일 수 있다. 이들 인자 때문에, (도 1의 라인(5)에 의해 표현되는) 더 낮은 마진이 지원될 수 있다.
따라서, 프로세서들의 모드들이 외부에서 제어가능하다면, 외부 제어기가 전환들을 허용하지 않는 한 모드들 사이의 전환은 발생하지 않을 수 있어서, 전원 전압 크기에 내장된 전압 마진의 일부분이 복구될 수 있다(도 1의 라인(3)에 의해 표현됨). 전원 전압 크기 변화는 수행하는 데 시간이 걸리기 때문에, 이용가능한 마진을 실제로 복구하는 것은, 더 높은 성능(그리고 잠재적으로 더 높은 전원 부하) 모드로의 프로세서들의 변환을 외부에서 제어하는 능력에 근거를 둘 수 있다. 전력 게이팅되는 프로세서들은 더 높은 전력 모드로 전환하기 위해 전원이 온될 필요가 있으며(예를 들어, 임의의 "온" 모드), 따라서 그러한 전환은, 전원이 외부에서 제어되기 때문에, 외부에서 제어될 수 있다. 클록-게이팅된 경우들에서 그리고 프로세서의 상태가 더 낮은 성능이지만 여전히 실행되는 경우들에서, 모드는 프로세서와 외부 제어 로직(예를 들어, 이하에서 기술되는 자동 전력 상태 제어기) 사이의 통신의 추가를 통해 제어될 수 있다. 프로세서는 상이한 성능 상태로의 전환이 요구된다는 것을 검출할 수 있고, 자동 전력 상태 제어기로부터 전환을 요청할 수 있다. 자동 전력 상태 제어기는 전원 전압 크기 증가가 전환을 허용하는 데 필요하지 않도록 보장할 수 있거나, 또는 전원 전압 증가를 일으킬 수 있어서, 이어서 전환이 발생하도록 허용할 수 있다. 더 낮은 성능 모드들로의 전환들이 허용될 수 있고, 적용가능한 경우, 더 낮은 전원 전압 크기가 설정될 수 있다. 더 낮은 전원 전압 크기는 전환을 허용하기 전에 설정될 필요가 없으며, 이는 프로세서가 더 높은 전압 크기에서 적절하게 동작할 것이기 때문이다.
프로세서들과 자동 전력 상태 제어기 사이의 인터페이스에 의해 제공되는 제어가능성으로 인해, 전압 마진(또는 그 일부분)은 프로세서들이 동작하고 있는 모드들에 기초하여 안전하고 동적으로 복구될 수 있다. 이러한 경우에서, 전압 마진은, 프로세서 주파수가 일정하게 유지되면서, 변화될 수 있다. 다른 실시예에서, 프로세서 주파수는, 프로세서 모드들이 최악의 경우의 부하보다 낮은 것을 나타낼 때 증가될 수 있다. 또 다른 실시예에서, 전원 전압의 감소와 주파수의 증가의 조합이 구현될 수 있다. 예를 들어, 더 적은 수의 프로세서들이 실행되고 있지만, 이들이 고성능 모드에서 실행되고 있는 경우들에 대해, 부스트(boost) 상태가 구현될 수 있다. 부스트 상태에서, 더 높은 주파수가 이용될 수 있다. 자동 전력 상태 제어기는 다른 프로세서들로부터 모드 전환들을 모니터링할 수 있으며, 모드들의 조합이 부스트 상태가 안전하게 지원할 수 있는 것보다 더 큰 전원 부하에 대한 가능성을 나타내는 경우에 상이한 상태로 전환할 수 있다. 다른 모드들에서, 전압 마진 회복은 전원 전압 크기를 감소시킴으로써 수행될 수 있다. 다른 실시예들은, 원하는 경우, 더 많은 부스트 상태들을 포함할 수 있다. 전원 전압 크기를 감소시키는 것에 의한 마진의 복구는, 본 명세서에서, 동적 전압 마진 복구(dynamic voltage margin recovery) - 전압 (DVMR-V)으로 지칭될 수 있다. 주파수를 증가시키는 것에 의한 마진의 복구는, DVMR-주파수(DVMR-F)로 지칭될 수 있다.
위의 논의 및 이하의 다양한 실시예들이 프로세서들에 대한 전압 마진의 복구를 설명하지만, DVMR은 집적회로의 다른 컴포넌트들에도 적용될 수 있다. 일반적으로, 하나 초과의 모드를 지원하는 임의의 컴포넌트는 - 모드들 중 적어도 하나는 최악의 경우의 전원 부하가 컴포넌트에 의해 제공되지 않을 것임을 보장함 - DVMR을 채용할 수 있다. 모드들 사이의 전환들은, 컴포넌트와 자동 전력 상태 제어기 사이의 인터페이스를 이용하여, 전술한 바와 같이 제어가능할 수 있다. 다수의 컴포넌트들은, 위의 논의 및 다수의 프로세서들의 이하의 설명과 유사하게, 이러한 방식으로 제어가능할 수 있다. 일반적으로, 컴포넌트는, 전체적인 집적회로 내에서 정의된 세트의 기능성을 수행하는 임의의 개별적으로-정의된 회로일 수 있다. 컴포넌트의 다수의 인스턴스들(예를 들어, 다수의 프로세서들)이 존재할 수 있다. 약간의 차이가 있을 수 있지만, 인스턴스들은 실질적으로 동일할 수 있다. 예를 들어, 프로세서들의 인스턴스들은, 프로세서가 어떤 인스턴스인지를 식별하는 CPU ID를 포함할 수 있다. 각각의 프로세서에 대한 CPU ID는 상이할 수 있다.
이제 도 2를 참조하면, SOC(10)의 일 실시예의 블록도가, 메모리(12) 및 전력 관리 유닛(PMU)(156)에 연결된 것으로 도시된다. 이름에서 암시되는 바와 같이, SOC(10)의 컴포넌트들은 집적 회로 "칩"처럼 단일 반도체 기판 상에 집적될 수 있다. 일부 실시예들에서, 컴포넌트들은 시스템 내의 둘 이상의 별개의 칩 상에서 구현될 수 있다. 그러나, SOC(10)는 본 명세서에서 예로서 사용될 것이다. 예시된 실시예에서, SOC(10)의 컴포넌트들은 중앙 처리 장치(CPU) 컴플렉스(14), 주변 컴포넌트들(18A, 18B)(더 간단하게, "주변장치들"), 메모리 제어기(22), 전력 관리자(PMGR)(32), 및 통신 패브릭(communication fabric)(27)을 포함한다. 컴포넌트들(14, 18A, 18B, 22, 32)은 모두 통신 패브릭(27)에 연결될 수 있다. 메모리 제어기(22)는 사용 중에 메모리(12)에 연결될 수 있다. 도시된 실시예에서, CPU 컴플렉스(14)는 하나 이상의 프로세서(28), 레벨 2(L2) 캐시(30), 및 자동 전력 상태 제어기(APSC)(16)를 포함한다.
CPU 프로세서들(28)은 SOC(10)의 CPU로서 기능할 수 있다. 시스템의 CPU는 시스템의 메인 제어 소프트웨어, 예컨대 운영체제를 실행하는 프로세서(들)를 포함한다. 일반적으로, 사용 동안 CPU에 의해 실행되는 소프트웨어는 시스템의 다른 컴포넌트들을 제어하여 원하는 시스템의 기능성을 실현할 수 있다. 프로세서들(28)은 또한 다른 소프트웨어, 예컨대 애플리케이션 프로그램들을 실행할 수 있다. 애플리케이션 프로그램들은 사용자 기능성을 제공할 수 있고, 하위 레벨 디바이스 제어를 위해 운영체제에 의존할 수 있다. 따라서, 프로세서들(28)은 또한 애플리케이션 프로세서들로 지칭될 수 있다. CPU 컴플렉스(14)는 다른 하드웨어, 예컨대 L2 캐시(30) 및/또는 시스템의 다른 컴포넌트들에 대한 인터페이스(예를 들어, 통신 패브릭(27)에 대한 인터페이스)를 추가로 포함할 수 있다.
APSC(16)는 활성 프로세서들(28) 및 활성 프로세서들(28)의 모드들을 모니터링하도록 구성될 수 있다. 전압 마진, 또는 그 일부가 모니터링된 활동에 기초하여 회수(reclaim)될 수 있는 경우, APSC(16)는 이용가능한 마진을 복구하기 위해 DVMR-V 또는 DVMR-F를 수행할 수 있다.
일 실시예에서, 최악의 경우의 전력 소모는, 예를 들어, 최고 전력-소모 명령어들을 포함하는 코드가 프로세서(28)에서 반복적으로 실행될 때, 프로세서(28)에서 발생할 수 있다. 어떤 명령어들이 최고 전력-소모 명령어들인지는 프로세서들(28)의 구현에 따라 달라질 수 있다. 일부 경우들에서, 최고-전력 소모 명령어들은 특정 유형의 명령어일 수 있다(예를 들어, 부동 소수점 명령어들이 미디어 또는 정수 명령어들보다 전력-소모가 더 높을 수 있거나, 또는 미디어 명령어들이 전력-소모가 최고일 수 있는 것 등). 그러한 유형의 명령어 내에서 특정 명령어들은 다른 것들보다 더 높을 수 있다(예를 들어, 승산-가산 부동 소수점 명령어들은 다른 부동 소수점 명령어보다 전력-소모가 더 높을 수 있다).
이러한 맥락에서, 명령어 유형은, 명령어의 일반적 연산 및/또는 명령어에 의해 연산되는 피연산자 유형을 지칭할 수 있다. 예를 들어, 명령어 유형들은, 데이터를 메모리로부터 판독하고 메모리로 기입하는 로드/저장 명령어들을 포함할 수 있다. 명령어 유형들은 특정 피연산자 유형들(예를 들어, 부동 소수점, 벡터, 정수 등)에 대해 동작하는 산술/로직 명령어들을 추가로 포함할 수 있다.
최고 전력-소모 명령어 유형의 경우, 각각의 프로세서(28)는 그 유형의 명령어 연산들(op들)을 실행하는 다수의 실행 파이프라인들을 포함할 수 있다. 프로세서(28)는 파이프라인들의 서브셋을 인에이블/디스에이블하도록 구성될 수 있다. 따라서, APSC(16)에 의해 추적되는(그리고 프로세서(28)가 그 사이에서 전환하기 위해 승인를 요청하도록 구성되는) 프로세서 모드들은 파이프라인들 중 몇 개가 인에이블되는지를 포함할 수 있다. 다수의 파이프라인들이 인에이블되는 경우, 프로세서(28)의 최악의 경우의 전력 소모는 더 높을 수 있다. 더 적은 수의 파이프라인들이 인에이블되는 경우, 최악의 경우의 전력 소모는 더 낮을 수 있다.
프로세서(28)는 실행되고 있는 명령어들의 혼합(mix)을 모니터링하도록 구성될 수 있다. 더 높은 전력을 소모하는 op들의 주파수가 증가하고 있고 실행 파이프라인들 중 하나 이상이 디스에이블되는 경우, 프로세서(28)는 실행 파이프라인들 중 하나 이상이 인에이블되어야 함을 결정할 수 있다. 프로세서(28)는 파이프라인들의 인에이블을 요청하기 위해 APSC(16)로의 인터페이스를 사용할 수 있고, 허가되면 파이프라인들을 인에이블할 수 있다. 유사하게, 더 높은 전력을 소모하는 op들의 주파수가 감소하고 있는 경우, 프로세서(28)는, 하나 이상의 실행 파이프라인이 디스에이블되어야 함을 결정할 수 있고, APSC(16)로부터 파이프라인들의 디스에이블을 요청할 수 있다. 파이프라인들의 인에이블/디스에이블을 APSC(16)로 전달함으로써, 프로세서(28)는 APSC(16)로 하여금 프로세서들(28)의 최대 전원 부하를 제어하도록 허용할 수 있다(그리고 이에 따라 전압 마진이 회수되도록 허용할 수 있다).
동작점은 CPU 컴플렉스(14)에 대한 전원 전압 크기 및 동작 주파수의 조합을 지칭할 수 있다. 동작 주파수는 프로세서들(28)을 클록하는 클록의 주파수일 수 있다. 일부 경우들에서, CPU 컴플렉스(14) 내의 다른 회로는 동작 주파수로부터 도출된 더 낮은 클록 주파수에서 동작할 수 있다(예를 들어, L2 캐시(30)는 더 낮은 클록 주파수에서 동작할 수 있다). 동작 주파수는 또한 클록 주파수 또는 간단히 주파수로 지칭될 수 있다. 동작점은 또한 동작 상태 또는 전력 상태로 지칭될 수 있다.
일반적으로, 프로세서는 그것에 전원이 투입되는 경우 활성화될 수 있다. 프로세서는 거의 지연이 없이 명령어 실행에 이용가능할 수 있다(예를 들어, 그것은 클록 게이트될 수 있지만, 명령어들이 실행할 준비가 된 경우 언게이트될(ungated) 수 있다). 프로세서는, 그것의 전원이 오프인 경우, 또는 명령어들이 실행될 수 있기 전에 큰 지연을 겪게 될 수 있는 다른 저전력 상태인 경우에, 비활성일 수 있다. 예를 들어, 프로세서가 위상 고정 루프(PLL)의 리셋 또는 재잠금을 요구하는 경우, 그것은 그것의 전원이 유지될지라도 비활성일 수 있다.
일반적으로, 프로세서는 프로세서에 의해 구현된 명령어 세트 아키텍처에 정의된 명령어들을 실행하도록 구성된 임의의 회로 및/또는 마이크로코드를 포함할 수 있다. 프로세서들은 시스템 온 칩(SOC(10)) 또는 다른 레벨들의 통합부로서 다른 컴포넌트들과 함께 집적회로 상에서 구현된 프로세서 코어들을 망라할 수 있다. 프로세서들은 별개의 마이크로프로세서들, 프로세서 코어들 및/또는 멀티칩 모듈 구현부들 내에 집적화된 마이크로프로세서들, 다수의 집적 회로들로서 구현된 프로세서들, 기타 등등을 더 망라할 수 있다.
메모리 제어기(22)는 일반적으로, SOC(10)의 다른 컴포넌트들로부터 메모리 동작들을 수신하고, 메모리(12)에 액세스하여 메모리 동작들을 완료하기 위한 회로를 포함할 수 있다. 메모리 제어기(22)는 임의의 유형의 메모리(12)에 액세스하도록 구성될 수 있다. 예를 들어, 메모리(12)는 SRAM(static random access memory), DRAM(dynamic RAM), 예컨대 더블 데이터 레이트(DDR, DDR2, DDR3, DDR4 등) DRAM을 포함하는 SDRAM(synchronous DRAM)일 수 있다. 저전력/모바일 버전들의 DDR DRAM(예컨대, LPDDR, mDDR 등)이 지원될 수 있다. 메모리 제어기(22)는, 동작들을 지시하고(그리고 잠재적으로 재지시하고) 동작들을 메모리(12)에 제시하는, 메모리 동작들을 위한 큐(queue)들을 포함할 수 있다. 메모리 제어기(22)는 메모리로의 기입을 기다리는 기입 데이터 및 메모리 동작의 소스로의 복귀를 기다리는 판독 데이터를 저장하는 데이터 버퍼들을 추가로 포함할 수 있다. 일부 실시예들에서, 메모리 제어기(22)는 최근에 액세스된 메모리 데이터를 저장하는 메모리 캐시를 포함할 수 있다. SOC 구현예들에서, 예를 들어, 메모리 캐시는, 곧 다시 액세스될 것으로 예상되는 경우에 메모리(12)로부터의 데이터의 재-액세스를 피함으로써, SOC에서의 전력 소모를 감소시킬 수 있다. 일부 경우들에서, 메모리 캐시는 또한, 소정의 컴포넌트들만을 제공하는 전용 캐시(private cache)들 그 예로서 프로세서들(28) 내의 L2 캐시(30) 또는 캐시들과 상반되는 것과 같은, 시스템 캐시로서 지칭될 수 있다. 추가적으로, 일부 실시예들서, 시스템 캐시는 메모리 제어기(22) 내에 위치될 필요가 없다.
주변장치들(18A, 18B)은 SOC(10)에 포함된 추가 하드웨어 기능성의 임의의 세트일 수 있다. 예를 들어, 주변장치들(18A, 18B)은 비디오 주변장치들 그 예로서 카메라 또는 다른 이미지 센서로부터의 이미지 캡처 데이터를 처리하도록 구성된 이미지 신호 프로세서, 하나 이상의 디스플레이 디바이스 상에 비디오 데이터를 표시하도록 구성된 디스플레이 제어기들, 그래픽 처리 유닛(GPU)들, 비디오 인코더/디코더들, 스케일러(scaler)들, 로테이터(rotator)들, 블렌더(blender)들 등을 포함할 수 있다. 주변장치들은 오디오 주변장치, 예컨대 마이크로폰, 스피커, 마이크로폰 및 스피커에 대한 인터페이스, 오디오 프로세서, 디지털 신호 프로세서, 믹서 등을 포함할 수 있다. 주변장치들은 SOC(10)의 외부에 있는 다양한 인터페이스들(예를 들어, 주변장치(18B))에 대한 인터페이스 제어기들을 포함할 수 있고, 인터페이스들에는 USB(Universal Serial Bus), PCIe(PCI Express)를 포함하는 PCI(peripheral component interconnect), 직렬 및 병렬 포트 등이 포함된다. 주변장치들은 네트워킹 주변장치들, 예컨대 MAC(media access controller)들을 포함할 수 있다. 하드웨어의 임의의 세트가 포함될 수 있다.
통신 패브릭(27)은 SOC(10)의 컴포넌트들 간의 통신을 위한 임의의 통신 상호연결부 및 프로토콜일 수 있다. 통신 패브릭(27)은 공유 버스 구성, 크로스 바(cross bar) 구성, 및 브릿지를 갖는 계층적 버스를 포함하는, 버스 기반일 수 있다. 또한, 통신 패브릭(27)은 패킷-기반일 수 있고, 브릿지를 갖는 계층, 크로스 바, 지점 간(point-to-point), 또는 다른 상호연결부일 수 있다.
PMGR(32)는 PMU(156)로부터 요청된 공급 전압 크기들을 제어하도록 구성될 수 있다. SOC(10)를 위해 PMU(156)에 의해 생성된 다수의 공급 전압들이 있을 수 있다. 예를 들어, VCPU 및 VSOC가 도 2에 도시되어 있다. VCPU는 CPU 컴플렉스(14)에 대한 공급 전압일 수 있다. VSOC는 일반적으로 CPU 컴플렉스(14) 외부의 SOC(10)의 나머지에 대한 공급 전압일 수 있다. 일부 실시예들에서, SOC(10)의 나머지에 대한 다수의 공급 전압들이 있을 수 있다. 일부 실시예들에서, CPU 컴플렉스(14) 및/또는 SOC(10) 내의 다양한 메모리 어레이들에 대한 메모리 공급 전압이 또한 있을 수 있다. 메모리 공급 전압은 로직 회로에 공급되는 전압(예를 들어, VCPU 또는 VSOC)과 함께 사용될 수 있으며, 이는 강력한 메모리 동작을 보장하기 위해 요구되는 것보다 더 낮은 전압 크기를 가질 수 있다. 일부 실시예들에서, 다양한 컴포넌트들에 대해 국부적인 로직(예를 들어, APSC(16))은 컴포넌트들의 전력 상태들을 제어할 수 있으며, 전력 상태들에는 전원 투입과 전원 차단 및 하나 초과의 동작점을 지원하는 그러한 컴포넌트들에 대한 다양한 다른 동작점들이 포함된다. 다른 실시예들에서, PMGR(32)은 SOC(10)의 다른 컴포넌트들의 전원 투입 및 전원 차단을 제어할 수 있거나, 또는 일부 컴포넌트들에 대한 국부적 제어와 다른 컴포넌트들에 대한 PMGR 제어의 조합이 지원될 수 있다. PMGR(32)은 직접적인 소프트웨어 제어 하에 있을 수 있고/있거나(예를 들어, 소프트웨어가 컴포넌트들의 전원 투입 및/또는 전원 차단을 직접 요청할 수 있음), SOC(10)를 모니터링하고 다양한 컴포넌트들이 언제 전원 투입되거나 전원 차단될지를 결정하도록 구성될 수 있다.
PMU(156)는 일반적으로 공급 전압들을 생성하고, SOC(10), 메모리(12), 다양한 오프-칩 주변장치 컴포넌트들(도 2에 도시되지 않음), 예컨대 디스플레이 디바이스들, 이미지 센서들. 사용자 인터페이스 디바이스들 등과 같은 시스템의 다른 컴포넌트들로 그러한 공급 전압들을 제공하는 회로를 포함할 수 있다. 따라서, PMU(156)는 프로그램가능한 전압 레귤레이터들, SOC(10)에 그리고 보다 상세하게는 전압 요청들을 수신하기 위해 PMGR(32)에 인터페이스하는 로직 등를 포함할 수 있다.
SOC(10)의 컴포넌트들의 개수(및 도 2에 도시된 것들, 그 예로서 CPU 컴플렉스(14) 내에 있는 것들에 대한 서브컴포넌트들의 개수)는 실시예마다 다를 수 있다는 것에 주의해야 한다. 도 2에 도시된 개수보다 많거나 적은 각각의 컴포넌트/서브컴포넌트가 있을 수 있다.
도 3은 APSC(16)의 일 실시예의 블록도이다. 도시된 실시예에서, APSC(16)는 동적 전압 및 주파수 관리(dynamic voltage and frequency management, DVFM) 표(40), 제어 회로(42), 레지스터들(44A 내지 44D), 및 전압 조정 회로(46)를 포함한다. DVFM 표(40)는 레지스터들(44B, 44D), 제어 회로(42), 및 전압 조정 회로(46)에 연결된다. 전압 조정 회로(46)는 레지스터(44C)에 연결된다. 제어 회로(42)는 레지스터들(44A, 44B)에 연결되어, CPU 요청 이벤트들을 수신하고, CPU 확인응답 이벤트들을 제공하고, 전압 조정 회로(46)에 영역 선택(region selection)을 제공한다. 레지스터들(44C, 44D)의 출력들은 각각 PMGR(32) 및 클록 제어(ClkCtl) 유닛(도시되지 않음)으로 전달된다.
DVFM 표(40)는 다양한 동작점들 및 상태들(도 3의 DVFM 상태 열에 의해 표시됨)을 설명하는 데이터로 프로그램될 수 있는 다수의 엔트리들을 포함한다. 레지스터(44A)는 CPU 컴플렉스(14)에 대한 원하는 동작점을 식별하는, 소프트웨어로부터의 목표 동작점 선택(TgtSel)으로 프로그램될 수 있다. 목표 동작점은 DVFM-F가 구현되는 경우들에 대한 상승한도로서 역할을 할 수 있다. DVFM-V는, 선택된 엔트리 내의 데이터에 기초하여, 요청된 전원 전압 크기를 동적으로 변화시킴으로써 구현될 수 있다. 따라서, 제어 회로(42)는 목표 동작점 선택, 또는 DVFM-F에 기초하여 생성된 선택을 현재 구성 레지스터들(44B)에 기입하도록 구성될 수 있다. 레지스터(44B)는 표(40) 상의 판독 포트에 연결될 수 있고, 대응하는 엔트리로부터의 데이터가 표(40)에 의해 출력될 수 있다.
DVFM 표(40)의 각각의 엔트리 내의 데이터는 동작점을 설명할 수 있다. 데이터는, 전원 전압 크기(도 3의 전압 열) 및 동작 주파수(도 3의 주파수 열)의 표시를 포함할 수 있다. 전원 전압 크기는 대응하는 주파수에 대한 "안전한" 전압일 수 있다. 즉, CPU 컴플렉스(14)가 안전한 전압에서 구동된다면, 프로세서들(28) 모두가 전원 상에서 최악의 경우의 부하를 제공하는 경우이더라도 정확한 동작이 달성될 수 있다. 데이터는 DVFM-V에 의해 인가될 수 있는 안전한 전원 전압 크기로부터의 감소들의 표시들을 추가로 포함할 수 있다. 구체적으로, 도시된 실시예에서, 동작점당 다음의 3개의 감소가 지원될 수 있다: Vr0, Vr1, 및 Vr2. 전압 감소들 각각은 프로세서들(28)의 모드들의 "영역(region)"에 대응할 수 있으며, 이는 전체로서의 프로세서들(28)이 프로세서들 내에서 현재 시행되는(in effect) 모드들의 조합으로 제공할 수 있는 상이한 최대 부하들을 나타낸다. 영역들은 임의의 원하는 방식으로 측정될 수 있다. 영역들에 대한 대응하는 임계치들의 세트(t0, t1, 및 t2)는 상태 엔트리들 내에 프로그램될 수 있으며, 영역(및 따라서, 선택할 정확한 전압 감소)을 결정하기 위해 현재 영역 측정과 비교될 수 있다.
본 실시예에서, 영역들은 프로세서 "가중치(weight)들"의 관점에서 측정될 수 있다. 가중치들은 프로세서들의 모드들을 나타낼 수 있으며, 이때 더 큰 가중치들은 더 높은 가능한 부하를 나타내고 더 낮은 가중치들은 더 낮은 가능한 부하들을 나타낸다. 비활성 프로세서(28)는 0(영)의 가중치를 가질 수 있다. 높은 전력-소모 op들을 실행하는 실행 파이프라인들이 디스에이블될 수 있는 실시예에서, 더 높은 개수의 인에이블된 높은 전력-소모 실행 파이프라인들은 더 높은 가중치들을 생성한다. 예를 들어, 일 실시예에서, 활성 프로세서(28)는, 하나의 높은 전력 실행 파이프라인이 인에이블되는 모드를 가질 수 있다. 이러한 구성은 1의 가중치를 가질 수 있다. 활성 프로세서(28)는 모든 실행 파이프라인들이 인에이블되는 다른 모드를 가질 수 있다. 이러한 구성은 2(또는, 상대적 전력 소모 차이 및/또는 실행 파이프라인들의 개수에 따라, 3, 또는 4)의 가중치를 가질 수 있다. 제어 회로(42)는 현재 프로세서 가중치의 누계(예를 들어, 프로세서들(28)의 가중치들의 합계)를 유지하도록 구성될 수 있다. 프로세서들(28)이 모드 전환들을 요청함에 따라, 제어 회로(42)는 누계 가중치를 조정하도록 구성될 수 있다. 제어 회로(42)는 현재 영역을 결정하기 위해 총 가중치를 임계치들과 비교하도록 구성될 수 있으며, 제어 회로(42)는 현재 영역을 나타내기 위해 전압 조정 회로(46)로 영역 선택 신호를 생성할 수 있다.
영역 선택 신호에 응답하여, 전압 조정 회로는 현재 요청된 전원 전압 크기를 생성하기 위해, 안전한 전원 전압 크기로부터(엔트리의 전압 필드로부터) 감산할 대응하는 전압 조정(Vr0, Vr1, Vr2, 또는 0(영역(3)인 경우))을 선택하도록 구성될 수 있다. 현재 요청된 크기는 레지스터(44C)에 저장되고 PMGR(32)로 전송될 수 있다. 일 실시예에서, DVFM에 대한 전압 조정들은 동작 온도들에 기초하여 열 전압 조정들과 병렬로 구현될 수 있다. 모든 소스들로부터의 총 조정은 일 실시예에서 APSC(16) 내에 프로그램될 수 있는, 최대값으로 제한될 수 있다. 예를 들어, 도 9는 전압 조정 회로(46)의 일 실시예의 블록도이다. 도시된 실시예에서, 멀티플렉서(mux)(160)는, 표(40)로부터 전압 조정들(Vr0, Vr1, Vr2, 또는 0(영역(3)인 경우))을 수신하고 제어 회로(42)로부터 영역 선택을 수신하도록 연결된다. mux(160)는 또한 영역 선택에 응답하여 전압 조정을 선택하고 선택된 전압 조정을 가산기(162)로 출력할 수 있으며, 가산기(162)는 또한 온도(Vtemp)로 인한 전압 조정을 수신할 수 있다. Vtemp는 온도 보상 로직(도시되지 않음)에 의해 제공될 수 있다. 일반적으로, 다양한 실시예들에서 임의의 개수의 전압 조정 소스들이 있을 수 있으며, 이들 다른 소스들로부터의 조정들은 표(40)로부터의 조정에 더해져서 총 조정에 도달할 수 있다. 전술한 바와 같이, 총 조정은 최대값(도 9의 최대값 조정(Max Adjust))으로 제한될 수 있으며, 이는 가산기(162)의 출력 및 최대값 조정을 수신하도록 연결된 최소값(min) 선택 회로(164)를 통해 달성될 수 있다. 최대값 조정은 또한, 일 실시예에서, 표(40)에 저장될 수 있거나, 또는 다른 실시예들에서, 레지스터 내에 프로그램되거나 다른 식으로 제공될 수 있다. 최소값 선택 회로(164)로부터의 결과적 조정은 가산기(166) 상의 입력에 연결될 수 있으며, 가산기(166)는 표(40)로부터 제공된 전압 크기로부터 결과적 조정을 감산하여, 현재 요청된 전압 크기(도 9의 CurVol)를 생성할 수 있다.
최대 가중치 또한 엔트리 내에 공급될 수 있다(도 3의 최대 가중치(Max Wt) 필드). 제어 회로는 프로세서들의 누계 가중치를 최대 가중치로 제한하도록 구성될 수 있다. 일 실시예에서, 최대 가중치는 DVFM-F 구현의 일부로서 사용될 수 있다. 엔트리가 부스트된 주파수 엔트리인 경우, 제어 회로(42)는 최대 가중치를 사용하여, 더 낮은 DVFM 상태로의 변화가 이루어질 것임을 결정함으로써 원하는 전환이 프로세서들(28) 내에서 이루어질 수 있도록 구성될 수 있다. 즉, 부스트된 주파수는 프로세서들 내의 활동이 증가하고 있기 때문에 더 이상 사용되지 않을 수 있으며, 이는 부스트된 주파수가 감소될 것을 요구한다. 이러한 경우, 제어 회로(42)는 레지스터(44B)에 나타난 상태를 감소시켜, 전원 전압 및/또는 주파수 변화를 야기하도록 구성될 수 있다.
이제 도 4를 참조하면, DVMR-V를 구현하는 APSC(16)의 일 실시예의 동작을 예시하는 흐름도가 도시된다. 블록들이 이해의 용이함을 위해 특정 순서로 도시되었지만, 다른 순서들도 사용될 수 있다. 블록들은 APSC(16) 내의 조합 로직 회로에서 병렬로 수행될 수 있다. 블록들, 블록들의 조합들, 및/또는 흐름도 전체는 다수의 클록 사이클들에 걸쳐 파이프라인화될 수 있다. APSC(16)는 도 4에 도시된 동작을 구현하도록 구성될 수 있다.
도 4의 동작은 모드들 사이에서 전환하기 위한, 프로세서들(28) 중 하나로부터의 요청에 응답하여 구현될 수 있다. 전환하기 위한 요청은 또한, 프로세서의 전원을 투입 또는 전원을 차단하기 위한 요청을 포함할 수 있다. 전원 투입/전원 차단 요청은 PMGR(32)에 의해 또는 프로세서들(28)의 웨이크업 및 셧다운을 관리하는 다른 회로에 의해 전송될 수 있다. 전원을 차단하는 것은 가중치의 감소를 일으킬 수 있고, 전원을 투입하는 것은 가중치의 증가를 일으킬 수 있다. 요청된 전환이 가중치의 감소를 일으키는 경우(판정 블록(50), "예" 가지), 제어 회로(42)는 감소된 가중치가 영역 변화를 생성하는지를 결정하도록 구성될 수 있다(판정 블록(52)). 즉, 제어 회로(42)는 감소된 가중치를, 현재 DVFM 상태 엔트리로부터의 영역 임계치들과 비교하여, 영역이 변화하는지를 결정하도록 구성될 수 있다. 그러한 경우(판정 블록(52), "예" 가지), 제어 회로(42)는 전압 조정 회로(46)로 새로운 영역 선택을 전송하도록 구성될 수 있다(블록(54)). 어느 경우이든, 제어 회로(42)는 프로세서(28)로부터의 요청을 허가하도록 구성될 수 있으며(블록(56)), 이는 현재 구성이 감소된 부하를 동작시키기에 안전할 수 있기 때문이다. 즉, 감소된 전압으로의 전환은 요청을 허가하기 전에 발생할 필요는 없다.
요청이 가중치의 증가를 일으키는 경우(판정 블록(58), "예" 가지), 제어 회로(42)는 증가된 가중치를 최대 가중치 및 영역 임계치들과 비교하도록 구성될 수 있다(판정 블록들(60, 64)). 증가된 가중치가 최대 가중치 이하가 아닌 경우(판정 블록(60), "아니오" 가지), 제어 회로(42)는 요청된 변경을 거부하도록 구성될 수 있다(블록(62)). 요청된 변경을 거부하는 것은 가중치를 현재 설정에 그대로 두는 것을 포함할 수 있다. 일 실시예에서, 최대 가중치는 가능한 최대 가중치보다 낮도록 설정되지 않는다는 것이 예상될 수 있다. 증가된 가중치가 최대 가중치 이하이고(판정 블록(60), "예" 가지) 증가된 가중치가 영역 변화를 일으키지 않는 경우(판정 블록(64), "아니오" 가지), 제어 회로(42)는 요청을 허가하도록 구성될 수 있다(블록(66)). 증가된 가중치가 최대 가중치 이하이고(판정 블록(60), "예" 가지) 증가된 가중치가 영역 변화를 일으키는 경우(판정 블록(64), "예" 가지), 제어 회로(42)는 새로운 영역 선택을 전송하도록 구성될 수 있다(블록(68)). 이 경우, 제어 회로(42)는 요청을 허가하기 전에(블록(66)) 새로운 전원 전압 크기로의 변화가 완료되기를 기다리도록 구성될 수 있으며, 이는 더 높은 전원 전압 크기가 잠재적으로 더 높은 전원 부하를 안전하게 관리하는 데 필요할 수 있기 때문이다.
다음으로 도 5를 참조하면, DVMR-F를 구현하는 APSC(16)의 일 실시예의 동작을 예시하는 흐름도가 도시된다. 도 5에 도시된 동작은 도 4에 도시된 동작과 병렬로, 그리고/또는 그와 통합되어 구현될 수 있다. 블록들이 이해의 용이함을 위해 특정 순서로 도시되었지만, 다른 순서들도 사용될 수 있다. 블록들은 APSC(16) 내의 조합 로직 회로에서 병렬로 수행될 수 있다. 블록들, 블록들의 조합들, 및/또는 흐름도 전체는 다수의 클록 사이클들에 걸쳐 파이프라인화될 수 있다. APSC(16)는 도 5에 도시된 동작을 구현하도록 구성될 수 있다.
도 5의 동작은 모드들 사이에서 전환하기 위한, 프로세서들(28) 중 하나로부터의 요청(및/또는 프로세서 전원 투입/전원 차단 요청들)에 응답하여 구현될 수 있다. 요청된 변환이 가중치의 감소를 일으키는 경우(판정 블록(70), "예" 가지), 제어 회로(42)는 감소된 가중치가 CPU 컴플렉스(14)로 하여금 더 높은 DVFM 상태(예를 들어, 동일한 전원 전압 크기에서의 더 높은 동작 주파수, 더 높은 전원 전압 크기 및 더 높은 주파수 등을 갖는 더 높은 성능 동작점을 갖는 상태)에서 동작하도록 허용할 것인지를 결정하도록 구성될 수 있다. 도시된 실시예에서, 제어 회로(42)는, 요청을 허가한 이후에 총 가중치를 더 높은 상태의 최대 가중치와 비교함으로써 더 높은 상태가 가능한지 여부를 결정하도록 구성될 수 있다(판정 블록(72)). 그러하고(판정 블록(72), "예" 가지) 그리고 더 높은 상태가 레지스터(44A)에 나타난 목표 상태 이하인 경우(판정 블록(74), "예" 가지), 제어 회로(42)는 더 높은 상태로의 전환을 개시하도록 구성될 수 있다(블록(76)). 예를 들어, 제어 회로(42)는 더 높은 상태를 선택하기 위해 레지스터(44B)를 업데이트하도록 구성될 수 있다. 대응하는 주파수 및 전압은 새로운 동작점으로의 전환을 일으키기 위해 PMGR(32) 및 클록 제어 유닛에 전송될 수 있다. 일 실시예에서, 제어 회로(42)는 영역 선택을 전송하도록 구성될 수 있으며, 영역 선택은 전환이 완료되고 안정될 때까지 0의 전원 전압 크기 감소를 야기한다. 어느 경우이든, 제어 회로(42)는 프로세서(28)로부터의 요청을 허가하도록 구성될 수 있으며(블록(78)), 이는 현재 구성이 감소된 부하를 동작시키기에 안전할 수 있기 때문이다.
요청이 가중치의 증가를 일으키는 경우(판정 블록(80), "예" 가지), 제어 회로(42)는 증가된 가중치를 현재 상태의 최대 가중치와 비교하도록 구성될 수 있다(판정 블록(82)). 증가된 가중치가 최대 가중치 이하가 아닌 경우(판정 블록(82), "아니오" 가지), 제어 회로(42)는 더 낮은 상태로의 전환을 개시하도록 구성될 수 있다(블록(84)). 더 낮은 상태로의 변환을 개시하는 것은 또한, 증가된 가중치가 더 낮은 상태에서의 최대 가중치 이하인지 확인하는 것을 포함할 수 있다. 그렇지 않다면, 훨씬 더 낮은 상태가 선택될 수 있다. 제어 회로(42)는 변환이 완료될 것을 기다리도록 구성될 수 있으며(판정 블록(86)), 요청을 허가할 수 있다(블록(88)). 증가된 가중치가 최대 가중치 이하인 경우(판정 블록(82), "예" 가지), 제어 회로(42)는 요청을 허가하도록 구성될 수 있다(블록(88)).
다음으로 도 6을 참조하면, 프로세서들(28) 중 하나의 일 실시예의 일부분의 블록도가 도시된다. 도 6의 실시예에서, 프로세서(28)는 명령어 캐시(92)를 포함하는 프론트 엔드(90), op 모니터 회로(96) 및 부동 소수점(FP) 파이프 제어 회로(98)를 포함하는 스케줄러 회로(94), 파이프라인들(100A 내지 100E)과 같은 실행 파이프라인들의 세트, 및 데이터 캐시(102)를 포함한다. 프론트 엔드(90)는 스케줄러 회로(94)에 연결될 수 있으며, 이는 실행 파이프라인들(100A 내지 100E)에 연결될 수 있다. 실행 파이프라인(100E)은 데이터 캐시(102)에 연결될 수 있다. op 모니터(96)는 FP 파이프 제어 회로(98)에 연결될 수 있으며, 이는 APSC(16)에 대한 CPU 요청/확인응답 인터페이스에 연결될 수 있다.
프론트 엔드(90)는 명령어 캐시(92)로부터 명령어들을 페치하도록 구성될 수 있다. 프론트 엔드(90)는 다양한 분기 예측 메커니즘들, 다음 페치 예측기들, 및/또는 실행을 위해 명령어들을 제공하도록 추론적 명령어 경로를 페치할 수 있게 하는 다른 추론적 명령어 스트림 메커니즘들을 포함할 수 있다. 프론트 엔드(90)는 일부 실시예들에서, 명령어들을 디코딩하기 위해 디코드 회로 또한 포함할 수 있다. 명령어 스트림은 일반적으로 전체적 작업을 수행하도록 실행을 위해 구성된 명령어들의 세트일 수 있다. 프로세서(28)가 비순차적(out of order) 처리를 구현하는 경우, 스트림은 비순차적으로 실행될 수 있다. 스트림은 반드시 메모리 내의 연속적인 주소들에 저장되지는 않을 수 있으며, 이는 분기들 등으로 인해, 다음의 연속적인 주소와 상이한 주소들에서 페칭이 계속될 수 있기 때문이다. 프론트 엔드(90)는 후술되는 바와 같이, 페칭된 명령어들을 op들로 디코딩하기 위해 디코드 회로 및/또는 마이크로코딩을 추가로 포함할 수 있다. 레지스터 재명명을 구현하는 실시예들에서, 프론트 엔드(90)는 레지스터 재명명을 수행하도록 구성될 수 있다.
명령어는 프로세서(28)에 의해 구현된 명령어 세트 아키텍처에서 정의된 실행가능한 엔티티일 수 있다. 다양한 명령어 세트 아키텍처들이 존재하고 있다(예를 들어, 인텔(Intel)에 의해 최초로 개발된 x86 아키텍처, ARM 홀딩스(ARM Holdings)의 ARM, IBM/모토로라의 파워 및 파워 PC(Power and PowerPC) 등). 각각의 명령어는 명령어 세트 아키텍처에서 정의되며, 이는 메모리 내의 그것의 코딩, 그것의 동작, 및 레지스터들에 대한 그것의 영향, 메모리 위치들, 및/또는 다른 프로세서 상태를 포함한다. 명령어 세트 아키텍처의 소정의 구현예는 각각의 명령어를 직접적으로 실행할 수 있지만, 그것의 형태는 디코딩 및 프로세서 하드웨어에서의 다른 조작을 통해 변경될 수 있다. 다른 구현예는 프로세서(28) 내의 실행 유닛들에 의한 실행을 위해 적어도 일부 명령어들을 다수의 명령어 연산들로 디코딩할 수 있다. 일부 실시예들에서, 일부 명령어들은 마이크로코딩될 수 있다. 따라서, 용어 "명령어 연산"은 본 명세서에서, 프로세서(28) 내의 실행 파이프라인이 단일 엔티티로서 실행하도록 구성되는 연산을 지칭하기 위해 사용될 수 있다. 명령어들은 명령어 연산들과 일대일 대응을 가질 수 있으며, 일부 경우들에서 명령어 연산은 명령어(가능하게는 프로세서(28) 내부의 형태에서 수정됨)일 수 있다. 명령어들은 또한 명령어 연산들과 일대일 초과의(일대다) 대응을 가질 수 있다. 명령어 연산은 보다 간략하게 본 명세서에서 "op"로 지칭될 수 있다.
스케줄러 회로(94)(또는 보다 간략하게, 스케줄러 회로(94))는 프론트 엔드(90)로부터 op들을 수신하도록 구성될 수 있으며, 실행 파이프라인들(100A 내지 100E)에 의한 실행을 위해 op들을 스케줄링하도록 구성될 수 있다. 일반적으로, 스케줄러 회로(94)는 스케줄러 회로(94)에 의해 보유된 op들을 모니터링하여, 입력 피연산자들이 "준비되어" 있는 op들을 식별하며, 준비되어 있고 op들을 실행하기 위해 실행 리소스들(예컨대, 실행 파이프라인들)이 이용가능한 가장 오래된 op들을 스케줄링한다. 특히, 소정 op의 실행 지연에 기초하여, 스케줄러 회로(94)는 소정 op의 출력 레지스터에 의존하는 op들이 언제 준비되는지를 결정할 수 있다(적어도 소정 op에 대한 의존성에 대하여). 의존적 op들은, 가장 빠른 시각에, 입력 피연산자들이 포워드될 수 있을 때 한 번에 그것들이 실행 단계 또는 다른 데이터-포워드 단계에 도달하도록, 스케줄링될 수 있다. 발행과 실행/포워드 사이에 하나 이상의 파이프라인 단계가 있을 수 있으며(예를 들어, 레지스터 파일 판독 단계), op들은 피연산자들을 제공하는 op들의 실행 지연뿐만아니라 파이프라인 지연들에 기초하여 스케줄링될 수 있다.
스케줄러 회로(94)는 고전력-소모 op들의 실행을 모니터링하도록 추가로 구성될 수 있다. 본 실시예에서, 부동 소수점(FP) op들은 고전력-소모 op들로 간주될 수 있다. 다른 실시예들은, 다른 op들, 또는 op들의 서브셋들을, 고전력-소모 op들인 것으로 정의할 수 있다. 따라서, 프로세서(28)는 FP op들의 실행을 위한 모드들을 포함할 수 있다. 정수 op들 또는 메모리(로드/저장) op들과 같은 다른 op들은 고전력-소모 op들이 아닐 수 있으며, 따라서 전원 부하를 제한하는 목적을 위해 레귤레이팅되지 않을 수 있다. FP 제어 회로(98)는 모드들을 구현하기 위해 구성될 수 있다. 일 실시예에서, 3개의 모드가 있을 수 있다: 전원 오프, 전원 온이면서 하나의 FP 실행 파이프라인이 인에이블됨, 및 전원 온이면서 모든 FP 실행 파이프라인들이 인에이블됨. 다른 실시예들에서, 추가적 개수의 인에이블된 파이프라인들(모든 파이프라인들보다는 적음)에 대한 추가적 모드들이 있을 수 있다. 일반적으로, FP 파이프라인 제어 회로(98)는 인에이블되는 FP 실행 파이프라인들(100C, 100D)로의 FP op들의 발행을 제한하도록 구성될 수 있다. 또한, FP 파이프 제어 회로(98)는 모드 변경 요청들(증가된 가중치 또는 감소된 가중치)을 전달하고, 모드 변경 허가들에 응답하여 FP의 실행 파이프라인들을 인에이블/디스에이블하도록 구성될 수 있다.
op 모니터 회로(96)는 모드들이 증가 또는 감소되어야 하는지 여부를 검출하도록 구성될 수 있다. 예를 들어, op 모니터 회로(96)는 총 op 발행 카운트 및 FP op 발행 카운트(예를 들어, 도 6의 레지스터들(104, 106))를 유지할 수 있다. 총 op 발행 카운트가 소정 값에 도달하면, op 모니터는 FP op 카운트를, 인에이블된 FP 실행 파이프라인들의 개수가 증가되어야 함을 나타내는 하나 이상의 임계치와 비교할 수 있다. 예를 들어, FP op들의 개수가 특정된 임계치보다 큰 경우, 인에이블된 FP 실행 파이프라인들의 개수는 성능을 향상시키기 위해 증가되어야 한다. FP op들의 개수가 특정된 임계치보다 작은 경우, 성능은 FP 실행 파이프라인들 중 하나 이상을 디스에이블함으로써 크게 감소되지 않을 수 있다. op 모니터 회로(96)는 FP 파이프 제어 회로(98)로 잠재적인 모드 변경을 전달할 수 있으며, 레지스터들(104, 106) 내의 카운트들을 리셋할 수 있다. 일 실시예에서, 임계치들은 또한 op 모니터 회로(96) 내에 프로그램될 수 있다. 더 많은 FP 실행 파이프라인들을 인에이블하고 FP 실행 파이프라인들을 디스에이블하기 위한 별개의 임계치들이 모드 변경 요청들에서 히스테리시스를 제공하기 위해 구현될 수 있다.
FP op 발행 카운트는 총 카운트가 소정 레벨에 도달할 때 임계치들과 비교되므로, 비교들은 실행중인 명령어 스트림 내의 FP op들의 상대적 개수를 효과적으로 결정할 수 있다. 다른 실시예들은 다른 방법들로 발행 카운트들을 비교하거나 총 개수에 대한 FP op들의 상대적 개수를 결정할 수 있다.
실행 파이프라인들(100A 내지 100E)은 스케줄러 회로(94)에 의해 발행된 op들을 실행하도록 구성된 회로를 포함할 수 있다. 따라서, 회로는 (예를 들어, 도시되지 않은, 하나 이상의 레지스터 파일로부터의) 피연산자 페치를 포함하여, 각각의 op에 대해 특정된 연산들을 수행하고, 저장을 위해 결과들을 포워드할 수 있다. 다양한 실시예들에서, 실행 파이프라인들(100A 내지 100E)은, 예를 들어, 연관된 유형의 피연산자에 대해, 논리 연산, 수학 연산, 또는 비트 연산과 같은 계산 연산들을 수행할 수 있다. 보다 구체적으로, 정수 실행 파이프라인들(100A, 100B)은 정수 피연산자들을 수반하는 계산 동작들을 수행할 수 있고, 부동소수점 실행 파이프라인들은 부동 소수점 피연산자들을 수반하는 계산 동작들을 수행할 수 있으며, 벡터 실행 파이프라인들은 벡터 피연산자들을 수반하는 계산 동작들을 수행할 수 있다. 특정 프로세서 설계를 지배하는 아키텍처 및 성능 파라미터들의 특정 구성에 따라, 임의의 적합한 구성들이 실행 유닛들에 채용될 수 있다. 또한, 실행 파이프라인들은 실행 파이프라인(100E)과 같은, 메모리 op들(예를 들어, 로드 op들 및/또는 저장 op들)을 수행하는 파이프라인들을 포함할 수 있다. 실행 파이프라인(100E)은 메모리 동작들을 수행하기 위해 데이터 캐시(102)에 액세스하도록 구성될 수 있다. 따라서, op 유형은 수행될 연산(예를 들어, 메모리 대(versus) 산술/논리) 및/또는 피연산자의 유형(정수, 부동 소수점 등)에 기초할 수 있다.
각각의 op 유형에 대해 제공된 실행 파이프라인들의 개수는, 1에서 복수 개로 달라질 수 있으며, 구현에 따라 달라질 수 있다. 따라서, 다양한 실시예들에서, 하나 이상의 정수 실행 파이프라인, 하나 이상의 부동 소수점 실행 파이프라인, 하나 이상의 벡터 실행 파이프라인, 하나 이상의 로드/저장 실행 파이프라인 등이 있을 수 있다.
일반적으로, 스케줄러는 op들을 수신하고 실행을 위해 op들을 스케줄링하도록 구성된 임의의 회로일 수 있다. 스케줄러는 모든 실행 파이프라인들에서의 실행을 위해 op들을 스케줄링하는 중앙집중식(centralized)일 수 있다(예를 들어, 중앙집중화된 스케줄러 또는 중앙집중화된 레저베이션 스테이션(reservation station)). 스케줄러는 또한 특정 유형의 op들 및/또는 특정 실행 파이프라인에 대한 op들을 수신 및 스케줄링하는 분산식(decentralized)일 수 있다(예를 들어, 레저베이션 스테이션들). 임의의 스케줄러가 다양한 실시예들에서 구현될 수 있다.
명령어 캐시(92) 및 데이터 캐시(102)는 임의의 캐싱 구조를 예시할 수 있다. 예를 들어, 예시된 캐시들(92, 102)은 하버드 아키텍처(Harvard architecture)(별개로 된, 명령어 페칭을 위한 명령어 캐시, 및 메모리-참조 op들에 대한 데이터 판독/기록을 위한 데이터 캐시)일 수 있다. 다른 실시예들에서, 캐시들(92, 102)은 공유된 명령어 및 데이터 캐시로서 병합될 수 있다. 임의의 용량 및 구성(예를 들면, 세트 연관(set associative), 직접 매핑(direct mapped), 완전 연관(fully associative) 등)이 사용될 수 있다.
이제 도 7을 참조하면, op 모니터 회로(96) 및 FP 파이프 제어 회로(98)의 일 실시예의 동작을 예시하는 흐름도가 도시된다. 블록들이 이해의 용이함을 위해 특정 순서로 도시되었지만, 다른 순서들도 사용될 수 있다. 블록들은 op 모니터 회로(96) 및/또는 FP 파이프 제어 회로(98) 내의 조합 로직 회로에서 병렬로 수행될 수 있다. 블록들, 블록들의 조합들, 및/또는 흐름도 전체는 다수의 클록 사이클들에 걸쳐 파이프라인화될 수 있다. op 모니터 회로(96) 및/또는 FP 파이프 제어 회로(98)는 도 7에 도시된 동작을 구현하도록 구성될 수 있다.
op 모니터 회로(96)는 각각, 발행된 op들의 개수 및 발행된 FP op들의 개수에 기초하여 op 카운터들을 업데이트하도록 구성될 수 있다(블록(110)). 발행된 op들의 총 개수가 윈도우 - 윈도우에서 FP op 발행 카운트가 평가됨 - 와 매칭될 경우(판정 블록(112), "예" 가지), op 모니터 회로(96)는 FP op 발행 카운트를 고성능 및 저성능 임계치들과 비교하도록 구성될 수 있다(판정 블록들(114, 116)). FP op 발행 카운트가 고성능 임계치보다 큰 경우(판정 블록(114), "예" 가지), op 모니터 회로(96)는 모드가 고성능 모드로 증가될 수 있음을 FP 파이프 제어 회로(98)에 나타낼 수 있다. 프로세서(28)의 현재 모드가 저성능 모드인 경우(예를 들어, 하나의 FP 실행 파이프라인만이 인에이블됨)(판정 블록(118), "예" 가지), FP 파이프 제어 회로(98)는, 모드가 고성능 모드로 변경될 수 있도록 프로세서(28)의 가중치를 높이기 위한 요청을 전송하도록 구성될 수 있다(블록(120)). 어느 경우이든, op 모니터 회로(96)는 op 발행 카운트들을 소거하도록 구성될 수 있다(블록(122)). FP 파이프 제어 회로(98)가 가중치 증가 요청을 전송한 경우, FP 파이프 제어 회로(98)는 APSC(16)로부터의 허가를 기다리도록 구성될 수 있고(블록(124)), 허가에 응답하여 추가적 FP 실행 파이프라인(들)을 인에이블할 수 있다(블록(126)).
FP op 발행 카운트가 저성능 임계치보다 작은 경우(판정 블록(116), "예" 가지), op 모니터 회로(96)는 모드가 저성능 모드로 감소될 수 있음을 FP 파이프 제어 회로(98)에 나타낼 수 있다. 프로세서(28)의 현재 모드가 고성능 모드인 경우(예를 들어, 모든 FP 실행 파이프라인들이 인에이블됨)(판정 블록(128), "예" 가지), FP 파이프 제어 회로(98)는 추가적 FP 실행 파이프라인들을 디스에이블하도록 구성될 수 있다(블록(130)). FP 파이프 제어 회로(98)는 프로세서(28)의 가중치의 감소를 요청하고(블록(132)), APSC(16)로부터의 허가를 기다리도록 구성될 수 있다(블록(134)). 어느 경우이든, op 모니터 회로(96)는 op 발행 카운트들을 소거하도록 구성될 수 있다(블록(122)).
다음으로 도 8을 참조하면, 시스템(150)의 일 실시예의 블록도가 도시된다. 예시된 실시예에서, 시스템(150)은 하나 이상의 주변장치(154) 및 외부 메모리(12)에 연결된 SOC(10)의 적어도 하나의 인스턴스를 포함한다. SOC(10)에 공급 전압들을 공급할 뿐만 아니라, 메모리(12) 및/또는 주변장치들(154)에 하나 이상의 공급 전압을 공급하는 PMU(156)가 제공된다. 일부 실시예들에서, SOC(10)의 둘 이상의 예가 포함될 수 있다(그리고 둘 이상의 메모리(12) 또한 포함될 수 있다).
주변장치(154)들은 시스템(150)의 유형에 따라, 임의의 원하는 회로를 포함할 수 있다. 예를 들어, 일 실시예에서, 시스템(150)은 모바일 디바이스(예컨대, 개인용 휴대 단말기(PDA), 스마트 폰 등)일 수 있으며, 주변장치들(154)은 WiFi, 블루투스, 셀룰러, 글로벌 포지셔닝 시스템 등과 같은 다양한 유형의 무선 통신용 디바이스들을 포함할 수 있다. 또한, 주변장치들(154)은 RAM 저장장치, 솔리드 스테이트 저장장치 또는 디스크 저장장치를 포함한, 추가 저장장치를 포함할 수 있다. 주변장치들(154)은 터치 디스플레이 스크린 또는 멀티터치 디스플레이 스크린을 포함하는 디스플레이 스크린, 키보드 또는 다른 입력 디바이스들, 마이크로폰, 스피커 등과 같은 사용자 인터페이스 디바이스들을 포함할 수 있다. 다른 실시예들에서, 시스템(150)은 임의의 유형의 컴퓨팅 시스템(예를 들어, 데스크톱 개인용 컴퓨터, 랩톱, 워크스테이션, 넷톱 등)일 수 있다.
외부 메모리(12)는 임의의 유형의 메모리를 포함할 수 있다. 예를 들어, 외부 메모리(12)는 SRAM, 동적 RAM(DRAM), 예컨대 동기 DRAM(SDRAM), 더블 데이터 레이트(DDR, DDR2, DDR3 등) SDRAM, RAMBUS DRAM, 저전력 버전들의 DDR DRAM(예컨대, LPDDR, mDDR 등) 등일 수 있다. 외부 메모리(12)는 메모리 디바이스들이 장착되는 하나 이상의 메모리 모듈, 예컨대 단일 인라인 메모리 모듈(single inline memory module, SIMM), 듀얼 인라인 메모리 모듈(dual inline memory module, DIMM) 등을 포함할 수 있다. 대안적으로, 외부 메모리(12)는 칩-온-칩 또는 패키지-온 패키지 구현형태로 SOC(10) 상에 장착되는 하나 이상의 메모리 디바이스를 포함할 수 있다.
상기의 개시내용이 완전히 이해된다면, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어서 다수의 변형들 및 수정들이 명백해질 것이다. 하기 청구범위는 모든 그러한 변경들 및 수정들을 망라하는 것으로 해석되는 것으로 의도된다.

Claims (20)

  1. 전압 마진 복구를 위한 시스템으로서,
    컴포넌트의 복수의 인스턴스 - 각각의 인스턴스는 복수의 모드에서 동작가능함 -;
    상기 컴포넌트의 상기 복수의 인스턴스에 연결된 제어 회로를 포함하며, 상기 제어 회로는 상기 컴포넌트의 상기 복수의 인스턴스 중 하나 이상이 상기 복수의 모드 중 제1 모드에서 동작하고 있음을 검출하도록 구성되고, 상기 제1 모드는 상기 복수의 모드 중 제2 모드에 대응하는 제2 전원 부하보다 낮은 제1 전원 부하까지를 제공하고, 상기 제어 회로는 상기 컴포넌트의 상기 복수의 인스턴스 중 하나 이상이 상기 제1 모드에서 동작하고 있음을 검출하는 것에 응답하여 상기 컴포넌트의 상기 복수의 인스턴스에 대해 요청된 전원 전압 크기에 포함된 전압 마진을 감소시키도록 구성되는, 전압 마진 복구를 위한 시스템.
  2. 제1항에 있어서, 상기 제2 모드에서 동작하는 상기 복수의 인스턴스는 상기 복수의 모드 중 각각의 다른 모드에서 동작하는 상기 복수의 인스턴스보다 큰 전원 부하를 제공할 수 있는, 전압 마진 복구를 위한 시스템.
  3. 제1항에 있어서, 상기 컴포넌트는 프로세서이고, 상기 프로세서는 제1 유형의 op들을 실행하도록 구성된 복수의 실행 파이프라인을 포함하며, 상기 제1 모드는 상기 복수의 실행 파이프라인 중 하나 이상을 디스에이블하는 것을 포함하는, 전압 마진 복구를 위한 시스템.
  4. 제1항에 있어서, 상기 컴포넌트의 제1 인스턴스는 상기 제2 모드로의 전환을 요청하도록 구성되고, 상기 제어 회로는 상기 요청을 허가하기 전에 상기 전원 전압 크기에 포함된 상기 전압 마진을 증가시키도록 구성되는, 전압 마진 복구를 위한 시스템.
  5. 제1항에 있어서, 상기 제어 회로는 상기 컴포넌트의 상기 복수의 인스턴스에 대해 허용가능한 전원 전압 크기 및 주파수 설정들의 표를 포함하고, 상기 표의 각각의 엔트리는 상기 컴포넌트의 상기 복수의 인스턴스의 상기 모드들에 기초하여 허용가능한 상기 전압 마진의 하나 이상의 감소를 추가로 포함하며, 상기 제어 회로는 상기 전원 전압 크기 및 상기 표의 현재 선택된 엔트리로부터의 상기 하나 이상의 감소에 응답하여 상기 감소된 전압 마진을 결정하도록 구성되는, 전압 마진 복구를 위한 시스템.
  6. 제5항에 있어서, 상기 제어 회로는 상기 컴포넌트의 상기 복수의 인스턴스가 동작하고 있는 상기 복수의 모드의 조합을 나타내는 값을 유지하도록 구성되고, 상기 컴포넌트의 상기 복수의 인스턴스 중 상이한 인스턴스들은 상기 복수의 모드 중 상이한 모드들에서 동시에 동작가능하며, 상기 값은 상기 하나 이상의 전압 크기 감소 중 어떤 것이 상기 감소된 전압 마진을 생성하기 위해 선택되는지를 제어하는, 전압 마진 복구를 위한 시스템.
  7. 제6항에 있어서, 상기 표 내의 각각의 엔트리는 상기 값에 대한 최대 허용량을 추가로 포함하고, 상기 제어 회로는 상기 값이 상기 최대 허용량에 도달하는 것에 응답하여 상기 복수의 모드 중 하나 이상으로의 전환들을 허용하지 않도록 구성되는, 전압 마진 복구를 위한 시스템.
  8. 방법으로서,
    복수의 프로세서에 결합된 제어 회로에 의해, 제1 주파수에서 동작하기 위해 상기 복수의 프로세서에 대해 제1 전원 전압 크기를 설정하는 단계 - 상기 제1 전원 전압 크기는 제1 전원 부하에 대응하는 마진을 포함하고, 상기 복수의 프로세서는 복수의 모드 중 제1 모드에서 동작할 때 상기 제1 전원 부하까지를 제공할 수 있음 -;
    상기 제어 회로에 의해, 상기 복수의 프로세서 중 적어도 제1 프로세서가 제2 전원 부하까지를 제공할 수 있는 상기 복수의 모드 중 제2 모드에서 동작하고 있음을 결정하기 위해 상기 복수의 프로세서를 모니터링하는 단계 - 상기 제2 전원 부하는 상기 제1 전원 부하보다 낮음 -; 및
    상기 제어 회로에 의해, 적어도 상기 제1 프로세서가 상기 제2 모드에서 동작하고 있다는 결정에 응답하여 상기 마진의 일부분을 감소시키는 단계를 포함하는, 방법.
  9. 제8항에 있어서, 상기 제1 모드에서 동작하는 상기 복수의 프로세서는 상기 복수의 모드 중 각각의 다른 모드에서 동작하는 상기 복수의 프로세서보다 큰 전원 부하를 제공할 수 있는, 방법.
  10. 제8항에 있어서, 상기 감소시키는 단계는 상기 제어 회로에 의해, 상기 복수의 프로세서를 동일한 주파수에서 동작시키면서 상기 전원 전압 크기를 감소시키는 단계를 포함하는, 방법.
  11. 제8항에 있어서, 상기 감소시키는 단계는 상기 제어 회로에 의해, 상기 복수의 프로세서를 동일한 전원 전압 크기에서 동작시키면서 상기 제1 주파수를 증가시키는 단계를 포함하는, 방법.
  12. 제8항에 있어서,
    상기 제1 프로세서가 상기 모드의 변경을 요청하는 단계를 추가로 포함하며;
    상기 모니터링하는 단계는,
    상기 제어 회로에 의해, 상기 모드의 변경에 응답하여 상기 마진의 감소의 양이 감소될 것임을 결정하는 단계; 및
    상기 제어 회로에 의해, 요청된 전원 전압 크기를 증가시킴으로써 상기 마진의 감소의 양을 감소시키는 단계를 포함하는, 방법.
  13. 제12항에 있어서, 상기 모니터링하는 단계는,
    상기 제어 회로에 의해, 상기 전원 전압 크기 증가가 완료되었음을 검출하는 단계; 및
    상기 제어 회로에 의해, 상기 모드의 변경에 대한 상기 요청을 허가하는 단계를 추가로 포함하는, 방법.
  14. 제8항에 있어서, 상기 모니터링하는 단계는,
    상기 제어 회로에 의해, 상기 복수의 프로세서로부터 상기 모드의 변경들에 대한 요청들을 수신하는 단계;
    상기 제어 회로에 의해, 상기 요청들 중 적어도 일부를 허가하는 단계; 및
    상기 제어 회로에 의해, 상기 복수의 프로세서에 의해 상기 모드의 변경들의 순효과(net effect)를 나타내는 값을 축적하는 단계를 포함하는, 방법.
  15. 제14항에 있어서, 상기 값은 상기 제1 전원 전압 크기 및 제1 주파수에 대한 제1 양으로 제한되고, 상기 허가하는 단계는 상기 제어 회로에 의해, 상기 값이 상기 제1 양을 초과할 것이기 때문에 상기 요청들 중 적어도 하나를 허가하지 않는 단계를 포함하는, 방법.
  16. 제14항에 있어서, 상기 제어 회로에 의해, 제1 요청을 허가하기 전에 상기 제1 주파수 및 상기 제1 전원 전압 크기 중 적어도 하나를 변경하는 단계를 추가로 포함하는, 방법.
  17. 제14항에 있어서, 상기 제어 회로에 의해, 공급 전압 크기 또는 주파수의 사전(preceding) 변경을 요구하지 않으면서, 상기 값을 감소시키는 모드로 변경하기 위한 요청을 허가하는 단계를 추가로 포함하는, 방법.
  18. 시스템으로서,
    컴포넌트의 복수의 인스턴스 - 각각의 인스턴스는 복수의 모드에서 동작가능함 -;
    상기 컴포넌트의 상기 복수의 인스턴스에 연결된 제어 회로를 포함하며, 상기 컴포넌트의 상기 복수의 인스턴스에 대해 상기 시스템 안에 프로그래밍된 전원 전압 크기는 상기 컴포넌트의 상기 복수의 인스턴스가 복수의 모드 중 제1 모드에서 동작하고 있는 경우에 가능한 전원 전압의 제1 전압 저하(voltage droop)에 대한 제1 마진을 포함하고, 상기 제어 회로는 상기 컴포넌트의 상기 복수의 인스턴스 중 하나 이상의 인스턴스가 상기 복수의 모드 중 제2 모드에서 동작하고 있음을 검출하도록 구성되고, 상기 복수의 인스턴스가 상기 제2 모드에서 동작하고 있는 경우에 가능한 제2 전압 저하는 상기 제1 전압 저하보다 작고, 상기 제어 회로는 상기 컴포넌트의 상기 하나 이상의 인스턴스가 상기 제2 모드에서 동작하고 있음을 검출하는 것에 응답하여 상기 제1 마진을 감소시키도록 구성되는, 시스템.
  19. 제18항에 있어서, 상기 컴포넌트의 제1 인스턴스는 상기 제1 모드로의 전환을 요청하도록 구성되고, 상기 제어 회로는 상기 요청을 허가하기 전에 상기 제1 마진을 증가시키고, 이에 따라 상기 전원 전압 크기를 증가시키도록 구성되는, 시스템.
  20. 제19항에 있어서, 상기 제1 인스턴스는 상기 제2 모드로의 전환을 요청하도록 구성되고, 상기 제어 회로는 상기 요청을 허가하도록 구성되고, 상기 제어 회로는 상기 제2 모드로의 전환이 상기 제1 마진의 감소를 허용한다고 결정하도록 구성되고, 상기 제어 회로는 상기 제1 마진의 감소에 응답하여 상기 전원 전압 크기를 감소시키도록 구성되는, 시스템.
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9304573B2 (en) 2013-06-21 2016-04-05 Apple Inc. Dynamic voltage and frequency management based on active processors
US9195291B2 (en) 2013-06-21 2015-11-24 Apple Inc. Digital power estimator to control processor power consumption
US9606605B2 (en) 2014-03-07 2017-03-28 Apple Inc. Dynamic voltage margin recovery
US9886081B2 (en) * 2015-09-16 2018-02-06 Qualcomm Incorporated Managing power-down modes
US10133341B2 (en) * 2016-06-06 2018-11-20 Arm Limited Delegating component power control
US10248186B2 (en) 2016-06-10 2019-04-02 Microsoft Technology Licensing, Llc Processor device voltage characterization
US10310572B2 (en) 2016-06-10 2019-06-04 Microsoft Technology Licensing, Llc Voltage based thermal control of processing device
US10209726B2 (en) 2016-06-10 2019-02-19 Microsoft Technology Licensing, Llc Secure input voltage adjustment in processing devices
US10338670B2 (en) 2016-06-10 2019-07-02 Microsoft Technology Licensing, Llc Input voltage reduction for processing devices
CN107610039A (zh) * 2016-07-12 2018-01-19 联发科技股份有限公司 图像处理方法及图像处理装置
KR102665259B1 (ko) 2017-02-01 2024-05-09 삼성전자주식회사 반도체 장치 및 반도체 장치의 테스트 방법
US10401938B1 (en) 2017-04-10 2019-09-03 Apple Inc. Single power plane dynamic voltage margin recovery for multiple clock domains
US10409317B2 (en) 2017-06-05 2019-09-10 Qualcomm Incorporated Apparatus and methods for reducing clock-ungating induced voltage droop
GB2569537B (en) * 2017-12-18 2020-02-26 Advanced Risc Mach Ltd A technique for managing power domains in an integrated circuit
US11360504B2 (en) * 2018-05-25 2022-06-14 Advanced Micro Devices, Inc. Adaptable voltage margin for a processor
US11112849B2 (en) * 2018-10-26 2021-09-07 Silicon Laboratories Inc. Method and apparatus for selectable high performance or low power processor system
US10948957B1 (en) 2019-09-26 2021-03-16 Apple Inc. Adaptive on-chip digital power estimator
CN113922506A (zh) * 2021-10-18 2022-01-11 普世通（北京）电气有限公司 一种动态电压恢复装置多物理模型的实现方法
US11836026B1 (en) 2022-02-17 2023-12-05 Apple Inc. System-on-chip with DVFM protection circuit

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6564328B1 (en) 1999-12-23 2003-05-13 Intel Corporation Microprocessor with digital power throttle
US20050218871A1 (en) 2003-04-11 2005-10-06 Inyup Kang Dynamic voltage scaling for portable devices
WO2009015326A2 (en) 2007-07-26 2009-01-29 Qualcomm Incorporated Method and apparatus for adaptive voltage scaling based on instruction usage
US7793125B2 (en) 2007-01-10 2010-09-07 International Business Machines Corporation Method and apparatus for power throttling a processor in an information handling system

Family Cites Families (69)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5719800A (en) 1995-06-30 1998-02-17 Intel Corporation Performance throttling to reduce IC power consumption
US7111178B2 (en) 2001-09-28 2006-09-19 Intel Corporation Method and apparatus for adjusting the voltage and frequency to minimize power dissipation in a multiprocessor system
US6931559B2 (en) 2001-12-28 2005-08-16 Intel Corporation Multiple mode power throttle mechanism
US7281140B2 (en) 2001-12-28 2007-10-09 Intel Corporation Digital throttle for multiple operating points
US20030229614A1 (en) 2002-04-09 2003-12-11 Kotler Howard S. Hand-held data entry system and method for medical procedures
GB2387456B (en) 2002-04-12 2005-12-21 Sun Microsystems Inc Configuring computer systems
WO2004012416A2 (en) 2002-07-26 2004-02-05 Green Border Technologies, Inc. Transparent configuration authentication of networked devices
US7814350B2 (en) 2002-10-03 2010-10-12 Via Technologies, Inc. Microprocessor with improved thermal monitoring and protection mechanism
US7290161B2 (en) 2003-03-24 2007-10-30 Intel Corporation Reducing CPU and bus power when running in power-save modes
US7437581B2 (en) 2004-09-28 2008-10-14 Intel Corporation Method and apparatus for varying energy per instruction according to the amount of available parallelism
US7502948B2 (en) 2004-12-30 2009-03-10 Intel Corporation Method, system, and apparatus for selecting a maximum operation point based on number of active cores and performance level of each of the active cores
TWM299118U (en) 2006-04-21 2006-10-11 Vulcan Sports Co Ltd Bicycle lock
EP2024006B1 (en) 2006-05-18 2018-10-10 Uroplasty, Inc. Apparatus for stimulating a nerve of a patient
US7681054B2 (en) 2006-10-03 2010-03-16 International Business Machines Corporation Processing performance improvement using activity factor headroom
US7949887B2 (en) 2006-11-01 2011-05-24 Intel Corporation Independent power control of processing cores
CN101281415A (zh) 2007-04-06 2008-10-08 上海摩飞电子科技有限公司 电源管理技术中的动态电压频率调整方法
US7895455B2 (en) 2007-06-25 2011-02-22 Hewlett-Packard Development Company, L.P. Dynamic converter control for efficient operation
US7930574B2 (en) 2007-12-31 2011-04-19 Intel Corporation Thread migration to improve power efficiency in a parallel processing environment
US8010822B2 (en) 2008-03-28 2011-08-30 Microsoft Corporation Power-aware thread scheduling and dynamic use of processors
US20090271646A1 (en) 2008-04-24 2009-10-29 Vanish Talwar Power Management Using Clustering In A Multicore System
US20110213950A1 (en) 2008-06-11 2011-09-01 John George Mathieson System and Method for Power Optimization
US8892916B2 (en) 2008-08-06 2014-11-18 International Business Machines Corporation Dynamic core pool management
US8127160B2 (en) 2008-10-13 2012-02-28 International Business Machines Corporation Dynamic frequency and voltage scaling for a computer processor
US8386816B2 (en) 2008-10-30 2013-02-26 Nokia Corporation Methods, apparatuses, and computer program products for reducing power consumption in computing devices
US8788850B1 (en) 2009-01-22 2014-07-22 Marvell International Ltd. Systems and methods for using a security circuit to monitor a voltage of an integrated circuit to counter security threats to the integrated circuit
US7915910B2 (en) 2009-01-28 2011-03-29 Apple Inc. Dynamic voltage and frequency management
DE102009008644A1 (de) 2009-02-12 2010-11-18 Carl Zeiss Smt Ag Abbildende Optik sowie Projektionsbelichtungsanlage für die Mikrolithografie mit einer derartigen abbildenden Optik
US8880922B2 (en) 2009-03-05 2014-11-04 Hitachi, Ltd. Computer and power management system for computer
US8190930B2 (en) 2009-03-30 2012-05-29 Intel Corporation Methods and apparatuses for controlling thread contention
JP5259877B2 (ja) * 2009-03-30 2013-08-07 クアルコム，インコーポレイテッド 適応電圧スケーラ（ａｖｓ）、電圧レベルをスケーリングする方法、回路、及び、コンピュータ可読媒体
US8904200B2 (en) 2009-04-06 2014-12-02 Commissariat A L'energie Atomique Et Aux Energies Alternatives Method for optimizing the operation of a multiprocessor integrated circuit, and corresponding integrated circuit
US8171319B2 (en) 2009-04-16 2012-05-01 International Business Machines Corporation Managing processor power-performance states
US8078800B2 (en) 2009-06-05 2011-12-13 Apple Inc. Dynamic operating point modification in an integrated circuit
US8892931B2 (en) 2009-10-20 2014-11-18 Empire Technology Development Llc Power channel monitor for a multicore processor
KR101620103B1 (ko) 2009-10-21 2016-05-13 삼성전자주식회사 멀티 코어 시스템에서 중앙 처리 장치의 전력 제어 장치 및 방법
US8364997B2 (en) 2009-12-22 2013-01-29 Intel Corporation Virtual-CPU based frequency and voltage scaling
US8621246B2 (en) 2009-12-23 2013-12-31 Intel Corporation Power management system and method to provide supply voltage to a load
US8271812B2 (en) 2010-04-07 2012-09-18 Apple Inc. Hardware automatic performance state transitions in system on processor sleep and wake events
US8381006B2 (en) 2010-04-08 2013-02-19 International Business Machines Corporation Reducing power requirements of a multiple core processor
US8381004B2 (en) 2010-05-26 2013-02-19 International Business Machines Corporation Optimizing energy consumption and application performance in a multi-core multi-threaded processor system
US8484498B2 (en) 2010-08-26 2013-07-09 Advanced Micro Devices Method and apparatus for demand-based control of processing node performance
US8510740B2 (en) 2010-09-16 2013-08-13 Qualcomm Incorporated System and method of performing dynamic voltage and frequency scaling operations on a mobile device
US8943334B2 (en) 2010-09-23 2015-01-27 Intel Corporation Providing per core voltage and frequency control
US9261949B2 (en) 2010-10-29 2016-02-16 Advanced Micro Devices, Inc. Method for adaptive performance optimization of the soc
US8793512B2 (en) 2010-10-29 2014-07-29 Advanced Micro Devices, Inc. Method and apparatus for thermal control of processing nodes
US8627128B2 (en) 2010-11-09 2014-01-07 International Business Machines Corporation Power management for processing capacity upgrade on demand
EP2643741A4 (en) 2010-11-25 2016-08-24 Freescale Semiconductor Inc METHOD AND DEVICE FOR PERFORMANCE MANAGEMENT OF A MULTICULTURAL PROCESSOR
US8756442B2 (en) 2010-12-16 2014-06-17 Advanced Micro Devices, Inc. System for processor power limit management
US9176550B2 (en) 2010-12-23 2015-11-03 Intel Corporation Thermally downward scalable system
US9086883B2 (en) 2011-06-10 2015-07-21 Qualcomm Incorporated System and apparatus for consolidated dynamic frequency/voltage control
US8650428B2 (en) 2011-07-19 2014-02-11 Ati Technologies Ulc Dynamic weight calculation in a digital power estimation and management system
US20130097415A1 (en) 2011-10-12 2013-04-18 Qualcomm Incorporated Central Processing Unit Monitoring and Management Based On A busy-Idle Histogram
US9009451B2 (en) 2011-10-31 2015-04-14 Apple Inc. Instruction type issue throttling upon reaching threshold by adjusting counter increment amount for issued cycle and decrement amount for not issued cycle
US20130117589A1 (en) * 2011-11-04 2013-05-09 Anand Satyamoorthy Stability control in a voltage scaling system
US20130155081A1 (en) 2011-12-15 2013-06-20 Ati Technologies Ulc Power management in multiple processor system
CN106909444B (zh) 2011-12-22 2021-01-12 英特尔公司 用于指定应用线程性能状态的指令的指令处理装置及相关方法
CN102520754B (zh) 2011-12-28 2013-10-23 东南大学 一种面向动态电压调节***的片上监测电路
CN102566739B (zh) 2012-01-06 2014-11-26 威盛电子股份有限公司 多核处理器***及其动态电源管理方法与控制装置
US9137848B2 (en) 2012-01-31 2015-09-15 Lg Electronics Inc. Mobile terminal, controlling method thereof and recording medium thereof
US9223373B2 (en) * 2012-03-21 2015-12-29 Hgst Technologies Santa Ana, Inc. Power arbitration for storage devices
US8966296B2 (en) 2012-07-17 2015-02-24 Hewlett-Packard Development Company, L.P. Transitioning a performance state of a processor
CN103019876B (zh) 2012-12-26 2015-07-01 东南大学 一种面向cpu流水线的错误恢复电路
US9223383B2 (en) * 2012-12-21 2015-12-29 Advanced Micro Devices, Inc. Guardband reduction for multi-core data processor
US9377841B2 (en) * 2013-05-08 2016-06-28 Intel Corporation Adaptively limiting a maximum operating frequency in a multicore processor
US9304573B2 (en) 2013-06-21 2016-04-05 Apple Inc. Dynamic voltage and frequency management based on active processors
US9195291B2 (en) 2013-06-21 2015-11-24 Apple Inc. Digital power estimator to control processor power consumption
US9772676B2 (en) * 2014-02-26 2017-09-26 Advanced Micro Devices, Inc. Adaptive voltage scaling based on stage transitions or ring oscillator revolutions
US9606605B2 (en) 2014-03-07 2017-03-28 Apple Inc. Dynamic voltage margin recovery
US9625984B2 (en) 2015-03-27 2017-04-18 Intel Corporation Technologies for managing power during an activation cycle

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6564328B1 (en) 1999-12-23 2003-05-13 Intel Corporation Microprocessor with digital power throttle
US20050218871A1 (en) 2003-04-11 2005-10-06 Inyup Kang Dynamic voltage scaling for portable devices
US7793125B2 (en) 2007-01-10 2010-09-07 International Business Machines Corporation Method and apparatus for power throttling a processor in an information handling system
WO2009015326A2 (en) 2007-07-26 2009-01-29 Qualcomm Incorporated Method and apparatus for adaptive voltage scaling based on instruction usage

Also Published As

Publication number Publication date
US9606605B2 (en) 2017-03-28
US11422606B2 (en) 2022-08-23
US20210173465A1 (en) 2021-06-10
US11740676B2 (en) 2023-08-29
US20170160791A1 (en) 2017-06-08
TWI528160B (zh) 2016-04-01
KR20180058849A (ko) 2018-06-01
US20150253836A1 (en) 2015-09-10
KR20160114665A (ko) 2016-10-05
EP3077887B1 (en) 2020-05-13
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WO2015134175A1 (en) 2015-09-11
CN105960620A (zh) 2016-09-21
KR101861943B1 (ko) 2018-05-28
TW201541234A (zh) 2015-11-01
CN105960620B (zh) 2019-02-22
CN110109527B (zh) 2024-03-12
CN110109527A (zh) 2019-08-09
US20230359259A1 (en) 2023-11-09
US20230122955A1 (en) 2023-04-20
US10955893B2 (en) 2021-03-23
US20190050043A1 (en) 2019-02-14
EP3077887A1 (en) 2016-10-12

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