TWI622283B - 一種資料時鐘恢復電路及其相位內插器 - Google Patents

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陶成
陳峰
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Abstract

本發明公開的資料時鐘恢復電路及其相位內插器，通過編碼電路根據並行時鐘和取樣時鐘或多相位時鐘組對資料控制信號進行兩次取樣，確定參考資料值；再根據控制單元輸出的相位控制信號生成第一編碼和第二編碼；由多工器根據第二編碼選擇接收的N個相位時鐘中的兩個進行輸出；由時鐘混頻器根據第一編碼接收兩個相位時鐘進行加權類比運算之後生成並輸出新相位時鐘；再由差分轉單端放大器將時鐘混頻器輸出的小信號放大成全擺幅信號，供給控制單元去判斷當前位置的時鐘所取樣的資料是否是最佳的取樣資料，如果不是將進一步控制編碼電路來改變相位內插器輸出時鐘的延遲位置，使時鐘超前或者滯後，最終會形成一個時鐘動態跟隨資料的穩定狀態。

Description

一種資料時鐘恢復電路及其相位內插器
本發明涉及資料時鐘恢復技術領域，尤其涉及一種資料時鐘恢復電路及其相位內插器。
在串列通信系統的接收端中，資料時鐘恢復電路(CDR，Clock and Data Recovery)用於從接收的串列資料流程中提取時鐘且恢復出資料，CDR的性能直接制約著通信的品質。相位內插器(PI，Phase Interpolator)用於在CDR中對取樣的時鐘相位進行調整，以便實現資料的正確取樣。能夠精確調節時鐘相位的PI對於在接收端能否能夠正確地恢復出發送端的資料非常重要。在實際應用中由於發射頻率、相位漂移、環境溫度變化或電源變化等的影響，在CDR的工作過程中可能會產生相移步階的取樣時鐘緣(clock edge)，從而導致其抖動性能的下降，直接惡化CDR的動態特性。
有鑑於此，本發明提供了一種資料時鐘恢復電路及其相位內插器，以解決習知技術中資料時鐘恢復電路動態性能差的問題。
一種資料時鐘恢復電路的相位內插器，與資料時鐘恢復電路的控制單元相連，所述相位內插器包括：編碼電路；所述編碼電路的輸入端與所述控制單元相連，用於根據接收的並行時鐘對所述控制單元輸出的資料控制信號進行取樣，生成取樣信號，根據接收的取樣時鐘或者多相位時鐘組對所述取樣信號進行取樣，確定參考資料值；根據所述參考資料值和所述控制單元輸出的相位控制信號進行處理，生成第一編碼和第二編碼；兩個多工器；每個所述多工器的控制端與所述編碼電路輸出端相連， 用於接收並根據所述第二編碼，選擇接收的N個相位時鐘中的兩個進行輸出；其中，N為大於等於4的偶數；時鐘混頻器；所述時鐘混頻器的控制端與所述編碼電路輸出端相連，所述時鐘混頻器的輸入端與所述多工器的輸出端相連，所述時鐘混頻器用於接收並根據所述第一編碼，接收所述兩個相位時鐘進行加權類比運算之後生成並輸出新相位時鐘；兩個差分轉單端放大器；每個所述差分轉單端放大器的輸入端與所述時鐘混頻器的輸出端相連，用於將所述時鐘混頻器輸出的小信號放大成全擺幅信號。
優選地，所述編碼電路包括：第一取樣單元，用於根據接收的所述並行時鐘對所述控制單元輸出的所述資料控制信號進行取樣，生成取樣信號；第二取樣單元，用於根據接收的所述取樣時鐘或者所述多相位時鐘組對所述取樣信號進行取樣，確定所述參考資料值；第一延遲單元，用於將所述參考資料值的高三位元延遲所述並行時鐘的兩個週期，得到高三位延遲值；判斷單元，用於根據所述參考資料值的高三位元和所述高三位元延遲值進行邏輯處理，並判斷是否跨象限；第一運算單元，用於根據所述判斷單元的判斷結果及所述參考資料值的低四位元進行邏輯運算，得到低四位運算值；第二運算單元，用於根據所述判斷單元的判斷結果及所述控制單元輸出的所述相位控制信號，得到最低位元運算值；獨熱碼邏輯單元，用於根據所述高三位元延遲值進行獨熱碼邏輯處理，生成所述第二編碼；溫度計碼邏輯單元，用於根據所述低四位元運算值及所述最低位運算值進行溫度計碼邏輯處理，生成所述第一編碼；其中，所述第一編碼的最低位元為根據所述最低位元運算值單獨編碼生成的。
優選地，當所述判斷單元的判斷結果為跨象限時，所述第一運算單元及所述第二運算單元用於將權重全部移交至交界相位的一邊，改變一次相位；所述獨熱碼邏輯單元用於改變所述第二編碼的相位；所述溫度計碼邏 輯單元用於改變所述第一編碼的相位。
優選地，所述控制單元輸出的所述資料控制信號及所述相位控制信號均為二進位編碼。
優選地，所述時鐘混頻器包括：M個電流切換單元、第三電阻、第四電阻、第一NMOS電晶體、第二NMOS電晶體、第三NMOS電晶體和第四NMOS電晶體；其中，M為大於1的自然數；所述第三電阻的一端和所述第四電阻的一端均與電源相連；所述第三電阻的另一端、所述第一NMOS電晶體的汲極及所述第三NMOS電晶體的汲極相連，連接點作為所述時鐘混頻器的一個輸出端；所述第四電阻的另一端、所述第二NMOS電晶體的汲極及所述第四NMOS電晶體的汲極相連，連接點作為所述時鐘混頻器的另一個輸出端；所述第一NMOS電晶體和所述第二NMOS電晶體的源極相連，連接點分別與所述M個電流切換單元的第一輸出端相連；所述第三NMOS電晶體和所述第四NMOS電晶體的源極相連，連接點分別與所述M個電流切換單元的第二輸出端相連；所述第一NMOS電晶體的閘極、所述第二NMOS電晶體的閘極、所述第三NMOS電晶體的閘極和所述第四NMOS電晶體的閘極分別作為所述時鐘混頻器的輸入端；所述M個電流切換單元的輸入端分別接收所述第一編碼，所述M個電流切換單元的接地端均接地。
優選地，所述時鐘混頻器還包括：M+1個尾電流提供單元、第五電阻、第一開關及第二開關；M個尾電流提供單元的一端分別與所述M個電流切換單元的接地端一一對應相連；所述第一開關的一端與所述M個電流切換單元的第一輸出端相連；所述第二開關的一端與所述M個電流切換單元的第二輸出端相連；所述第一開關的另一端、所述第二開關的另一端、所述第五電阻的一端及另一個尾電流提供單元的一端相連；所述M+1個尾電流提供單元的另一端均接地；所述第五電阻的另一端與所述電源相連。
優選地，所述電流切換單元包括：第五NMOS電晶體、第六NMOS電晶體及第七NMOS電晶體；其中：所述第六NMOS電晶體的汲極為所述電流切換單元的第一輸出端；所述第七NMOS電晶體的汲極為所述電流切換單元的第二輸出端；所述第六NMOS電晶體的源極、所述第七NMOS電晶體的源極及所述第五NMOS電晶體的汲極相連；所述第六NMOS電晶體的閘極及所述第七NMOS電晶體的閘極分別作為所述電流切換單元的兩個輸入端，接收所述第一編碼中兩個反向的信號；所述第五NMOS電晶體的源極接地；所述第五NMOS電晶體的閘極接收偏壓電壓。
優選地，所述尾電流提供單元為電流源或者電流汲取。
優選地，所述多工器包括兩個選擇電路，每個選擇電路包括：N個第一NMOS電晶體；其中每兩個第一NMOS電晶體的源極相連，閘極分別接收相差180°相位的兩個相位時鐘，接收相鄰相位時鐘的第一NMOS電晶體的汲極相連，連接點分別作為所述選擇電路的兩個輸出端；N/2個第二NMOS電晶體；每個所述第二NMOS電晶體的汲極分別與兩個第一NMOS電晶體的源極連接點相連，N/2個所述第二NMOS電晶體的源極相連，閘極分別接收所述第二編碼；源極接地的第三NMOS電晶體；所述第三NMOS電晶體的閘極接收偏壓電壓，汲極與所述第二NMOS電晶體的源極連接點相連；與所述選擇電路的兩個輸出端相連的負載元件，用於對接收的N個相位時鐘進行擺幅限制。
優選地，所述負載元件包括：第一電阻及第二電阻；其中：所述第一電阻的一端與所述選擇電路的一個輸出端相連；所述第二電阻的一端與所述選擇電路的另一個輸出端相連；所述第一電阻的另一端與所述第二電阻的另一端相連，連接點與電源相連。
一種資料時鐘恢復電路的相位內插器，與資料時鐘恢復電路的控制單元相連，所述相位內插器包括：編碼電路；所述編碼電路的輸入端與所述控制單元相連，用於根據接 收的並行時鐘對所述控制單元輸出的資料控制信號進行取樣，生成取樣信號，根據接收的取樣時鐘或者多相位時鐘組對所述取樣信號進行取樣，確定參考資料值；根據所述參考資料值和所述控制單元輸出的相位控制信號進行處理，生成第一編碼；N個時鐘混頻器；每個所述時鐘混頻器的控制端與所述編碼電路輸出端相連，用於接收並根據所述第一編碼，選擇N個相位時鐘中的兩個接收並進行加權模擬運算之後生成並輸出新相位時鐘；其中，N為大於等於4的偶數；兩個差分轉單端放大器；每個所述差分轉單端放大器的輸入端與所述時鐘混頻器的輸出端相連，用於將所述時鐘混頻器輸出的小信號放大成全擺幅信號。
一種資料時鐘恢復電路，包括：鎖相迴路，用於輸出N個相位時鐘；其中，N為大於等於4的偶數；控制單元，用於接收並行時鐘及並行資料，生成並輸出資料控制信號及相位控制信號；上述任一所述的資料時鐘恢復電路的相位內插器。
優選地，還包括：接收電路；所述接收電路與所述資料時鐘恢復電路的相位內插器的輸出端相連，用於接收取樣資料及所述資料時鐘恢復電路的相位內插器輸出的全擺幅信號；串並轉換電路；所述串並轉換電路的輸入端與所述接收電路的輸出端及所述資料時鐘恢復電路的相位內插器的輸出端相連，用於接收取樣資料及所述全擺幅信號，並將所述取樣資料進行串並轉換，生成所述並行時鐘、所述並行資料及取樣時鐘或者多相位時鐘組。 本發明公開的資料時鐘恢復電路的相位內插器，通過編碼電路根據接收的並行時鐘對所述控制單元輸出的資料控制信號進行取樣，生成取樣信號，根據接收的取樣時鐘或者多相位時鐘組對所述取樣信號進行取樣，確定參考資料值；根據所述參考資料值和所述控制單元輸出的相位控制信號進行處理，生成第一編碼和第二編碼；由多工器接收並根據所述第二編碼，選擇接收的N個相位時鐘中的兩個進行輸出；由時鐘混頻器接收並根據所述第 一編碼，接收所述兩個相位時鐘進行加權類比運算之後生成並輸出新相位時鐘；再由差分轉單端放大器將所述時鐘混頻器輸出的小信號放大成全擺幅信號，供給所述控制單元去判斷當前位置的時鐘所取樣的資料是否是最佳的取樣資料，如果不是將進一步控制所述編碼電路來改變所述相位內插器輸出時鐘的延遲位置，使時鐘超前或者滯後，最終會形成一個時鐘動態跟隨資料的穩定狀態。
101‧‧‧編碼電路
102‧‧‧多工器
103‧‧‧時鐘混頻器
104‧‧‧差分轉單端放大器
201‧‧‧鎖相迴路
202‧‧‧控制單元
203‧‧‧相位內插器
204‧‧‧接收電路
205‧‧‧串並轉換電路
為了更清楚地說明本發明實施例或習知技術中的技術方案，下面將對實施例或習知技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的一些實施例，對於本領域通常技術人士來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。
圖1為本發明實施例公開的資料時鐘恢復電路的相位內插器結構示意圖；圖2為本發明另一實施例公開的相位時鐘與權重之間的對應關係示意圖；圖3為本發明另一實施例公開的編碼電路中各個資料的時序圖；圖4為本發明另一實施例公開的時鐘混頻器的結構示意圖；圖5為本發明另一實施例公開的另一時鐘混頻器的結構示意圖；圖6為本發明另一實施例公開的電流切換單元的結構示意圖；圖7為本發明另一實施例公開的多工器的結構示意圖；圖8為本發明另一實施例公開的資料時鐘恢復電路的結構示意圖。
下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發明一部分實施例，而不是全部的實施例。基於本發明中的實施例，本領域通常技術人士在沒有做出創造性勞動前提下所獲得的所有其他實施例，都屬於本發明保護的範圍。
本發明提供了一種資料時鐘恢復電路的相位內插器，以解決習知技術 中資料時鐘恢復電路動態性能差的問題。
具體地，如圖1所示，所述資料時鐘恢復電路的相位內插器，與資料時鐘恢復電路的控制單元相連，所述相位內插器包括：編碼電路101；的輸入端與所述控制單元相連；兩個多工器102；每個多工器102的控制端與編碼電路101輸出端相連；時鐘混頻器103；時鐘混頻器103的控制端與編碼電路101輸出端相連，時鐘混頻器103的輸入端與多工器102的輸出端相連；兩個差分轉單端放大器104；每個差分轉單端放大器104的輸入端與時鐘混頻器103的輸出端相連。
編碼電路101根據接收的並行時鐘對所述控制單元輸出的資料控制信號進行取樣，生成取樣信號，根據接收的取樣時鐘或者多相位時鐘組對所述取樣信號進行取樣，確定參考資料值；根據所述參考資料值和所述控制單元輸出的相位控制信號進行處理，生成第一編碼和第二編碼；多工器102接收並根據所述第二編碼，選擇接收的N個相位時鐘中的兩個進行輸出；其中，N為大於等於4的偶數；時鐘混頻器103接收並根據所述第一編碼，接收所述兩個相位時鐘進行加權類比運算之後生成並輸出新相位時鐘；差分轉單端放大器104將所述時鐘混頻器輸出的小信號放大成全擺幅信號。
具體工作流程為：以N為8為例來進行說明，兩個多工器102接收的8個相位時鐘分別為phase_0、phase_180、phase_90、phase_270、phase_45、phase_225、phase_135和phase_315。
編碼電路101根據接收的並行時鐘cdr_clk對所述控制單元輸出的資料控制信號cdr_code進行取樣，根據接收的取樣時鐘cdr_fast_clk或者多相位時鐘組cdr_bus_clk<3：0>對所述取樣信號進行取樣，確定參考資料值；根據所述參考資料值和所述控制單元輸出的相位控制信號pi_dir進行處理，生成第一編碼和第二編碼；首先在系統開啟後所述控制單元會重定所述相位內插器的編碼電路101，以使編碼電路101送出一組希望的第二編碼控制多工器102去選取兩組時鐘作為多工器102的輸出；在具體的實際應用中，編碼電路101送出的第二編碼可以為8位元編碼信號，其偶數位元和奇數位有均有一位元為高 位準信號，其他為低位準信號，而且這兩位元為高位準信號的編碼位置上是相鄰的。編碼為高位準的控制信號將會關閉開關，兩組時鐘會被選取並放大輸出。重定時為高位準信號的兩位元編碼信號為設計時預先設定好的。
然後，被選取的兩組時鐘CLKA+/-和CLKB+/-將會同時送給時鐘混頻器103進行加權內插混頻，重定時的編碼電路101送給時鐘混頻器103的第一編碼(在具體的應用中可以為32位元編碼信號)為高位準的信號會作為權重的選取信號；在具體的實際應用中，其中的一組希望將被使用加權內插運算的時鐘的編碼控制信號係全為高位準信號，另一組不希望將被使用加權內插運算的時鐘的編碼控制信號係全為低位準信號。此時時鐘混頻器103只會將一個帶全部權重資訊的時鐘信號放大送出，然後時鐘混頻器103放大輸出信號MIX+/-再送給差分轉單端放大器104，差分轉單端放大器104主要功能是將時鐘混頻器放大輸出的小信號放大成全擺幅信號CLKP和CLKN，最終送給前端類比的接收電路使用。重定的目的是保證資料時鐘恢復電路整個迴路工作在一個確切的一個狀態，不至於迴路斷開。
重定後，當接收電路接收到所述相位內插器送給的時鐘信號後，會對串列資料進行取樣並將串列資料轉變成並行資料，然後再供給所述控制單元去判斷當前位置的時鐘所取樣的資料是否是最佳的取樣資料，如果不是將進一步發送信號控制所述相位內插器來改變時鐘的延遲位置，使時鐘超前或者滯後，最終會形成一個時鐘動態跟隨資料的穩定狀態。
本實施例所述的資料時鐘恢復電路的相位內插器，編碼電路101將所述控制單元輸出的資料控制信號和相位控制信號進行編碼，變成多工器102和時鐘混頻器103工作時所需要的特殊數位信號(所述第一編碼和所述第二編碼)，然後控制多工器102和時鐘混頻器103先後無縫協同工作，實現了無突變的平滑過渡；並且差分轉單端放大器104輸出的所述全擺幅信號，可以供給所述控制單元去判斷當前位置的時鐘所取樣的資料是否是最佳的取樣資料，如果不是將進一步控制編碼電路101來改變所述相位內插器輸出時鐘的延遲位置，使時鐘超前或者滯後，最終會形成一個時鐘動態跟隨資料的穩定狀態。
優選地，所述編碼電路包括： 第一取樣單元，用於根據接收的所述並行時鐘對所述控制單元輸出的所述資料控制信號進行取樣，生成取樣信號；第二取樣單元，用於根據接收的所述取樣時鐘或者所述多相位時鐘組對所述取樣信號進行取樣，確定所述參考資料值；第一延遲單元，用於將所述參考資料值的高三位元延遲所述並行時鐘的兩個週期，得到高三位延遲值；判斷單元，用於根據所述參考資料值的高三位元和所述高三位元延遲值進行邏輯處理，並判斷是否跨象限；第一運算單元，用於根據所述判斷單元的判斷結果及所述參考資料值的低四位元進行邏輯運算，得到低四位運算值；第二運算單元，用於根據所述判斷單元的判斷結果及所述控制單元輸出的所述相位控制信號，得到最低位元運算值；獨熱碼邏輯單元，用於根據所述高三位元延遲值進行獨熱碼邏輯處理，生成所述第二編碼；溫度計碼邏輯單元，用於根據所述低四位元運算值及所述最低位運算值進行溫度計碼邏輯處理，生成所述第一編碼；其中，所述第一編碼的最低位元為根據所述最低位元運算值單獨編碼生成的。
優選地，當所述判斷單元的判斷結果為跨象限時，所述第一運算單元及所述第二運算單元用於將權重全部移交至交界相位的一邊，改變一次相位；所述獨熱碼邏輯單元用於改變所述第二編碼的相位；所述溫度計碼邏輯單元用於改變所述第一編碼的相位。
具體的工作原理為：從所述控制單元輸出的所述參考資料值cdr-_code<6：0>的高三位元將會編碼成為所述多工器的所述第二編碼mux_sel<7：0>，去選擇將要參與混頻的兩組輸入時鐘信號；所述參考資料值cdr-_code<6：0>的低四位元將會編碼成為所述時鐘混頻器的所述第一編碼mix_sel<15：0>(mix_sel_b<15：0>是反向信號)去生成所述新相位時鐘。
值得說明的是，所述第一編碼的最低位元mix_sel<0>(mix_sel_b<0>是反向信號)的碼值必須單獨進行編碼，因為這個最低位元碼值不僅影響了編碼的速度，也影響著時鐘象限的平滑轉移。該碼值在編碼時需要額外的 控制信號，即代表相位的超前或滯後的相位控制信號pi_dir。所述第一編碼的最低位元mix_sel<0>的碼值根據所述相位控制信號pi_dir和當前的所在象限標誌共同來決定編碼出的。
所述參考資料值cdr-_code<6：0>、所述第二編碼mux_sel<7：0>及所述第一編碼mix_sel<15：0>的對應關係可以參見表1：
根據時鐘混頻器的權重取值，可以將所述第一編碼mix_sel<15：0>和mix_sel_b<15：0>互換，不必重新考慮編碼，均在本申請的保護範圍內。
圖2所示為N個相位時鐘與權重的對應關係；當所述判斷單元的判斷 結果為跨象限時，在相位跨界處需要進行特殊處理，首先需要先將權重全部移至交界相位的一邊，相位改變一次；再改變多工器來換相位，此時權重不在此相位上，權重全在上一步的交界相位上，相位基本不變；最後改變時鐘混頻器，完成相位跳變，相位改變一次；從整個過程中不難看出，在相位跨界處，相位變化了兩次，基本沒有損失PI的回應速度。在整個CDR過程中，PI的編碼部分實現了只增加一個週期的延遲，基本沒有損耗CDR的頻寬。
如圖3所示的是上述編碼演算法的具體實現時序圖，相位內插器接收到並行時鐘cdr_clk和取樣快時鐘cdr_fast_clk或者多相位時鐘組cdr_bus_clk<3：0>，將會對所述控制單元送達的資料控制信號cdr_code<6：0>及相位控制信號pi_dir進行重新取樣，先使用並行時鐘cdr_clk對資料取樣，保證介面時序的正確，然後使用取樣快時鐘cdr_fast_clk或者多相位時鐘組cdr_bus_clk<3：0>對並行時鐘取樣後的資料再重新取樣，這樣在快時鐘領域的參考點(所述參考資料值)就確定下來，再根據資料控制信號cdr_code<6：0>及相位控制信號pi_dir對資料進行邏輯編碼。首先先將參考資料值的高三位元cdr_code_a<6：4>延遲兩個週期後得到高三位延遲值cdr_code_b<6：4>，然後和參考資料值的高三位元cdr_code_a<6：4>進行簡單的互斥或邏輯判斷當前給出的二進位碼所代表的象限是否跨界(跨象限)，接著使用這個判定結果信號將參考資料值的低四位元cdr_code_a<3：0>邏輯運算得到cdr_code_b<3：0>，進一步邏輯運算得到低四位元運算值cdr_code_c<3：0>，同時也使用這個判定結果信號結合相位控制信號pi_dir重新產生資料pre_mixcode_lsb，最後將高三位延遲值cdr_code_b<6：4>、低四位運算值cdr_code_c<3：0>和pre_mixcode_lsb一起送給核心編碼電路(所述獨熱碼邏輯單元和所述溫度計碼邏輯單元)進行編碼分別得到最終的編碼值mux_sel<7：0>,mix_sel<15：0>、mix_sel_b<15：0>。計入所述編碼電路的延時到圖3最右側的虛線所示的時鐘緣之前所有電路邏輯要全部完成，若時間不夠需要加入觸發器，同時時鐘也要隨之改變，視其具體應用環境而定，均在本申請的保護範圍內。
值得說明的是，如果使用的取樣快時鐘cdr_fast_clk是並行時鐘cdr_clk的N倍，則取樣快時鐘cdr_fast_clk可以被和並行時鐘cdr_clk同頻的多相位 時鐘組cdr_bus_clk<N：0>所代替，如果考慮使用並行時鐘cdr_clk的話，使用cdr_bus_clk<N-1：0>同樣是可以的，均在本申請的保護範圍內。
如果不跨界，按不跨界的方式處理；如果跨界，按跨界的方式處理。圖3中在跨界的①，②，③三種狀態時，關鍵資料cdr_code_b<3：0>、cdr_code_c<3：0>及pre_mixcode_lsb的具體取值見表2和表3所示：
優選地，所述控制單元輸出的所述資料控制信號及所述相位控制信號均為二進位編碼。
所述資料控制信號及所述相位控制信號均為二進位編碼，不會降低頻寬，再經過PI的編碼電路即可產生可用碼值。
優選地，如圖4所示，所述時鐘混頻器包括：M個電流切換單元、第三電阻R3、第四電阻R4、第一NMOS電晶體N1、第二NMOS電晶體N2、第三NMOS電晶體N3和第四NMOS電晶體N4；其中，M為大於1的自然數；第三電阻R3的一端和第四電阻R4的一端均與電源VDD相連；第三電阻R3的另一端、第一NMOS電晶體N1的汲極及第三NMOS電 晶體N3的汲極相連，連接點作為所述時鐘混頻器的一個輸出端；第四電阻R4的另一端、第二NMOS電晶體N2的汲極及第四NMOS電晶體N4的汲極相連，連接點作為所述時鐘混頻器的另一個輸出端；第一NMOS電晶體N1和第二NMOS電晶體N2的源極相連，連接點分別與所述M個電流切換單元的第一輸出端a相連；第三NMOS電晶體N3和第四NMOS電晶體N4的源極相連，連接點分別與所述M個電流切換單元的第二輸出端b相連；第一NMOS電晶體N1的閘極、第二NMOS電晶體N2的閘極、第三NMOS電晶體N3的閘極和第四NMOS電晶體N4的閘極分別作為所述時鐘混頻器的輸入端；所述M個電流切換單元的輸入端分別接收所述第一編碼，所述M個電流切換單元的接地端均接地。
所述多工器輸出的兩組時鐘其中的CLKA+和CLKB+分別連接的增益電晶體(第一NMOS電晶體N1和第三NMOS電晶體N3)的汲極連接一起MIX-，而CLKA-和CLKB-分別連接的增益電晶體(第二NMOS電晶體N2和第四NMOS電晶體N4)的汲極連接一起MIX+，分別共用一個負載元件(第三電阻R3或者第四電阻R4)，這樣確保加權內插混頻的時鐘的延遲時間是漸近變化的，這個負載元件連接的節點就是時鐘混頻器的輸出節點。
各個增益電晶體連接著代表權重的電流切換單元，這些電流切換單元連接的控制信號(第一編碼)來自編碼電路，每個電流切換單元均有兩個控制信號，而且這兩個控制信號是互斥的(如mix_sel<0>與mix_sel_b<0>，或者mix_sel<15>與mix_sel_b<15>)，這樣也就保證了所有的電流切換單元所流經的電流加在一起是一個固定電流，這個固定電流中有多少比例的電流流經對應的增益電晶體，也就代表了增益電晶體對應的時鐘的權重大小。當來自編碼電路輸出的控制信號(第一編碼)發生改變，兩組時鐘的權重比例即發生改變，時鐘混頻器的輸出時鐘的延遲時間也就隨著改變，從而完成加權內插整個過程。
圖4所示的電流切換單元是以16個為例來進行展示，控制電流切換單元的控制信號為32個。電流切換單元個數也可以為其他數量，可以取大於1的自然數，當然也是有極限的，視其具體的應用環境而定。
或者，如圖5所示，所述時鐘混頻器還包括：M+1個尾電流提供單元、第五電阻R5、第一開關S1及第二開關S2；M個尾電流提供單元的一端分別與所述M個電流切換單元的接地端一一對應相連；第一開關S1的一端與所述M個電流切換單元的第一輸出端a相連；第二開關S2的一端與所述M個電流切換單元的第二輸出端b相連；第一開關S1的另一端、第二開關S2的另一端、第五電阻R5的一端及另一個尾電流提供單元的一端相連；所述M+1個尾電流提供單元的另一端均接地；第五電阻R5的另一端與電源VDD相連。
優選地，如圖6所示，圖4和圖5中的所述電流切換單元包括：第五NMOS電晶體N5、第六NMOS電晶體N6及第七NMOS電晶體N7；其中：第六NMOS電晶體N6的汲極為所述電流切換單元的第一輸出端a；第七NMOS電晶體N7的汲極為所述電流切換單元的第二輸出端b；第六NMOS電晶體N6的源極、第七NMOS電晶體N7的源極及第五NMOS電晶體N5的汲極相連；第六NMOS電晶體N6的閘極及第七NMOS電晶體N7的閘極分別作為所述電流切換單元的兩個輸入端，接收所述第一編碼中兩個反向的信號；第五NMOS電晶體N5的源極接地；第五NMOS電晶體N5的閘極接收偏壓電壓。
電流切換單元電路如圖6所示，該單元電路主要由3個NMOS電晶體組成(第五NMOS電晶體N5、第六NMOS電晶體N6及第七NMOS電晶體N7)，其中第五NMOS電晶體N5為電流電晶體，用於提供加權的電流，第六NMOS電晶體N6及第七NMOS電晶體N7為開關切換電晶體，用於切換電流電晶體的電流方向。對於一個單元電路來說，當編碼電路送來一對互斥的控制信號時，比如mix_sel為高位準信號，mix_sel_b為低位準信號，則第六NMOS電晶體N6關閉，第七NMOS電晶體N7打開，第六NMOS電晶體N6所對應的時鐘的權重將會增加一個，第七NMOS電晶體N7所對應的時鐘的權重減少增加一個，導致相位內插器輸出時鐘位置會向第六NMOS電晶體N6所對應的時鐘移動，也意味著輸出時鐘的位置超前，反之滯後。 這裡選取的參考時鐘是不變。
圖5所示的所述時鐘混頻器採用圖6的電流切換單元，可以有效提高PI的線性度，並針對傳統的線性電流加權混頻方法進行了修正，採用了非線性電流加權混頻方法可以進一步提高了PI的線性度。達到了降低週期到週期抖動的目的，從而降低了誤碼率，提高了基於PI方式的自我調整均衡技術的性能。
對於一個PI，其歸一化的權重用A 1、A 2表示，混頻的兩個相位時鐘用sin(ωT)和sin(ωT-)，混頻後的時鐘為：
其中的p=A 1+A 2 cos，q=A 2 sin，tan=q/p；此處=450，如果等間隔分成16等分後，則tan取值範圍為[0,tan((450/16)*(16-a))],(a [0,16])，結合A 1+A 2=1求取線性補償後的權重A 1、A 2的取值，最後根據實際使用總電流將歸一化的權重轉化為每個電流切換單元電路需要的電流，經計算補償後的電流值成對稱(圖5中給出的最終計算值按最大電流1mA為準)。
圖5所示的所述時鐘混頻器還給出了進一步提高線性的電荷充電的補償方法，其原理為：當電流切換單元裡的電流全部都流向兩個輸入時鐘信號中的一個時，一組輸入時鐘信號具有全部的權重，另一組輸入時鐘信號沒有權重，這個時候沒有權重的輸入時鐘信號在權重全部變為0的過程會對輸出有擾動，因為圖4中的第一NMOS電晶體N1、第二NMOS電晶體N2(或者第三NMOS電晶體N3、第四NMOS電晶體N4)從飽和工作區突然變為線性區，會使得輸出節點電位降低，從而影響了最終輸出，在權重全部變為0的過程，關閉第一開關S1(或者第二開關S2)，打開第二開關S2(或者第一開關S1)，使得節點Vcomp對節點A(B)進行充電，這個節點Vcomp的設置一般小於輸出節點的最小信號電壓，這樣節點A(B)的電位將會得到一定的補償，解決了第一NMOS電晶體N1、第二NMOS電晶體N2(或者第三NMOS電晶體N3、第四NMOS電晶體N4)的溝道漏電的難題，從而進一步提高了線性度。
優選地，所述尾電流提供單元為電流源或者電流汲取。
在具體的實際應用中，各個所述尾電流提供單元提供的電流不做具體 限定，多個所述電流切換單元接收到的電流可以依次為68.1uA、65.7uA、63.8uA、62.3uA、61uA、60.2uA、59.6uA及59.3uA等等，此處不再一一贅述，視其具體應用環境而定。
優選地，多工器102包括兩個選擇電路，每個選擇電路如圖7所示，包括：N個第一NMOS電晶體N1；其中每兩個第一NMOS電晶體N1的源極相連，閘極分別接收相差180°相位的兩個相位時鐘，接收相鄰相位時鐘的第一NMOS電晶體的汲極相連，連接點分別作為所述選擇電路的兩個輸出端；N/2個第二NMOS電晶體N2；每個第二NMOS電晶體N2的汲極分別與兩個第一NMOS電晶體N1的源極連接點相連，N/2個第二NMOS電晶體N2的源極相連，閘極分別接收所述第二編碼；源極接地的第三NMOS電晶體N3；第三NMOS電晶體N3的閘極接收偏壓電壓，汲極與第二NMOS電晶體N3的源極連接點相連；與所述選擇電路的兩個輸出端相連的負載元件120，用於對接收的N個相位時鐘進行擺幅限制。
優選地，如圖7所示，負載元件120包括：第一電阻R1及第二電阻R2；其中：第一電阻R1的一端與所述選擇電路的一個輸出端相連；第二電阻R2的一端與所述選擇電路的另一個輸出端相連；第一電阻R1的另一端與第二電阻R2的另一端相連，連接點與電源VDD相連。
兩個多工器102輸入的多相位時鐘是以8個時鐘phase_0、phase_180、phase_45、phase_225、phase_90、phase_270、phase_135和phase_315為例來進行說明，圖7僅為其中的一個多工器102，接收phase_0、phase_180、phase_90、phase_270、mux_sel<0>、mux_sel<2>、mux_sel<4>和mux_sel<6>，另一個多工器102接收的是phase_45、phase_225、phase_135、phase_315、mux_sel<1>、mux_sel<3>、mux_sel<5>和mux_sel<7>，與圖7結構相同，此處不再贅述。
在重定時編碼電路送給的編碼信號只有mux_sel<1>和mux_sel<0>為高位準，其餘的mux_sel<7：2>全為低位準。當編碼信號到達時，圖7中接收mux_sel<1>或mux_sel<0>的第二NMOS電晶體N2會關閉，phase_0/phase_180,phase_45/phase_225將會被多工器放大輸出。圖7中的nbias為偏壓電壓。
負載元件120可以將輸入的多相位時鐘經過多工器102之後限制在一定的擺幅範圍內，適當地改變多工器102和時鐘混頻器103二者的輸出節點的RC時間常數，從而可以送給時鐘混頻器103實現較寬頻率範圍(100M-2GHz)內進行相位內插。
第一電阻R1及第二電阻R2構成了負載元件120，其作用是將輸入的多相位時鐘經過所述多工器之後限制在一定的擺幅範圍內，同時可以應用在較高的速度上。其中第二NMOS電晶體N2均為開關電晶體，第一NMOS電晶體N1均為增益電晶體。圖7所示，是以開關電晶體是設置在增益電晶體下面為例來進行展示，在具體的應用中也可以將開關電晶體置於增益電晶體的上面，優點是減少增益電晶體的米勒效應，即減少輸出信號對輸入信號的反饋影響，均在本申請的保護範圍內。
本實施例中給出的多相位時鐘輸入為8個時鐘，控制信號也為8個。多相位時鐘輸入的個數也可以為其他數量，可以取4、6、8…N大於或等於4的偶數，N/2為奇數時，多相位時鐘輸入的使用接法有些特別之處，同樣在本發明的保護範圍內。
本發明另一實施例還提供了另外一種資料時鐘恢復電路的相位內插器，與資料時鐘恢復電路的控制單元相連，所述相位內插器包括：編碼電路；所述編碼電路的輸入端與所述控制單元相連，用於根據接收的並行時鐘對所述控制單元輸出的資料控制信號進行取樣，生成取樣信號，根據接收的取樣時鐘或者多相位時鐘組對所述取樣信號進行取樣，確定參考資料值；根據所述參考資料值和所述控制單元輸出的相位控制信號進行處理，生成第一編碼；N個時鐘混頻器；每個所述時鐘混頻器的控制端與所述編碼電路輸出端相連，用於接收並根據所述第一編碼，選擇N個相位時鐘中的兩個接收並進行加權模擬運算之後生成並輸出新相位時鐘；其中，N為大於等於4的 偶數；兩個差分轉單端放大器；每個所述差分轉單端放大器的輸入端與所述時鐘混頻器的輸出端相連，用於將所述時鐘混頻器輸出的小信號放大成全擺幅信號。
本實施例與上述實施例的區別在於：省去了上述實施例中的多工器，可以將時鐘混頻器多使用幾路來替代多工器，N個所述時鐘混頻器則具備所述多工器的功能，適用於較低的工作頻率，但是帶來的代價是面積會增大。上述實施例中使用了多工器，適用於較高的工作頻率，節省了所述相位內插器的面積，提高線性度，使得應用的頻率範圍變寬。兩者均在本申請的保護範圍內，此處不做具體限定。
其中，所述編碼電路及所述時鐘混頻器均可採用上述實施例所述的具體實現形式，此次不再一一贅述。
本發明另一實施例還提供了一種資料時鐘恢復電路，如圖8所示，包括：鎖相迴路201、控制單元202及上述實施例任一所述的資料時鐘恢復電路的相位內插器203。
其中，鎖相迴路201用於輸出N個相位時鐘；其中，N為大於等於4的偶數；控制單元202用於接收並行時鐘及並行資料，生成並輸出資料控制信號及相位控制信號；資料時鐘恢復電路的相位內插器203與上述實施例所述的資料時鐘恢復電路的相位內插器的結構及原理均相同，此處不再一一贅述。
優選地，如圖8所示，所述資料時鐘恢復電路還包括：接收電路204；接收電路204與資料時鐘恢復電路的相位內插器203的輸出端相連；串並轉換電路205；串並轉換電路205的輸入端與接收電路204的輸出端及資料時鐘恢復電路的相位內插器203的輸出端相連。
其中，接收電路204用於接收取樣資料及所述資料時鐘恢復電路的相位內插器輸出的全擺幅信號；串並轉換電路205用於接收取樣資料及所述全擺幅信號，並將所述取樣 資料進行串並轉換，生成所述並行時鐘、所述並行資料及取樣時鐘或者多相位時鐘組。
具體的結構和工作原理與上述實施例相同，此處不再贅述。
對於同源的多通道傳輸系統，其傳輸過程中會伴隨著和資料速率有一定比例關係的同源時鐘，這樣在接收端的資料時鐘恢復過程中只需考慮時鐘和資料之間的暫態位置偏移，採用時鐘混相的PI可以時時來改變時鐘的相位位置，從而修正時鐘與資料之間的偏移距離，即可達到最佳位置取樣資料的目的。
對於不同源的多通道傳輸系統，其傳輸過程中不會伴隨著和資料速率有一定比例關係的同源時鐘，這樣在接收端的資料時鐘恢復過程中不僅需考慮時鐘和資料之間的暫態位置偏移，而且要考慮長時間頻偏的影響，採用高速PI可以時時來改變時鐘的相位位置，從而修正時鐘與資料之間的偏移距離，達到最佳位置取樣資料的目的。在CDR的迴路中，CDR的控制單元作為整個迴路的判斷控制中心，用來控制PI調整相位的控制信號一般都交給CDR的控制單元來完成，隨著資料通道數量和混頻相位數量的增加，這些控制信號將會變得繁複，給後期的佈局設計帶來難度，且時序將不易控制，需要耗費更多的走線面積。
本申請中所述的資料時鐘恢復電路，能夠適用於不同源的多通道傳輸系統，針對繁複的控制信號而發明的所述編碼電路，可以降低後期的佈局設計難度，使得時序易於控制，從而降低成本；同樣無需複雜的象限邊界控制單元去檢測邊界跨越難題，避免了相移步階的缺陷，實現了象限的平滑轉移。所述編碼電路採用了高速時鐘或者多相位時鐘來實現快速編碼功能，很大提高了的PI的跳變速度，使得PI在整個CDR迴路中體現了一個運算邏輯時鐘的延遲，但最終使得整個CDR迴路的頻寬有個較大提高，使得頻率跟蹤的能力也隨之提高。本發明可以滿足正負約6000ppm頻偏的跟蹤指標，理論最大可滿足正負約12000ppm頻偏的跟蹤指標，實現了任意最大跨度400左右的跳變且在一個並行時鐘週期內。
另外，針對PI的典型的非線性而提出的所述電流切換單元，可以有效提高PI的線性度以及電流的切換速度，並針對傳統的線性電流加權混頻方法進行了修正，採用了非線性電流加權混頻方法可以進一步提高了PI的線性度。 達到了降低週期到週期抖動的目的，從而降低了誤碼率，提高了基於PI方式的自我調整均衡技術的性能。
本說明書中各個實施例採用遞進的方式描述，每個實施例重點說明的都是與其他實施例的不同之處，各個實施例之間相同相似部分互相參見即可。
對所公開的實施例的上述說明，使本領域專業技術人員能夠實現或使用本發明。對這些實施例的多種修改對本領域的專業技術人員來說將是顯而易見的，本文中所定義的一般原理可以在不脫離本發明的精神或範圍的情況下，在其它實施例中實現。因此，本發明將不會被限制於本文所示的這些實施例，而是要符合與本文所公開的原理和新穎特點相一致的最寬的範圍。

Claims (13)

  1. 一種資料時鐘恢復電路的相位內插器，所述相位內插器與資料時鐘恢復電路的控制單元相連，所述相位內插器包括：編碼電路，所述編碼電路的輸入端與所述控制單元相連，用於根據接收的並行時鐘對所述控制單元輸出的資料控制信號進行取樣，生成取樣信號，根據接收的取樣時鐘或者多相位時鐘組對所述取樣信號進行取樣，確定參考資料值，根據所述參考資料值和所述控制單元輸出的相位控制信號進行處理，生成第一編碼和第二編碼；兩個多工器，每個所述多工器的控制端與所述編碼電路輸出端相連，用於接收並根據所述第二編碼，選擇接收的N個相位時鐘中的兩個進行輸出，其中，N為大於等於4的偶數；時鐘混頻器，所述時鐘混頻器的控制端與所述編碼電路輸出端相連，所述時鐘混頻器的輸入端與所述多工器的輸出端相連，所述時鐘混頻器用於接收並根據所述第一編碼，接收所述兩個相位時鐘進行加權類比運算之後生成並輸出新相位時鐘；以及兩個差分轉單端放大器，每個所述差分轉單端放大器的輸入端與所述時鐘混頻器的輸出端相連，用於將所述時鐘混頻器輸出的小信號放大成全擺幅信號。
  2. 根據請求項1所述的資料時鐘恢復電路的相位內插器，其中所述編碼電路包括：第一取樣單元，用於根據接收的所述並行時鐘對所述控制單元輸出的所述資料控制信號進行取樣，生成取樣信號；第二取樣單元，用於根據接收的所述取樣時鐘或者所述多相位時鐘組對所述取樣信號進行取樣，確定所述參考資料值；第一延遲單元，用於將所述參考資料值的高三位元延遲所述並行時鐘的兩個週期，得到高三位延遲值；判斷單元，用於根據所述參考資料值的高三位元和所述高三位元延遲值進行邏輯處理，並判斷是否跨象限；第一運算單元，用於根據所述判斷單元的判斷結果及所述參考資料值的低四位元進行邏輯運算，得到低四位運算值； 第二運算單元，用於根據所述判斷單元的判斷結果及所述控制單元輸出的所述相位控制信號，得到最低位元運算值；獨熱碼邏輯單元，用於根據所述高三位元延遲值進行獨熱碼邏輯處理，生成所述第二編碼；以及溫度計碼邏輯單元，用於根據所述低四位元運算值及所述最低位運算值進行溫度計碼邏輯處理，生成所述第一編碼，其中，所述第一編碼的最低位元為根據所述最低位元運算值單獨編碼生成的。
  3. 根據請求項2所述的資料時鐘恢復電路的相位內插器，其中當所述判斷單元的判斷結果為跨象限時，所述第一運算單元及所述第二運算單元用於將權重全部移交至交界相位的一邊，改變一次相位，所述獨熱碼邏輯單元用於改變所述第二編碼的相位，所述溫度計碼邏輯單元用於改變所述第一編碼的相位。
  4. 根據請求項1所述的資料時鐘恢復電路的相位內插器，其中所述控制單元輸出的所述資料控制信號及所述相位控制信號均為二進位編碼。
  5. 根據請求項1所述的資料時鐘恢復電路的相位內插器，其中所述時鐘混頻器包括：M個電流切換單元、第三電阻、第四電阻、第一NMOS電晶體、第二NMOS電晶體、第三NMOS電晶體和第四NMOS電晶體；其中，M為大於1的自然數；所述第三電阻的一端和所述第四電阻的一端均與電源相連；所述第三電阻的另一端、所述第一NMOS電晶體的汲極及所述第三NMOS電晶體的汲極相連，連接點作為所述時鐘混頻器的一個輸出端；所述第四電阻的另一端、所述第二NMOS電晶體的汲極及所述第四NMOS電晶體的汲極相連，連接點作為所述時鐘混頻器的另一個輸出端；所述第一NMOS電晶體和所述第二NMOS電晶體的源極相連，連接點分別與所述M個電流切換單元的第一輸出端相連；所述第三NMOS電晶體和所述第四NMOS電晶體的源極相連，連接點分別與所述M個電流切換單元的第二輸出端相連；所述第一NMOS電晶體的閘極、所述第二NMOS電晶體的閘極、所述第三NMOS電晶體的閘極和所述第四NMOS電晶體的閘極分別作為所述時鐘混頻器的輸入端； 所述M個電流切換單元的輸入端分別接收所述第一編碼，所述M個電流切換單元的接地端均接地。
  6. 根據請求項5所述的資料時鐘恢復電路的相位內插器，其中所述時鐘混頻器還包括：M+1個尾電流提供單元、第五電阻、第一開關及第二開關；M個尾電流提供單元的一端分別與所述M個電流切換單元的接地端一一對應相連；所述第一開關的一端與所述M個電流切換單元的第一輸出端相連；所述第二開關的一端與所述M個電流切換單元的第二輸出端相連；所述第一開關的另一端、所述第二開關的另一端、所述第五電阻的一端及另一個尾電流提供單元的一端相連；所述M+1個尾電流提供單元的另一端均接地；所述第五電阻的另一端與所述電源相連。
  7. 根據請求項5或6所述的資料時鐘恢復電路的相位內插器，其中所述電流切換單元包括：第五NMOS電晶體、第六NMOS電晶體及第七NMOS電晶體，其中：所述第六NMOS電晶體的汲極為所述電流切換單元的第一輸出端；所述第七NMOS電晶體的汲極為所述電流切換單元的第二輸出端；所述第六NMOS電晶體的源極、所述第七NMOS電晶體的源極及所述第五NMOS電晶體的汲極相連；所述第六NMOS電晶體的閘極及所述第七NMOS電晶體的閘極分別作為所述電流切換單元的兩個輸入端，接收所述第一編碼中兩個反向的信號；所述第五NMOS電晶體的源極接地，所述第五NMOS電晶體的閘極接收偏壓電壓。
  8. 根據請求項5或6所述的資料時鐘恢復電路的相位內插器，其中所述尾電流提供單元為電流源或者電流汲取。
  9. 根據請求項1所述的資料時鐘恢復電路的相位內插器，其中所述多工器包括兩個選擇電路，每個選擇電路包括：N個第一NMOS電晶體，其中每兩個第一NMOS電晶體的源極相連，閘極分別接收相差180°相位的兩個相位時鐘，接收相鄰相位時鐘的第一 NMOS電晶體的汲極相連，連接點分別作為所述選擇電路的兩個輸出端；N/2個第二NMOS電晶體，每個所述第二NMOS電晶體的汲極分別與兩個第一NMOS電晶體的源極連接點相連，N/2個所述第二NMOS電晶體的源極相連，閘極分別接收所述第二編碼；源極接地的第三NMOS電晶體，所述第三NMOS電晶體的閘極接收偏壓電壓，汲極與所述第二NMOS電晶體的源極連接點相連；與所述選擇電路的兩個輸出端相連的負載元件，用於對接收的N個相位時鐘進行擺幅限制。
  10. 根據請求項9所述的資料時鐘恢復電路的相位內插器，其中所述負載元件包括：第一電阻及第二電阻，其中：所述第一電阻的一端與所述選擇電路的一個輸出端相連；所述第二電阻的一端與所述選擇電路的另一個輸出端相連；所述第一電阻的另一端與所述第二電阻的另一端相連，連接點與電源相連。
  11. 一種資料時鐘恢復電路的相位內插器，所述相位內插器與資料時鐘恢復電路的控制單元相連，所述相位內插器包括：編碼電路，所述編碼電路的輸入端與所述控制單元相連，用於根據接收的並行時鐘對所述控制單元輸出的資料控制信號進行取樣，生成取樣信號，根據接收的取樣時鐘或者多相位時鐘組對所述取樣信號進行取樣，確定參考資料值，根據所述參考資料值和所述控制單元輸出的相位控制信號進行處理，生成第一編碼；N個時鐘混頻器，每個所述時鐘混頻器的控制端與所述編碼電路輸出端相連，用於接收並根據所述第一編碼，選擇N個相位時鐘中的兩個接收並進行加權模擬運算之後生成並輸出新相位時鐘，其中，N為大於等於4的偶數；以及兩個差分轉單端放大器，每個所述差分轉單端放大器的輸入端與所述時鐘混頻器的輸出端相連，用於將所述時鐘混頻器輸出的小信號放大成全擺幅信號。
  12. 一種資料時鐘恢復電路，包括：鎖相迴路，用於輸出N個相位時鐘，其中，N為大於等於4的偶數； 控制單元，用於接收並行時鐘及並行資料，生成並輸出資料控制信號及相位控制信號；以及根據請求項1至11任一項所述的資料時鐘恢復電路的相位內插器。
  13. 根據請求項12所述的資料時鐘恢復電路，還包括：接收電路，所述接收電路與所述資料時鐘恢復電路的相位內插器的輸出端相連，用於接收取樣資料及所述資料時鐘恢復電路的相位內插器輸出的全擺幅信號；以及串並轉換電路，所述串並轉換電路的輸入端與所述接收電路的輸出端及所述資料時鐘恢復電路的相位內插器的輸出端相連，用於接收取樣資料及所述全擺幅信號，並將所述取樣資料進行串並轉換，生成所述並行時鐘、所述並行資料及取樣時鐘或者多相位時鐘組。
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