TW201511230A - 半導體裝置及其製造方法 - Google Patents

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Yoshinori Ikebuchi
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Ps4 Luxco Sarl
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Abstract

提供一種並不需要對於與字元線(WL)進行自我整合之元件分離區域施加電壓的半導體裝置。 半導體裝置之製造方法，係具備有：形成將在X方向上相鄰接之活性區域(3a)相互作了連接的形狀之假活性區域之工程；和形成犧牲膜之工程；和藉由亦包含犧牲膜地而進行蝕刻，來形成區劃出活性區域(3a)之複數之第1溝渠之工程；和在複數之第1溝渠中埋入元件分離用絕緣膜(10)，之後將上述犧牲膜除去之工程；和形成將元件分離用絕緣膜(10)之露出側面作覆蓋之第1側壁絕緣膜，並形成將此第1側壁絕緣膜之側面作覆蓋的第2側壁絕緣膜之工程；和在起因於形成了第2側壁絕緣膜一事所出現的複數之第2溝渠中埋入帽絕緣膜之工程；和在第2側壁絕緣膜之位置處形成複數之第3溝渠，並於其下部形成字元線(WL)之工程。

Description

半導體裝置及其製造方法
本發明，係有關於半導體裝置及其製造方法，特別是有關於將埋入至半導體基板中所形成之字元線和延伸存在於字元線方向上之元件分離區域相互藉由自我整合來形成的半導體裝置及其製造方法。
在DRAM(Dynamic Random Access Memory)等之半導體裝置中，係藉由STI(shallow trench isolation)法而在矽基板之表面上設置元件分離區域，並藉由此而將複數之活性區域區劃成矩陣狀。在元件分離區域中，係包含有將各活性區域在位元線方向上而作分離之第1元件分離區域、和將各活性區域在字元線方向上而作分離之第2元件分離區域。在專利文獻1中，係揭示有此種元件分離區域以及活性區域之例。
[先前技術文獻] [專利文獻]
[專利文獻1]日本特開2012-134395號公報
另外，在專利文獻1所記載之半導體裝置中，字元線係藉由埋入至半導體基板中之導電膜來構成，此字元線(埋入字元線)和第1元件分離區域(延伸存在於字元線方向上之元件分離區域)，係相互藉由自我整合而被形成。以下，針對此點詳細作說明。另外，在以下之說明中，係仿效專利文獻1，而將字元線以及第1元件分離區域之位元線方向的寬幅，分別設為W1、W3。又，係將第1元件分離區域和最為接近該第1元件分離區域之字元線之間的位元線方向之距離設為W2。進而，係將通過相同的活性區域內之2根的字元線間之距離設為W4。
在專利文獻1所記載之方法中，首先，係先將半導體基板之主面藉由分別延伸存在於字元線方向上之複數的直線狀之遮罩圖案來作覆蓋。此直線狀遮罩圖案，係將位元線方向之寬幅設為2W2+W3，並且將與相鄰接之遮罩圖案之間的距離設定為2W1+W4。接著，在直線狀遮罩圖案之側壁處，形成位元線方向之厚度為W1之第1側壁絕緣膜，之後將直線狀遮罩圖案除去。如此這般所形成之第1側壁絕緣膜，係成為僅將埋入字元線之區域作覆蓋的絕緣膜圖案。接著，在第1側壁絕緣膜之側壁處，形成位元線方向之厚度為W2之第2側壁絕緣膜，之後將第1側壁絕緣膜除去。如此這般所形成之第2側壁絕緣 膜，係成為具備有使將元件分離區域埋入之區域和使將字元線埋入之區域露出的開口之絕緣膜圖案。故而，藉由將第2側壁絕緣膜作為遮罩並對於半導體基板之主面進行蝕刻，係成為能夠形成分別用以將元件分離區域以及字元線埋入的溝渠。之後，將所形成的溝渠之內表面藉由薄的絕緣膜來作覆蓋，並進而在溝渠內埋入導電膜，藉由此，而形成字元線以及第1元件分離區域。
若依據以上所說明的形成方法，則字元線以及第1元件分離區域之各者的位元線方向上之位置，係均因應於起初所形成的直線狀遮罩圖案之形成位置而被正確地作規定。在本說明書中，係將如同此例一般之使2種類之埋入膜的相對性之位置因應於共通之圖案的形成位置而被決定的情況，稱作此些之2種類的埋入膜為相互藉由自我整合而形成者。
然而，若依據在專利文獻1中所記載之方法，則係成為不僅是字元線為藉由導電膜所構成，連第1元件分離區域也成為藉由導電膜所構成。如此這般所形成之第1元件分離區域，係為由所謂的電場遮蔽方式所致者，為了發揮元件分離功能，係需要恆常地持續施加一定的電壓。故而，係成為需要設置用以進行此電壓施加之控制用電路，而導致電路之複雜化。
由本發明所致之半導體裝置之製造方法，其 特徵為，具備有：藉由在半導體基板之主面上埋入第1元件分離用絕緣膜，而形成延伸存在於第1方向上並且在與該第1方向相交叉之第2方向上而被作反覆配置的複數之假活性區域；和形成覆蓋前述主面之犧牲膜之工程；和藉由對於前述第1元件分離用絕緣膜、前述犧牲膜以及前述半導體基板進行蝕刻，而形成區劃出將前述複數之假活性區域的各者在前述第1方向上作分割所形成的複數之第1活性區域的複數之第1溝渠之工程；和在前述複數之第1溝渠中埋入第2元件分離用絕緣膜之工程；和在將前述第2元件分離用絕緣膜埋入至前述複數之第1溝渠中之後，將前述犧牲膜除去之工程；和在將前述犧牲膜除去之後，形成將前述第2元件分離用絕緣膜中之從前述主面之表面而突出了的部份之側面作覆蓋之第1側壁絕緣膜之工程；和形成將前述第1側壁絕緣膜之側面作覆蓋的第2側壁絕緣膜之工程；和在起因於形成了前述第2側壁絕緣膜一事所出現的複數之第2溝渠中埋入帽絕緣膜之工程；和在使前述第2元件分離用絕緣膜、前述帽絕緣膜以及前述第1側壁絕緣膜殘留的同時而將前述第2側壁絕緣膜除去，並進而將前述第2元件分離用絕緣膜、前述帽絕緣膜以及前述第1側壁絕緣膜作為遮罩，而對於前述半導體基板進行蝕刻，藉由此來形成複數之第3溝渠之工程；和形成將前述複數之第3溝渠的各者之內表面作覆蓋之第1閘極絕緣膜，並進而在前述複數之第3溝渠的各者之下部處埋入第1導電膜，藉由此而形成第1配線之工程。
由本發明所致之半導體裝置，其特徵為，係具備有：半導體基板；和分別被埋入至前述半導體基板之主面處並且延伸存在於第1方向上之第1元件分離用絕緣膜；和分別被埋入至前述半導體基板之主面處並且延伸存在於與前述第1方向相交叉之第2方向上，而與前述複數之第1元件分離用絕緣膜一同地來區劃出被配置為矩陣狀之複數之第1活性區域的複數之第2元件分離用絕緣膜；和在前述半導體基板之主面處而延伸存在於前述第2方向上地被設置，並且被配置在前述複數之第2元件分離用絕緣膜中之於前述第1方向上而相鄰接的兩者之間之第1以及第2字元溝渠；和分別隔著閘極絕緣膜而被埋入至前述第1以及第2字元溝渠之下部處的第1以及第2字元線；和被設置在前述第1字元線和前述第2字元線之間之第1雜質擴散層；和被設置在前述2個的第2元件分離用絕緣膜中之其中一者和前述第1字元線之間的第2雜質擴散層；和被設置在前述2個的第2元件分離用絕緣膜中之另外一者和前述第2字元線之間的第3雜質擴散層，前述第1以及第2字元溝渠，係相對於前述複數之第2元件分離用絕緣膜而自我整合性地被形成。
若依據本發明，則由於與第1配線(字元線)進行自我整合之元件分離區域係藉由絕緣膜(第2元件分離用絕緣膜)所構成，因此係成為並不需要對於此元 件分離區域施加電壓。故而，係成為能夠將電路簡單化。
1‧‧‧半導體裝置
3a‧‧‧活性區域(第1活性區域)
3b‧‧‧活性區域(第2活性區域)
3c‧‧‧活性區域(假活性區域)
4‧‧‧元件分離用絕緣膜(第1元件分離用絕緣膜)
5‧‧‧墊片氧化膜
6‧‧‧遮罩膜
7‧‧‧閘極絕緣膜(第2閘極絕緣膜)
8‧‧‧導電膜(第3導電膜)
9‧‧‧犧牲膜(犧牲膜)
10、101、102‧‧‧元件分離用絕緣膜(第2元件分離用絕緣膜)
11‧‧‧覆蓋膜
12‧‧‧側壁絕緣膜(第1側壁絕緣膜)
13‧‧‧側壁絕緣膜(第2側壁絕緣膜)
14‧‧‧雜質擴散層(第1雜質擴散層)
15‧‧‧位元線接觸插塞(第2導電膜)
16‧‧‧帽絕緣膜
17‧‧‧埋入膜
18‧‧‧閘極絕緣膜(第1閘極絕緣膜)
19‧‧‧導電膜(第1導電膜)
19a‧‧‧中介層
19b‧‧‧鎢膜
20、201、202‧‧‧埋入絕緣膜
21‧‧‧導電膜
22‧‧‧位元遮罩膜
23‧‧‧側壁絕緣膜
241‧‧‧雜質擴散層(第2雜質擴散層)
242‧‧‧雜質擴散層(第3雜質擴散層)
25‧‧‧容量接觸插塞
30、39‧‧‧層間絕緣膜
31‧‧‧擋止膜
33‧‧‧下部電極
34‧‧‧容量絕緣膜
35‧‧‧上部電極
36‧‧‧支承膜
37‧‧‧埋入導體膜
38‧‧‧平板電極
40、51、55‧‧‧接觸插塞
41‧‧‧配線
50‧‧‧雜質擴散層
53‧‧‧接觸墊片
54‧‧‧矽氮化膜
C‧‧‧胞電容器
BL‧‧‧位元線(第2配線)
O1‧‧‧開口部
T1‧‧‧溝渠(第1溝渠)
T2‧‧‧溝渠(第2溝渠)
T3‧‧‧溝渠(第3溝渠)
T31‧‧‧溝渠(第1字元溝渠)
T32‧‧‧溝渠(第2字元溝渠)
T4‧‧‧溝渠(第4溝渠)
WL‧‧‧字元線(第1配線)
WL1‧‧‧字元線(第1字元線)
WL2‧‧‧字元線(第2字元線)
[圖1](a)係為由本發明之理想實施形態所致的半導體裝置1之記憶體胞區域的平面圖，(b)係為半導體裝置1之周邊電路區域的平面圖。
[圖2](a)、(b)係分別為對應於圖1(a)之A-A線、B-B線的半導體裝置1之剖面圖，(c)、(d)係分別為對應於圖1(b)之C-C線、D-D線的半導體裝置1之剖面圖。
[圖3](a)、(b)係分別為在圖1(a)、(b)中所示之半導體裝置1的製造工程中之平面圖。
[圖4](a)、(b)係分別為對應於圖3(a)之A-A線、B-B線的半導體裝置1之剖面圖，(c)、(d)係分別為對應於圖3(b)之C-C線、D-D線的半導體裝置1之剖面圖。
[圖5](a)、(b)係分別為在圖1(a)、(b)中所示之半導體裝置1的製造工程中之平面圖。
[圖6](a)、(b)係分別為對應於圖5(a)之A-A線、B-B線的半導體裝置1之剖面圖，(c)、(d)係分別為對應於圖5(b)之C-C線、D-D線的半導體裝置1之剖面圖。
[圖7](a)、(b)係分別為在圖1(a)、(b)中所 示之半導體裝置1的製造工程中之平面圖。
[圖8](a)、(b)係分別為對應於圖7(a)之A-A線、B-B線的半導體裝置1之剖面圖，(c)、(d)係分別為對應於圖7(b)之C-C線、D-D線的半導體裝置1之剖面圖。
[圖9](a)、(b)係分別為在圖1(a)、(b)中所示之半導體裝置1的製造工程中之平面圖。
[圖10](a)、(b)係分別為對應於圖9(a)之A-A線、B-B線的半導體裝置1之剖面圖，(c)、(d)係分別為對應於圖9(b)之C-C線、D-D線的半導體裝置1之剖面圖。
[圖11](a)、(b)係分別為在圖1(a)、(b)中所示之半導體裝置1的製造工程中之平面圖。
[圖12](a)、(b)係分別為對應於圖11(a)之A-A線、B-B線的半導體裝置1之剖面圖，(c)、(d)係分別為對應於圖11(b)之C-C線、D-D線的半導體裝置1之剖面圖。
[圖13](a)、(b)係分別為在圖1(a)、(b)中所示之半導體裝置1的製造工程中之平面圖。
[圖14](a)、(b)係分別為對應於圖13(a)之A-A線、B-B線的半導體裝置1之剖面圖，(c)、(d)係分別為對應於圖13(b)之C-C線、D-D線的半導體裝置1之剖面圖。
[圖15](a)、(b)係分別為在圖1(a)、(b)中 所示之半導體裝置1的製造工程中之平面圖。
[圖16](a)、(b)係分別為對應於圖15(a)之A-A線、B-B線的半導體裝置1之剖面圖，(c)、(d)係分別為對應於圖15(b)之C-C線、D-D線的半導體裝置1之剖面圖。
[圖17](a)、(b)係分別為在圖1(a)、(b)中所示之半導體裝置1的製造工程中之平面圖。
[圖18](a)、(b)係分別為對應於圖17(a)之A-A線、B-B線的半導體裝置1之剖面圖，(c)、(d)係分別為對應於圖17(b)之C-C線、D-D線的半導體裝置1之剖面圖。
[圖19](a)、(b)係分別為在圖1(a)、(b)中所示之半導體裝置1的製造工程中之平面圖。
[圖20](a)、(b)係分別為對應於圖19(a)之A-A線、B-B線的半導體裝置1之剖面圖，(c)、(d)係分別為對應於圖19(b)之C-C線、D-D線的半導體裝置1之剖面圖。
[圖21](a)、(b)係分別為在圖1(a)、(b)中所示之半導體裝置1的製造工程中之平面圖。
[圖22](a)、(b)係分別為對應於圖21(a)之A-A線、B-B線的半導體裝置1之剖面圖，(c)、(d)係分別為對應於圖21(b)之C-C線、D-D線的半導體裝置1之剖面圖。
[圖23](a)、(b)係分別為在圖1(a)、(b)中 所示之半導體裝置1的製造工程中之平面圖。
[圖24](a)、(b)係分別為對應於圖23(a)之A-A線、B-B線的半導體裝置1之剖面圖，(c)、(d)係分別為對應於圖23(b)之C-C線、D-D線的半導體裝置1之剖面圖。
[圖25](a)、(b)係分別為在圖1(a)、(b)中所示之半導體裝置1的製造工程中之平面圖。
[圖26](a)、(b)係分別為對應於圖25(a)之A-A線、B-B線的半導體裝置1之剖面圖，(c)、(d)係分別為對應於圖25(b)之C-C線、D-D線的半導體裝置1之剖面圖。
[圖27](a)、(b)係分別為在圖1(a)、(b)中所示之半導體裝置1的製造工程中之平面圖。
[圖28](a)、(b)係分別為對應於圖27(a)之A-A線、B-B線的半導體裝置1之剖面圖，(c)、(d)係分別為對應於圖27(b)之C-C線、D-D線的半導體裝置1之剖面圖。
以下，參考所添附之圖面，針對本發明之理想實施形態作詳細說明。
接著，參考圖1(a)、(b)以及圖2(a)~(d)，而針對半導體裝置1之構造作說明。另外，在圖2(b)、(d)中，係將較後述之層間絕緣膜30更上 方的構成之描繪作省略。
半導體裝置1係為DRAM，並如圖2(a)~(d)中所示一般，具備有半導體基板2(矽基板)。在半導體基板2之主面上，係被設置有圖1(a)中所示之記憶體胞區域、和圖1(b)中所示之周邊電路區域。記憶體胞區域，係為將構成記憶體胞之胞電晶體以及胞電容器以矩陣狀而作多數配置的區域。另一方面，周邊電路區域，係為被設置有用以驅動延伸設置於記憶體胞區域內的字元線WL之字元線驅動器和用以將位元線BL與讀寫匯流排作連接之列開關等之區域。
首先，針對記憶體胞區域內之構造，參考圖1(a)來作說明。如同該圖中所示一般，在記憶體胞區域中，複數之活性區域3a(第1活性區域)係被配置為矩陣狀。換言之，複數之活性區域3a，係在X方向(第1方向)以及Y方向(與X方向相交叉之方向、第2方向)的各者處而被作反覆配置。各活性區域3a之形狀，係成為1組之對邊為與Y方向相平行之平行四邊形。另外一組之對邊為與相對於X方向而朝向負方向作了傾斜的X’方向相平行之活性區域3a、和另外一組之對邊為與相對於X方向而朝向正方向作了傾斜的X”方向相平行之活性區域3a，係當從X方向作觀察時為交互地被作配置。在Y方向上並排之各活性區域3a的形狀，係互為相同。另外，在圖1(a)中，雖係針對並排有3個的活性區域3a之例來作展示，但是此係為為了容易對圖面作觀察而 將說明作了簡化者，實際上係被配置有更多的活性區域3a。
各活性區域3a，係藉由延伸存在於X方向上之身為矽氧化膜的元件分離用絕緣膜4(第1元件分離用絕緣膜)和延伸存在於Y方向上之身為矽氮化膜的元件分離用絕緣膜10(第2元件分離用絕緣膜)而被作區劃。元件分離用絕緣膜4、10係均被埋入至半導體基板2之主面處，並構成由上述之STI法所致的元件分離區域。另外，於此雖係將元件分離用絕緣膜4設為矽氧化膜，但是作為元件分離用絕緣膜4，係可使用矽氧化膜或矽氮化膜之任一者。另一方面，在元件分離用絕緣膜10處，係以使用矽氮化膜為理想。此係為了在後述之製造工程中而合適地形成字元線WL埋入用之溝渠T3(參考圖23(a)等)之故。詳細內容係於後再述。
在圖1(a)之例中，係將在X方向上而相鄰接之元件分離用絕緣膜10的間隔設為光微影法之最小加工尺寸F的5倍(5F)。故而，活性區域3a之X方向的寬幅係成為5F。又，係將元件分離用絕緣膜10之X方向的寬幅設為F，因此，在X方向上而相鄰接之活性區域3a的間隔係成為F。進而，係將在Y方向上而相鄰接之元件分離用絕緣膜4的間隔設為F，因此，活性區域3a之Y方向的寬幅係成為F。又，係將活性區域3a間之元件分離用絕緣膜4之Y方向的寬幅設為F，因此，在Y方向上而相鄰接之活性區域3a的間隔係成為F。
在記憶體胞區域處，係被配置有分別在Y方向上而延伸存在之複數的字元線WL、和分別在X方向上而延伸存在之複數的位元線BL。
各字元線WL係以通過在Y方向上而並排之一連串之活性區域3a的方式而被作配置，1個的活性區域3a係對應有2根的字元線WL。在各活性區域3a處，係被配置有各2個的胞電晶體，對應於各活性區域3a之2根的字元線WL，係分別構成胞電晶體之閘極電極。另外，在圖1(a)之例中，各字元線WL之X方向的寬幅以及在各活性區域3a內之字元線WL間之分隔距離，係均設為與最小加工尺寸F相等。各字元線WL，係如同圖2(a)中所示一般，藉由以被埋入至半導體基板2之主面處的導電膜所構成之埋入字元線而構成之。在各字元線WL和半導體基板2之間，係被配置有閘極絕緣膜18。
針對詳細之製造方法，係於後再述，但是，各字元線WL(後述之溝渠T3)，係相對於元件分離用絕緣膜10而藉由自我整合來形成。故而，在製造時，於字元線WL和元件分離用絕緣膜10之間係並不會有發生位置偏差的情形，其結果，各字元線WL和相鄰接之元件分離用絕緣膜10之間的X方向之分隔距離係以高精確度而成為既定之值。在圖1(a)之例中，係將此既定之值設為最小加工尺寸F。
各位元線BL係以通過在X方向上而並排之一連串之活性區域3a的方式而被作配置，1個的活性區 域3a係對應有1根的位元線BL。在圖1(a)之例中，相鄰接之位元線BL間的Y方向之間隔以及各位元線BL之Y方向的寬幅，係均設為F。
接著，參考圖2(a)，針對活性區域3a內之構造作詳細說明。如同該圖中所示一般，在活性區域3a之X方向的兩側處，係被配置有元件分離用絕緣膜10。另外，在該圖中，係將位在X方向之其中一端側(圖面左側)處的元件分離用絕緣膜10標示為元件分離用絕緣膜101，並將位在X方向之另外一端側(圖面右側)處的元件分離用絕緣膜10標示為元件分離用絕緣膜102。
在元件分離用絕緣膜101和元件分離用絕緣膜102之間，係被配置有2根的字元溝渠T31、T32(第1以及第2字元溝渠)，於其之下部處，係分別隔著閘極絕緣膜18而被埋入有字元線WL1、WL2(第1以及第2字元線)。另外，字元溝渠T31、T32之下面，係被設置在較元件分離用絕緣膜10之下面而更高的位置處。在字元線WL1、WL2之上面，係分別被形成有埋入絕緣膜201、202。埋入絕緣膜201、202係以將分別所對應之字元溝渠T31、T32完全作填埋並進而從其上端而朝向上方向突出的方式來形成。其結果，埋入絕緣膜201、202之上面，係存在於較半導體基板2之主面而更高的位置處。
在活性區域3a內之半導體基板2的表面上，係被形成有雜質擴散層14、241、242(第1乃至第3雜質擴散層)。具體而言，在字元線WL1和字元線ML2之 間，係被形成有雜質擴散層14，在字元線WL1和元件分離用絕緣膜101之間，係被形成有雜質擴散層241，在字元線WL2和元件分離用絕緣膜102之間，係被形成有雜質擴散層242。雜質擴散層14、241，係分別構成以字元線WL1作為閘極電極之胞電晶體的源極/汲極之其中一方以及另外一方。又，雜質擴散層14、242，係分別構成以字元線WL2作為閘極電極之胞電晶體的源極/汲極之其中一方以及另外一方。
在雜質擴散層14之上方，係被設置有位元線接觸插塞15。位元線接觸插塞15，係以被埋入絕緣膜201、202所包夾的方式而被形成，並以下面而與所對應之雜質擴散層14相接。在位元線接觸插塞15之上方，所對應之位元線BL係通過。位元線BL，係以下面而與所通過之各活性區域3a內的位元線接觸插塞15相接。藉由上述之構造，位元線BL係與所通過之各活性區域3a的雜質擴散層14共通地作連接。在位元線BL之上面，係被形成有身為矽氮化膜之位元遮罩膜22，此位元遮罩膜22和位元線BL之側面，係被側壁形狀之身為矽氮化膜的側壁絕緣膜23所覆蓋。
半導體基板2之主面，係被在較位元遮罩膜22之上面而更高之位置處具備有上面的層間絕緣膜30(矽氧化膜)所覆蓋，進而，層間絕緣膜30之上面，係被身為矽氮化膜之擋止膜31所覆蓋。在層間絕緣膜30處，係與雜質擴散層241、242之各者相對應地而被設置有 容量接觸插塞25。各容量接觸插塞25係於垂直方向而貫通層間絕緣膜30，其之下面係與所對應之雜質擴散層作連接。又，在層間絕緣膜30之上方，係與雜質擴散層241、242之各者相對應地而被配置有胞電容器C。各胞電容器C，係藉由胞電容器C之各者所具備的下部電極33、和於各胞電容器C而為共通之容量絕緣膜34以及上部電極35，而構成之。各胞電容器C之下部電極33，係貫通擋止膜31，並與所對應之容量接觸插塞25的上面相接。又，於X方向上而相鄰接之2個的胞電容器C之各者的下部電極33，係藉由用以防止倒塌之支承膜36(矽氮化膜)而被作連接。上部電極35，係藉由使上面被作了平坦化的埋入導體膜37而被作覆蓋，在埋入導體膜37之上面係被配置有平板電極38。
在平板電極38之上面，係被形成有層間絕緣膜39，在層間絕緣膜39之上面，係被形成有身為金屬膜之配線41。平板電極38和配線41，係藉由貫通層間絕緣膜39之接觸插塞40而被相互作連接。
以下，將以字元線WL1作為閘極電極之胞電晶體為例，來針對胞電晶體之動作作說明。雖係省略詳細之說明，但是，關於以字元線WL2作為閘極電極之胞電晶體的動作，係亦為相同。
若是字元線WL1被活性化，則在雜質擴散層14和雜質擴散層241之間係產生有通道。亦即是，以字元線WL1作為閘極電極之胞電晶體係成為ON狀態，其結 果，由於所對應之位元線BL和所對應之胞電晶體C的下部電極33係導通，因此係成為能夠通過位元線BL而對於胞電容器C進行存取。
另一方面，若是字元線WL1成為非活性，則在雜質擴散層14和雜質擴散層241之間的通道係消滅。亦即是，以字元線WL1作為閘極電極之胞電晶體係成為OFF狀態，其結果，由於所對應之位元線BL和所對應之胞電晶體C的下部電極33係被作電性切離，因此係成為無法通過位元線BL而對於胞電容器C進行存取。
接著，針對周邊電路區域內之構造，參考圖1(b)來作說明。如同該圖中所示一般，在周邊電路區域中，係被配置有複數之活性區域3b(第2活性區域)。被設置在1個的活性區域3b內之電晶體的數量或各活性區域3b之形狀等，實際上係存在有多種的態樣，於此，係列舉出在1個的活性區域3b內被設置有1個的電晶體，並且各活性區域3b之形狀係成為使其中1組之對邊與Y方向相平行並且使另外1組之對邊與X’方向相平行的平行四邊形之例子。又，係列舉出將4個的活性區域3b在Y方向上而以等間隔來作配置的例子。此種活性區域3b，例如係為被形成有以位元線BL作為閘極電極之電晶體的區域，以下，係以此例作為前提來繼續作說明。
各活性區域3b，係藉由延伸存在於X方向上之元件分離用絕緣膜4和延伸存在於Y方向上之元件分離用絕緣膜10而被作區劃。此些係為與被設置在記憶體胞 區域內者相同。元件分離用絕緣膜10之平面形狀，係為中空之四角形，於其之內側，係被配置有4個的活性區域3b。各活性區域3b之X方向的兩端，係藉由元件分離用絕緣膜10而被作區劃。另一方面，各活性區域3b之Y方向的兩端，係藉由元件分離用絕緣膜4而被作區劃。在圖1(b)之例中，係將在X方向上而相鄰接之元件分離用絕緣膜10的間隔設為3F，因此，各活性區域3b之X方向的寬幅係成為3F。又，雖並未圖示，但是，係將在Y方向上而相鄰接之元件分離用絕緣膜4的間隔配合於位元線BL之寬幅而設為F，因此，活性區域3b之Y方向的寬幅係成為F。進而，係將活性區域3b間之元件分離用絕緣膜4之Y方向的寬幅配合於位元線BL之間隔而設為F，因此，在Y方向上而相鄰接之活性區域3b的間隔係成為F。
在周邊電路區域中，係延伸設置有通過記憶體胞區域之複數的位元線BL。圖1(b)中所示之4個的活性區域3b，係分別與互為相異之位元線BL相對應，因此，在圖1(b)中，係展示有4個的位元線BL。在周邊電路區域中，亦同樣的，各位元線BL係在X方向上被作延伸設置，在周邊電路區域中之位元線BL的寬幅以及間隔，係如同上述一般而均為與最小加工尺寸F相等。
參考圖2(c)，針對活性區域3b內之構造作詳細說明。在相當於活性區域3b之X方向之兩端的半導體基板2之表面處，係分別被設置有雜質擴散層50。 又，相當於活性區域3b之X方向之中央的半導體基板2之表面，係隔著閘極絕緣膜7地而被導電膜8所覆蓋。藉由此，在各活性區域3b處，係各構成有1個的以導電膜8作為閘極電極並且以其之兩側的雜質擴散層50作為源極/汲極之平坦型的MOS電晶體(周邊電路電晶體)。
在導電膜8之上面，係被配置有位元線BL，此些係相互作接觸。在位元線BL之上面，係與記憶體胞區域同樣的而被形成有位元遮罩膜22，位元遮罩膜22和位元線BL以及閘極絕緣膜7之側面，係被側壁絕緣膜23所覆蓋。
在上述之層間絕緣膜30處，係亦被設置有每一雜質擴散層50之各別的接觸插塞51。接觸插塞51係於垂直方向而貫通層間絕緣膜30，其之下面係與所對應之雜質擴散層50作連接。在層間絕緣膜30之上面，係被形成有每一接觸插塞51之各別的接觸墊片53。接觸墊片53之下面，係與所對應之接觸插塞51之上面相接觸，上面則係被保護用之矽氮化膜54所覆蓋。於周邊電路區域處，係如圖2(c)中所示一般，於擋止膜31之上面直接被形成有層間絕緣膜39。但是，層間絕緣膜39之上面的位置，係與在記憶體胞區域中者為相同。接觸墊片53，係藉由貫通層間絕緣膜39、31以及矽氮化膜54之接觸插塞55，而與被形成於層間絕緣膜39之上面的配線41作連接。
針對周邊電路電晶體之動作作說明。若是位 元線BL被活性化，則在所對應之2個的雜質擴散層50之間係產生有通道。藉由此，周邊電路電晶體係成為ON狀態，2個的雜質擴散層50所分別對應之2根的配線41係導通。另一方面，若是位元線BL成為非活性，則所對應之2個的雜質擴散層50間之通道係消滅。藉由此，周邊電路電晶體係成為OFF狀態，2個的雜質擴散層50所分別對應之2根的配線41係被作電性切離。
如同以上所說明一般，若依據由本實施形態所致之半導體裝置1，則由於各字元線WL係相對於元件分離用絕緣膜10而以自我整合來形成，在字元線WL和元件分離用絕緣膜10之間係並不會發生位置偏差，因此雜質擴散層241、242之各別的X方向之寬幅係以高精確度而成為相等。故而，係成為能夠得到良好之電性特性。
接著，參考圖3~圖28，針對半導體裝置1之製造方法作詳細說明。
首先，如同圖3(a)、(b)以及圖4(a)~(d)中所示一般，在由p型之矽單晶所成的半導體基板2之主面上埋入元件分離用絕緣膜4(第1元件分離用絕緣膜)，藉由此而在記憶體胞區域中形成複數之活性區域3c，並且在周邊電路區域中形成複數之活性區域3b。另外，複數之活性區域3c，係分別身為在之後會成為上述之活性區域3a的區域(假活性區域)，並在Y方向上被以等間隔而反覆作配置。各個的活性區域3c，係具備有使在X方向上相鄰接之活性區域3a(參考圖1(a)) 相互被作了連接的形狀，並一面朝向X’方向和X”方向彎折，一面全體性地而在X方向上延伸存在。
元件分離用絕緣膜4之埋入，係只要如同下述一般而進行即可。亦即是，首先在半導體基板2之主面上形成未圖示之遮罩膜，並將此遮罩膜作為遮罩而藉由對於半導體基板2之主面進行乾蝕刻來形成元件分離用之溝渠。之後，藉由CVD(Chemical Vapor Deposition)法來形成將此溝渠完全作填埋之膜厚的矽氧化膜，之後，將被形成於較半導體基板2之主面而更上側處的遮罩膜以及矽氧化膜例如使用CMP(Chemical Mechanical Polishing)法來除去，藉由此而完成被埋入至半導體基板2之主面處的元件分離用絕緣膜4。另外，於此雖係針對使用矽氧化膜來構成元件分離用絕緣膜4之例來作說明，但是，如同上述一般，係亦可使用矽氮化膜來構成元件分離用絕緣膜4。
接著，如同圖5(a)、(b)以及圖6(a)~(d)中所示一般，依序在全面上成膜厚度5nm之身為矽氧化膜的墊片氧化膜5和厚度10nm之身為矽氮化膜的遮罩膜6。之後，藉由使用未圖示之遮罩膜的光微影技術以及乾蝕刻，而在墊片氧化膜5以及遮罩膜6處，設置於底面露出有複數之活性區域3b的開口部O1。另外，於此所使用之遮罩膜，係在開口部O1之完成後預先作除去。
接著，如同圖7(a)、(b)以及圖8(a)~(d)中所示一般，使用熱氧化法，而在露出於開口部 O1之底面處的半導體基板2之主面上，形成閘極絕緣膜7(第2閘極絕緣膜)。如此這般所形成之閘極絕緣膜7，係成為矽氧化膜。之後，藉由CVD法，而形成將開口部O1作填埋並且於超過遮罩膜6之上面的位置處而具有上面的導電膜8(第3導電膜)。具體而言，係將含有雜質之矽膜(導電膜)以能夠填埋開口部O1之膜厚以上的膜厚來成膜，之後，藉由光微影技術以及乾蝕刻，來將被形成於當平面性地作觀察時而不會與開口部O1相重疊的區域處之矽膜除去。藉由此，如同圖8(c)、(d)中所示一般，係成為能夠以從遮罩膜6之上面而作了突出的狀態來得到導電膜8。
若是形成了導電膜8，則接著係使用CVD法，來在全面上成膜厚度250nm之身為矽氧化膜的犧牲膜9。之後，藉由光微影技術以及向異性之乾蝕刻，來首先在犧牲膜9處設置溝渠T1、T4(第1以及第4溝渠)。溝渠T1，係被形成在記憶體胞區域內之被形成元件分離用絕緣膜10(參考圖1(a))的位置處。另一方面，溝渠T4，係被形成在周邊電路區域內之被形成元件分離用絕緣膜10(參考圖1(b))的位置處。溝渠T4，更具體而言係沿著導電膜8之外緣而被作設置。藉由此，在溝渠T4之內側區域處，係成為並不存在有遮罩膜6以及墊片氧化膜5。
接著，藉由以犧牲膜9作為遮罩之向異性的乾蝕刻，來對於遮罩膜6、墊片氧化膜5以及半導體基板 2依序作蝕刻。藉由此，如同圖9(a)、(b)以及圖10(a)~(d)中所示一般，而完成一直到達半導體基板2之內部的溝渠T1、T4。另外，由於犧牲膜9和墊片氧化膜5係均為矽氧化膜，因此在對於墊片氧化膜5進行蝕刻時，犧牲膜9亦會被蝕刻。但是，由於相較於墊片氧化膜5之膜厚5nm，犧牲膜9之膜厚250nm係為充分大，因此在墊片氧化膜5之蝕刻後，犧牲膜9仍會充分地殘存。
若是形成了溝渠T1、T4，則係藉由在殘留有犧牲膜9的狀態下而進行CVD法，來如同圖11(a)、(b)以及圖12(a)~(d)中所示一般，成膜能夠將溝渠T1、T4作填埋之膜厚的矽氮化膜。此時所成膜之矽氮化膜中的被形成於溝渠T1、T4之內部的部分，係構成上述之元件分離用絕緣膜10(第2元件分離用絕緣膜)。另一方面，關於亦被形成在犧牲膜9之上面處的部份，則係藉由光微影技術以及乾蝕刻，來僅使形成於被溝渠T4所包圍之區域中的部分殘留地而進行除去。如此這般而殘留於犧牲膜9之上面的矽氮化膜，係成為將被溝渠T4所包圍之區域作覆蓋的覆蓋膜11。之後，藉由以濕蝕刻法來將矽氧化膜選擇性地除去，而如同圖11(a)、(b)以及圖12(a)~(d)中所示一般地，將犧牲膜9除去。此時，犧牲膜9中之形成於被溝渠T4所包圍之區域處的部份，由於係被身為矽氮化膜之覆蓋膜11以及元件分離用絕緣膜10所包圍，因此係並未被除去而殘留。除去了犧牲膜9之後的元件分離用絕緣膜10，係成為從遮 罩膜6之表面而突出了的壁狀之膜。
接著，如同圖13(a)、(b)以及圖14(a)~(d)中所示一般，形成將元件分離用絕緣膜10中之從遮罩膜6之表面所突出的部份之側面作覆蓋的側壁絕緣膜12(第1側壁絕緣膜)。作為側壁絕緣膜12之具體性的形成方法，係以使用由CVD法所進行之成膜和回蝕為理想。側壁絕緣膜12之材料，係設為矽氮化膜，成膜量係以會使回蝕後之橫方向的膜厚成為F的方式來作設定(參考圖1(a))。如此這般所形成的側壁絕緣膜12之平面形狀，係如同圖13(a)、(b)中所示一般，成為將元件分離用絕緣膜10作包圍的四角形。
接著，如同圖15(a)、(b)以及圖16(a)~(d)中所示一般，形成將側壁絕緣膜12之側面作覆蓋的側壁絕緣膜13(第2側壁絕緣膜)。作為側壁絕緣膜13之具體性的形成方法，係與側壁絕緣膜12相同的，以使用由CVD法所進行之成膜和回蝕為理想。又，側壁絕緣膜13之成膜量，係與側壁絕緣膜12相同的，以會使回蝕後之橫方向的膜厚成為F的方式來作設定(參考圖1(a))。另一方面，側壁絕緣膜13之材料，係與側壁絕緣膜12相異，而設為矽氧化膜。如此這般所形成的側壁絕緣膜13之平面形狀，係如同圖15(a)、(b)中所示一般，成為將側壁絕緣膜12作包圍的四角形。藉由如此這般而形成側壁絕緣膜13，於在X方向上而相鄰接之活性區域3a之間，係被形成有朝向Y方向而延伸之溝 渠T2(第2溝渠)。
接著，藉由以光微影技術來將溝渠T2以外的部份作覆蓋，之後進行濕蝕刻，來將露出於溝渠T2之底面處的遮罩膜6和其之下的墊片氧化膜5除去。藉由此，在溝渠T2之底面處，半導體基板2之主面係露出。接著，如同圖17(a)、(b)以及圖18(a)~(d)中所示一般，在半導體基板2之主面的露出部分(位置於溝渠T2之下方處的部份)處，形成N型之雜質擴散層14(第1雜質擴散層)。雜質擴散層14之形成，係只要藉由將雜質離子植入而進行即可。之後，藉由CVD法來成膜包含有雜質之矽膜(導電膜)，並進而進行回蝕，藉由此而在溝渠T2之下部埋入位元線接觸插塞15(第2導電膜)。進而，藉由CVD法而成膜矽氮化膜，並進而進行回蝕，藉由此而在位元線接觸插塞15之上面形成帽絕緣膜16。如此這般所形成之帽絕緣膜16，係成為將溝渠T2作填埋之絕緣膜。
接著，僅將記憶體胞區域中之從Y方向作觀察時會與元件分離用絕緣膜10相重疊的區域藉由光阻來作覆蓋，而在其他之區域處，藉由乾蝕刻來將矽氧化膜選擇性地除去。藉由此，如同圖19(a)、(b)以及圖20(a)~(d)中所示一般，首先在記憶體胞區域處，側壁絕緣膜13之Y方向兩端部係被除去。其結果，被形成於側壁絕緣膜12之X方向其中一側處之側壁絕緣膜13、和被形成於X方向另外一側處之側壁絕緣膜13，係相互被 切離。又，在周邊電路區域處，所有的側壁絕緣膜13均係被除去。在將側壁絕緣膜13作了除去的區域處，遮罩膜6係露出。
接著，如同圖21(a)、(b)以及圖22(a)~(d)中所示一般，將起因於側壁絕緣膜13之除去而出現的空間，藉由身為矽氮化膜之埋入膜17來作填埋。具體而言，係在藉由CVD法而成膜了矽氮化膜之後，使用乾蝕刻法來對於矽氮化膜選擇性地進行蝕刻，直到側壁絕緣膜13之上面露出為止。藉由此，而完成埋入膜17。
接著，藉由對於矽氧化膜選擇性地進行蝕刻，而將側壁絕緣膜13除去，進而，藉由依序對於側壁絕緣膜13之下的遮罩膜6、墊片氧化膜5以及半導體基板2進行蝕刻，而如同圖23(a)、(b)以及圖24(a)~(d)中所示一般，於之前存在有側壁絕緣膜13之場所處形成溝渠T3。另外，遮罩膜6之蝕刻，係以藉由會使矽氮化膜被選擇性地除去的條件來進行為合適，但是，於此情況，元件分離用絕緣膜10、側壁絕緣膜12、帽絕緣膜16以及埋入膜17之上面係成為亦會被蝕刻。此些之膜由於係需要為了後續工程之進行而殘留，因此，元件分離用絕緣膜10、側壁絕緣膜12、帽絕緣膜16以及埋入膜17之膜厚，係有必要以在藉由此工程而將遮罩膜6作了除去之後仍舊會殘留的方式來預先作設定。
接著，在形成了溝渠T3之後，如同圖25 (a)、(b)以及圖26(a)~(d)中所示一般地，於其內部形成字元線WL。具體而言，首先係藉由熱氧化法來形成將溝渠T3之內表面作覆蓋的閘極絕緣膜18(第1閘極絕緣膜)。接著，藉由CVD法，而依序成膜覆蓋閘極絕緣膜18之身為氮化鈦膜的中介層19a、和鎢膜19b，並進而藉由乾蝕刻，以在溝渠T3之內部而使中介層19a和鎢膜19b之上面成為相同高度的方式，來對於此些進行蝕刻。藉由此，在溝渠T3之下部，係被形成有身為中介層19a和鎢膜19b之層積膜的導電膜19(第1導電膜)。如此這般所形成的導電膜19，係成為在Y方向上而延伸之字元線WL(第1配線)。另外，在其他的圖面(圖2(a)、(b)等)中，雖係將字元線WL描繪為單一之膜，但是此係為為了容易理解所導致的結果，實際之字元線WL，係如同圖26(a)、(b)中所示一般，而成為中介層19a和鎢膜19b之層積膜。在字元線WL之形成結束後，藉由以CVD法來成膜矽氮化膜，而將溝渠T3之內部藉由埋入絕緣膜20而作填埋，並進而藉由進行由CMP法所致之研磨，來使導電膜8以及位元線接觸插塞15之各上面露出。
接著，如同圖27(a)、(b)以及圖28(a)~(d)中所示一般，藉由濺鍍法而在全面上成膜身為鎢膜之導電膜21，並進而藉由電漿CVD法而成膜身為矽氮化膜的位元遮罩膜22。之後，使用光微影技術和乾蝕刻，而將此些圖案化為位元線BL的形狀。如此這般而 被作了圖案化的導電膜21，係成為位元線BL，其在記憶體胞區域處，係以下面而與位元線接觸插塞15作接觸，在周邊電路區域處，則係以下面而與導電膜8作接觸。另外，位元線BL，係亦可與字元線WL同樣的，設為將複數種類之導電膜作層積所成的層積膜。又，於此雖係將位元線BL設為直線性的形狀，但是例如係亦可採用使位元線BL之一部分作了彎曲的構成。
於此，在導電膜21之圖案化中，導電膜8以及位元線接觸插塞15亦係被圖案化。其結果，如同若是對於圖25(a)、(b)和圖27(a)、(b)作比較則可理解一般，導電膜8以及位元線接觸插塞15中之除了被形成於位元線BL之下的部份以外之部分係被除去，元件分離用絕緣膜4以及半導體基板2之主面係露出。藉由此，在記憶體胞區域處，位元線接觸插塞15係成為在每一位元線BL之各者處而被分離。另一方面，在周邊電路區域處，亦同樣的，導電膜8係在每一位元線BL之各者處而被分離，並且，在各活性區域3b之X方向兩端部處，半導體基板2之主面係成為露出。
之後，藉由在成膜矽氮化膜之後進行回蝕，而如同圖2(a)、(c)中所示一般，在位元線BL等之側面處形成側壁絕緣膜23。進而，在記憶體胞區域處，係藉由將覆蓋活性區域3a之兩端部的墊片氧化膜5、遮罩膜6以及側壁絕緣膜12除去，並對於露出了的半導體基板2之主面植入離子，而形成雜質擴散層241、242。另 一方面，在周邊電路區域處，亦同樣的，藉由對於在活性區域3b之兩端部處而露出的半導體基板2之主面植入離子，而形成雜質擴散層50。之後，藉由以上述之胞電容器C等而製作上層之構成，而完成半導體裝置1。
如同以上所說明一般，若依據由本實施形態所致之半導體裝置1之製造方法，則係成為能夠將與字元線WL作自我整合之元件分離用絕緣膜10藉由絕緣膜(矽氮化膜)來構成。故而，由於係成為並不需要對於元件分離區域施加電壓，因此相較於將與字元線WL作自我整合之元件分離區域藉由導電膜來構成的先前技術，係成為能夠將電路簡單化。
又，由於係藉由矽氮化膜(第1材料)來構成元件分離用絕緣膜10、帽絕緣膜16、側壁絕緣膜12以及埋入膜17，並藉由矽氧化膜(與第1材料相異之第2材料)來構成側壁絕緣膜12，因此，如同在圖24(a)、(c)等中所示一般，係成為能夠僅將側壁絕緣膜12選擇性地除去，而形成用以埋入字元線WL之溝渠T3。又，由於係作為犧牲膜9之基底而形成了由矽氮化膜所成之遮罩膜6，因此，如同圖12(a)等中所示一般，係成為能夠合適地形成壁狀之元件分離用絕緣膜10。
又，在形成溝渠T3時，雖然係有必要對於身為矽氮化膜之遮罩膜6進行蝕刻，但是，由於係以在此蝕刻之結束後亦仍會殘留的方式來對於元件分離用絕緣膜10、側壁絕緣膜12、帽絕緣膜16以及埋入膜17之膜厚 作了設定，因此係成為能夠藉由將此些之膜作為遮罩的蝕刻來進行之後所進行的半導體基板2之蝕刻。
又，若依據由本實施形態所致之半導體裝置1之製造方法，則由於係能夠與記憶體胞區域之形成同時地而亦形成周邊電路區域，因此係成為能夠削減製造成本。
以上，雖針對本發明之理想實施形態作了說明，但是本發明係並不限定於上述之實施形態，不用說，在不脫離本發明之主旨的範圍內，係可進行各種之變更，且該些亦係為被包含於本發明之範圍內。
例如，在上述實施形態中，雖係藉由矽氮化膜來構成元件分離用絕緣膜10、側壁絕緣膜12、帽絕緣膜16以及埋入膜17，並藉由矽氧化膜來構成側壁絕緣膜12，但是，作為在形成溝渠T3時而能夠僅將側壁絕緣膜12選擇性地除去之條件，係亦可藉由其他的材料來構成此些之膜。
又，在上述實施形態中，雖係如同圖1(a)中所示一般，在各活性區域3a內，將元件分離用絕緣膜10和與其相鄰接之字元線WL間的距離、字元線WL之X方向的寬幅以及字元線WL間之距離，均設為最小加工尺寸F，但是，只要元件分離用絕緣膜10和與其相鄰接之字元線WL間的距離會成為一定之值，則各部分之長度係亦可設為最小加工尺寸F以外之值。又，元件分離用絕緣膜10和與其相鄰接之字元線WL間的距離、字元線WL之X方向的寬幅以及字元線WL間之距離，係亦可並非分 別為相同之值。此些之長度的控制，係可藉由對於用以埋入元件分離用絕緣膜10之溝渠T1(參考圖9(a))之X方向的間隔以及側壁絕緣膜12、13(參考圖15(a))之橫方向的膜厚作控制來進行之，而亦可設為較最小加工尺寸F更小之值。
2‧‧‧半導體基板
3a‧‧‧活性區域(第1活性區域)
3b‧‧‧活性區域(第2活性區域)
4‧‧‧元件分離用絕緣膜(第1元件分離用絕緣膜)
5‧‧‧墊片氧化膜
6‧‧‧遮罩膜
7‧‧‧閘極絕緣膜(第2閘極絕緣膜)
8‧‧‧導電膜(第3導電膜)
10、101、102‧‧‧元件分離用絕緣膜(第2元件分離 用絕緣膜)
12‧‧‧側壁絕緣膜(第1側壁絕緣膜)
14‧‧‧雜質擴散層(第1雜質擴散層)
15‧‧‧位元線接觸插塞(第2導電膜)
17‧‧‧埋入膜
18‧‧‧閘極絕緣膜(第1閘極絕緣膜)
19‧‧‧導電膜(第1導電膜)
20、201、202‧‧‧埋入絕緣膜
21‧‧‧導電膜
22‧‧‧位元遮罩膜
23‧‧‧側壁絕緣膜
241‧‧‧雜質擴散層(第2雜質擴散層)
242‧‧‧雜質擴散層(第3雜質擴散層)
25‧‧‧容量接觸插塞
30、39‧‧‧層間絕緣膜
31‧‧‧擋止膜
33‧‧‧下部電極
34‧‧‧容量絕緣膜
35‧‧‧上部電極
36‧‧‧支承膜
37‧‧‧埋入導體膜
38‧‧‧平板電極
40、51、55‧‧‧接觸插塞
41‧‧‧配線
50‧‧‧雜質擴散層
53‧‧‧接觸墊片
54‧‧‧矽氮化膜
C‧‧‧胞電容器
BL‧‧‧位元線(第2配線)
T31‧‧‧溝渠(第1字元溝渠)
T32‧‧‧溝渠(第2字元溝渠)
WL1‧‧‧字元線(第1字元線)
WL2‧‧‧字元線(第2字元線)

Claims (14)

  1. 一種半導體裝置之製造方法，其特徵為，具備有：藉由在半導體基板之主面上埋入第1元件分離用絕緣膜，而形成延伸存在於第1方向上並且在與該第1方向相交叉之第2方向上而被作反覆配置的複數之假活性區域之工程；和形成覆蓋前述主面之犧牲膜之工程；和藉由對於前述第1元件分離用絕緣膜、前述犧牲膜以及前述半導體基板進行蝕刻，而形成區劃出將前述複數之假活性區域的各者在前述第1方向上作分割所形成的複數之第1活性區域的複數之第1溝渠之工程；和在前述複數之第1溝渠中埋入第2元件分離用絕緣膜之工程；和在將前述第2元件分離用絕緣膜埋入至前述複數之第1溝渠中之後，將前述犧牲膜除去之工程；和在將前述犧牲膜除去之後，形成將前述第2元件分離用絕緣膜中之從前述主面之表面而突出了的部份之側面作覆蓋之第1側壁絕緣膜之工程；和形成將前述第1側壁絕緣膜之側面作覆蓋的第2側壁絕緣膜之工程；和在起因於形成了前述第2側壁絕緣膜一事所出現的複數之第2溝渠中埋入帽絕緣膜之工程；和在使前述第2元件分離用絕緣膜、前述帽絕緣膜以及 前述第1側壁絕緣膜殘留的同時而將前述第2側壁絕緣膜除去，並進而將前述第2元件分離用絕緣膜、前述帽絕緣膜以及前述第1側壁絕緣膜作為遮罩，而對於前述半導體基板進行蝕刻，藉由此來形成複數之第3溝渠之工程；和形成將前述複數之第3溝渠的各者之內表面作覆蓋之第1閘極絕緣膜，並進而在前述複數之第3溝渠的各者之下部處埋入第1導電膜，藉由此而形成第1配線之工程。
  2. 如申請專利範圍第1項所記載之半導體裝置之製造方法，其中，前述第2元件分離用絕緣膜、前述帽絕緣膜以及前述第1側壁絕緣膜，係藉由第1材料所構成，前述第2側壁絕緣膜，係藉由與前述第1材料相異之第2材料所構成。
  3. 如申請專利範圍第2項所記載之半導體裝置之製造方法，其中，係更進而具備有：在形成了前述複數之假活性區域之後，於形成前述犧牲膜之前而形成遮罩膜之工程，前述犧牲膜係藉由前述第2材料所構成，前述遮罩膜係藉由前述第1材料所構成。
  4. 如申請專利範圍第3項所記載之半導體裝置之製造方法，其中，在前述複數之第3溝渠的形成中，係亦進行藉由前述第2側壁絕緣膜之除去而露出了的前述遮罩膜之蝕刻，前述第2元件分離用絕緣膜、前述帽絕緣膜以及前述 第1側壁絕緣膜之垂直方向的膜厚，係以當在前述複數之第3溝渠之形成中的前述遮罩膜之蝕刻的結束後，前述第2元件分離用絕緣膜、前述帽絕緣膜以及第1側壁絕緣膜會殘存的方式，來作設定。
  5. 如申請專利範圍第1項所記載之半導體裝置之製造方法，其中，係更進而具備有：在前述主面中之位置於前述複數之第2溝渠的各者之下方的部份處，形成第1雜質擴散層之工程；和在前述複數之第2溝渠的各者之下部處，埋入第2導電膜之工程，前述帽絕緣膜，係被形成於前述第2導電膜之上面。
  6. 如申請專利範圍第5項所記載之半導體裝置之製造方法，其中，係更進而具備有：在前述第1配線之形成後，形成將前述複數之第3溝渠的各者之上部作填埋之埋入絕緣膜之工程；和藉由對於前述第2元件分離用絕緣膜、前述帽絕緣膜、前述埋入絕緣膜以及前述第1側壁絕緣膜進行蝕刻，而使前述第2導電膜之上面露出之工程；和形成以與前述第2導電膜之上面相接的方式所配置之第2配線之工程。
  7. 如申請專利範圍第1~6項中之任一項所記載之半導體裝置之製造方法，其中，係更進而具備有：將前述第2側壁絕緣膜中之前述第2方向之相當於兩端的部份除去，並且形成將起因於除去 所產生的空間作填埋之埋入膜之工程，在前述形成複數之第3溝渠之工程中，係使前述第2元件分離用絕緣膜、前述帽絕緣膜、前述埋入膜以及前述第1側壁絕緣膜有所殘留地而將前述第2側壁絕緣膜除去，並進而將前述第2元件分離用絕緣膜、前述帽絕緣膜、前述埋入膜以及前述第1側壁絕緣膜作為遮罩，而對於前述半導體基板進行蝕刻。
  8. 如申請專利範圍第1項所記載之半導體裝置之製造方法，其中，係具備有：在形成了前述複數之假活性區域之後，於形成前述犧牲膜之前，先形成遮罩膜之工程；和在前述遮罩膜處設置分別於底面處而使前述主面作露出的開口部之工程；和形成將在前述開口部之底面處而露出了的前述主面作覆蓋之第2閘極絕緣膜，並進而形成填埋前述開口部並且在超過前述遮罩膜之上面的位置處具備有上面之第3導電膜之工程，在前述形成複數之假活性區域之工程中，係在前述主面處亦形成複數之第2活性區域，前述開口部，係被設置在使前述複數之第2活性區域露出的位置處，前述犧牲膜之形成，係在前述第3導電膜之形成後而進行。
  9. 如申請專利範圍第8項所記載之半導體裝置之製 造方法，其中，係更進而具備有：藉由對於前述第1元件分離用絕緣膜以及前述半導體基板進行蝕刻，而形成將前述複數之第2活性區域的周圍作包圍之第4溝渠之工程；和在前述第4溝渠中埋入前述第2元件分離用絕緣膜，並且形成將在前述第2以及前述第2元件分離用絕緣膜之上面而被前述第4溝渠所包圍之區域作覆蓋的覆蓋膜之工程。
  10. 如申請專利範圍第9項所記載之半導體裝置之製造方法，其中，係更進而具備有：藉由對於前述第2元件分離用絕緣膜以及前述第1側壁絕緣膜進行蝕刻，而使前述第3導電膜之上面露出之工程；和形成以與前述第3導電膜之上面相接的方式所配置之第2配線之工程。
  11. 一種半導體裝置，其特徵為，係具備有：半導體基板；和分別被埋入至前述半導體基板之主面處並且延伸存在於第1方向上之複數之第1元件分離用絕緣膜；和分別被埋入至前述半導體基板之主面處並且延伸存在於與前述第1方向相交叉之第2方向上，而與前述複數之第1元件分離用絕緣膜一同地來區劃出被配置為矩陣狀之複數之第1活性區域的複數之第2元件分離用絕緣膜；和在前述半導體基板之主面處而延伸存在於前述第2方 向上地被設置，並且被配置在前述複數之第2元件分離用絕緣膜中之於前述第1方向上而相鄰接的兩者之間之第1以及第2字元溝渠；和分別隔著閘極絕緣膜而被埋入至前述第1以及第2字元溝渠之下部處的第1以及第2字元線；和被設置在前述第1字元線和前述第2字元線之間之第1雜質擴散層；和被設置在前述2個的第2元件分離用絕緣膜中之其中一者和前述第1字元線之間的第2雜質擴散層；和被設置在前述2個的第2元件分離用絕緣膜中之另外一者和前述第2字元線之間的第3雜質擴散層，前述第1以及第2字元溝渠，係相對於前述複數之第2元件分離用絕緣膜而自我整合性地被形成。
  12. 如申請專利範圍第11項所記載之半導體裝置，其中，前述複數之第1元件分離用絕緣膜係分別藉由矽氧化膜所構成，前述複數之第2元件分離用絕緣膜係分別藉由矽氮化膜所構成。
  13. 如申請專利範圍第11項所記載之半導體裝置，其中，係更進而具備有：以下面而與前述第1雜質擴散層相接之位元線接觸插塞；和以下面而與前述位元線接觸插塞相接之位元線。
  14. 如申請專利範圍第11~13項中之任一項所記載之半導體裝置，其中，係更進而具備有：分別以下面而與前述第2以及第3雜質擴散層相接之第1以及第2容量接觸插塞；和分別以下面而與前述第1以及第2容量接觸插塞相接之第1以及第2電容器。
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