KR20150140299A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20150140299A
KR20150140299A KR1020157030454A KR20157030454A KR20150140299A KR 20150140299 A KR20150140299 A KR 20150140299A KR 1020157030454 A KR1020157030454 A KR 1020157030454A KR 20157030454 A KR20157030454 A KR 20157030454A KR 20150140299 A KR20150140299 A KR 20150140299A
Authority
KR
South Korea
Prior art keywords
film
insulating film
element isolation
forming
trenches
Prior art date
Application number
KR1020157030454A
Other languages
English (en)
Inventor
요시노리 이케부치
Original Assignee
피에스4 뤽스코 에스.에이.알.엘.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 피에스4 뤽스코 에스.에이.알.엘. filed Critical 피에스4 뤽스코 에스.에이.알.엘.
Publication of KR20150140299A publication Critical patent/KR20150140299A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H01L27/10891—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L27/10876—
    • H01L27/10885—
    • H01L27/10888—
    • H01L27/10894—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1436—Dynamic random-access memory [DRAM]

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • General Engineering & Computer Science (AREA)

Abstract

워드라인(WL)과 자기 정합하는 소자 분리 영역에 전압을 인가하지 않아도 되는 반도체 장치를 제공한다. 반도체 장치의 제조 방법은, X방향으로 인접한 활성 영역(3a)이 서로 접속된 형상의 임시 활성 영역을 형성하는 공정, 희생막을 형성하는 공정, 희생막도 포함하여 식각함으로써, 활성 영역(3a)을 구획하는 복수의 제1 트렌치를 형성하는 공정, 복수의 제1 트렌치에 소자 분리용 절연막(10)을 매립하고, 그 후 상기 희생막을 제거하는 공정, 소자 분리용 절연막(10)의 노출 측면을 덮는 제1 사이드월 절연막을 형성하고, 이 제1 사이드월 절연막의 측면을 덮는 제2 사이드월 절연막을 형성하는 공정, 제2 사이드월 절연막을 형성한 것에 의해 나타나는 복수의 제2 트렌치에 캡 절연막을 매립하는 공정, 및 제2 사이드월 절연막의 위치에 복수의 제3 트렌치를 형성하고, 그 하부에 워드라인(WL)을 형성하는 공정을 구비한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREFOR}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 반도체 기판에 매립되어 형성되는 워드라인과, 워드라인 방향으로 연장되는 소자 분리 영역을 서로 자기 정합으로 형성하는 반도체 장치 및 그 제조 방법에 관한 것이다.
DRAM(Dynamic Random Access Memory) 등의 반도체 장치에서는, STI(shallow trench isolation)법에 의해 실리콘 기판의 표면에 소자 분리 영역이 마련되고, 이에 따라, 복수의 활성 영역이 매트릭스 형상으로 구획된다. 소자 분리 영역에는, 각 활성 영역을 비트라인 방향으로 분리하는 제1 소자 분리 영역과, 워드라인 방향으로 분리하는 제2 소자 분리 영역이 포함된다. 특허문헌 1에는, 이와 같은 소자 분리 영역 및 활성 영역의 예가 개시되어 있다.
특허문헌 1: 특개 2012-134395호 공보
그런데, 특허문헌 1에 기재된 반도체 장치에서는, 워드라인이 반도체 기판에 매립된 도전막에 의해 구성되며, 이 워드라인(매립 워드라인)과 제1 소자 분리 영역(워드라인 방향으로 연장되는 소자 분리 영역)이 서로 자기 정합으로 형성되어 있다. 이하, 이 점에 대해 상세히 설명한다. 또한, 이하의 설명에서는, 특허문헌 1을 따라, 워드라인 및 제1 소자 분리 영역의 비트라인 방향의 폭을 각각 W1, W3이라고 한다. 또한, 제1 소자 분리 영역과, 상기 제1 소자 분리 영역에 가장 가까운 워드라인의 사이의 비트라인 방향의 거리를 W2라고 한다. 더욱이, 동일한 활성 영역 내를 통과하는 2개의 워드라인 사이의 거리를 W4라고 한다.
특허문헌 1에 기재된 방법에서는, 우선 먼저 반도체 기판의 주표면을, 각각 워드라인 방향으로 연장되는 복수의 직선 형상 마스크 패턴으로 덮는다. 이 직선 형상 마스크 패턴은 비트라인 방향의 폭이 2W2+W3인 것으로 하고, 또한 인접한 마스크 패턴 사이의 거리를 2W1+W4로 설정한다. 다음으로, 직선 형상 마스크 패턴의 측벽에, 비트라인 방향의 두께가 W1인 제1 사이드월 절연막을 형성하고, 그 후 직선 형상의 마스크 패턴을 제거한다. 이렇게 하여 형성된 제1 사이드월 절연막은, 워드라인을 매립하는 영역만을 덮는 절연막 패턴이 된다. 이어서, 제1 사이드월 절연막의 측벽에, 비트라인 방향의 두께가 W2인 제2 사이드월 절연막을 형성하고, 그 후 제1 사이드월 절연막을 제거한다. 이렇게 하여 형성된 제2 사이드월 절연막은, 소자 분리 영역을 매립하는 영역과, 워드라인을 매립하는 영역을 노출시키는 개구를 가지는 절연막 패턴이 된다. 따라서, 제2 사이드월 절연막을 마스크로 하여 반도체 기판의 주표면을 식각함으로써, 소자 분리 영역 및 워드라인을 각각 매립하기 위한 트렌치를 형성하는 것이 가능하게 된다. 그리고, 형성한 트렌치의 내표면을 얇은 절연막으로 덮고, 또한 트렌치 내에 도전막을 매립함으로써, 워드라인 및 제1 소자 분리 영역이 형성된다.
이상 설명한 형성 방법에 의하면, 워드라인 및 제1 소자 분리 영역 각각의 비트라인 방향의 위치가 모두, 처음에 형성한 직선 형상 마스크 패턴의 형성 위치에 따라 정확하게 규정된다. 본 명세서에서는, 이 예와 같이, 2 종류의 매립막의 상대적인 위치가 공통된 패턴의 형성 위치에 따라 결정되는 경우, 이들 2종류의 매립막이 서로 자기 정합으로 형성되어 있다고 말한다.
그러나, 특허문헌 1에 기재된 방법에 의하면, 워드라인뿐만 아니라 제1 소자 분리 영역도 도전막에 의해 구성되게 된다. 이렇게 형성되는 제1 소자 분리 영역은, 소위 전계 실드 방식에 의한 것으로, 소자 분리 기능을 발휘시키기 위해 일정 전압을 항상 계속 인가할 필요가 있다. 따라서, 이 전압 인가를 위한 제어용 회로가 필요하게 되고, 회로의 복잡화가 초래되었다.
본 발명에 따른 반도체 장치의 제조 방법은, 반도체 기판의 주표면에 제1 소자 분리용 절연막을 매립함으로써, 제1 방향으로 연장되고, 또한 상기 제1 방향과 교차하는 제2 방향으로 반복 배치되는 복수의 임시 활성 영역을 형성하는 공정; 상기 주표면을 덮는 희생막을 형성하는 공정; 상기 제1 소자 분리용 절연막, 상기 희생막, 및 상기 반도체 기판을 식각함으로써, 상기 복수의 임시 활성 영역 각각을 상기 제1 방향으로 분할하여 이루어지는 복수의 제1 활성 영역을 구획하는 복수의 제1 트렌치를 형성하는 공정; 상기 복수의 제1 트렌치에 제2 소자 분리용 절연막을 매립하는 공정; 상기 복수의 제1 트렌치에 상기 제2 소자 분리용 절연막을 매립한 후, 상기 희생막을 제거하는 공정; 상기 희생막을 제거한 후, 상기 제2 소자 분리용 절연막 중 상기 주표면의 표면으로부터 돌출되어 있는 부분의 측면을 덮는 제1 사이드월 절연막을 형성하는 공정; 상기 제1 사이드월 절연막의 측면을 덮는 제2 사이드월 절연막을 형성하는 공정; 상기 제2 사이드월 절연막을 형성한 것에 의해 나타나는 복수의 제2 트렌치에 캡 절연막을 매립하는 공정; 상기 제2 소자 분리용 절연막, 상기 캡 절연막, 및 상기 제1 사이드월 절연막을 남기면서 상기 제2 사이드월 절연막을 제거하고, 또한 상기 제2 소자 분리용 절연막, 상기 캡 절연막, 및 상기 제1 사이드월 절연막을 마스크로 하여 상기 반도체 기판을 식각함으로써 복수의 제3 트렌치를 형성하는 공정; 및 상기 복수의 제3 트렌치 각각의 내표면을 덮는 제1 게이트 절연막을 형성하고, 또한 상기 복수의 제3 트렌치 각각의 하부에 제1 도전막을 매립함으로써 제1 배선을 형성하는 공정을 구비하는 것을 특징으로 한다.
본 발명에 따른 반도체 장치는, 반도체 기판; 각각 상기 반도체 기판의 주표면에 매립되며, 또한 제1 방향으로 연장되는 복수의 제1 소자 분리용 절연막; 각각 상기 반도체 기판의 주표면에 매립되며, 또한 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 복수의 제1 소자 분리용 절연막과 함께, 매트릭스 형상으로 배치된 복수의 제1 활성 영역을 구획하는 복수의 제2 소자 분리용 절연막; 상기 반도체 기판의 주표면에 상기 제2 방향으로 연장되어 마련되고, 또한 상기 복수의 제2 소자 분리용 절연막 중 상기 제1 방향으로 인접하는 2개의 사이에 배치된 제1 및 제2 워드 트렌치; 각각 상기 제1 및 제2 워드 트렌치의 하부에 게이트 절연막을 개재하여 매립된 제1 및 제2 워드라인; 상기 제1 워드라인과 상기 제2 워드라인 사이에 마련된 제1 불순물 확산층; 상기 2개의 제2 소자 분리용 절연막 중 하나와 상기 제1 워드라인 사이에 마련된 제2 불순물 확산층; 및 상기 2개의 제2 소자 분리용 절연막 중 다른 하나와 상기 제2 워드라인 사이에 마련된 제3 불순물 확산층을 구비하며, 상기 제1 및 제2 워드 트렌치는, 상기 복수의 제2 소자 분리용 절연막에 대해 자기 정합으로 형성되어 있는 것을 특징으로 한다.
본 발명에 의하면, 제1 배선(워드라인)이 자기 정합하는 소자 분리 영역이 절연막(제2 소자 분리용 절연막)에 의해 구성됨으로써, 이 소자 분리 영역에 전압을 인가할 필요가 없게 된다. 따라서, 회로를 간소화하는 것이 가능해진다.
도 1(a)는 본 발명의 바람직한 실시형태에 따른 반도체 장치(1)의 메모리 셀 영역의 평면도이며, (b)는 반도체 장치(1)의 주변 회로 영역의 평면도이다.
도 2(a), (b)는 각각 도 1(a)의 A-A선, B-B선에 대응하는 반도체 장치(1)의 단면도이며, (c), (d)는 각각 도 1(b)의 C-C선, D-D선에 대응하는 반도체 장치(1)의 단면도이다.
도 3(a), (b)는 각각 도 1(a), (b)에 도시된 반도체 장치(1)의 제조 공정에서의 평면도이다.
도 4(a), (b)는 각각 도 3(a)의 A-A선, B-B선에 대응하는 반도체 장치(1)의 단면도이며, (c), (d)는 각각 도 3(b)의 C-C선, D-D선에 대응하는 반도체 장치(1)의 단면도이다.
도 5(a), (b)는 각각 도 1(a), (b)에 도시된 반도체 장치(1)의 제조 공정에서의 평면도이다.
도 6(a), (b)는 각각 도 5(a)의 A-A선, B-B선에 대응하는 반도체 장치(1)의 단면도이며, (c), (d)는 각각 도 5(b)의 C-C선, D-D선에 대응하는 반도체 장치(1)의 단면도이다.
도 7(a), (b)는 각각 도 1(a), (b)에 도시된 반도체 장치(1)의 제조 공정에서의 평면도이다.
도 8(a), (b)는 각각 도 7(a)의 A-A선, B-B선에 대응하는 반도체 장치(1)의 단면도이며, (c), (d)는 각각 도 7(b)의 C-C선, D-D선에 대응하는 반도체 장치(1)의 단면도이다.
도 9(a), (b)는 각각 도 1(a), (b)에 도시된 반도체 장치(1)의 제조 공정에서의 평면도이다.
도 10(a), (b)는 각각 도 9(a)의 A-A선, B-B선에 대응하는 반도체 장치(1)의 단면도이며, (c), (d)는 각각 도 9(b)의 C-C선, D-D선에 대응하는 반도체 장치(1)의 단면도이다.
도 11(a), (b)는 각각 도 1(a), (b)에 도시된 반도체 장치(1)의 제조 공정에서의 평면도이다.
도 12(a), (b)는 각각 도 11(a)의 A-A선, B-B선에 대응하는 반도체 장치(1)의 단면도이며, (c), (d)는 각각 도 11(b)의 C-C선, D-D선에 대응하는 반도체 장치(1)의 단면도이다.
도 13(a), (b)는 각각 도 1(a), (b)에 도시된 반도체 장치(1)의 제조 공정에서의 평면도이다.
도 14(a), (b)는 각각 도 13(a)의 A-A선, B-B선에 대응하는 반도체 장치(1)의 단면도이며, (c), (d)는 각각 도 13(b)의 C-C선, D-D선에 대응하는 반도체 장치(1)의 단면도이다.
도 15(a), (b)는 각각 도 1(a), (b)에 도시된 반도체 장치(1)의 제조 공정에서의 평면도이다.
도 16(a), (b)는 각각 도 15(a)의 A-A선, B-B선에 대응하는 반도체 장치(1)의 단면도이며, (c), (d)는 각각 도 15(b)의 C-C선, D-D선에 대응하는 반도체 장치(1)의 단면도이다.
도 17(a), (b)는 각각 도 1(a), (b)에 도시된 반도체 장치(1)의 제조 공정에서의 평면도이다.
도 18(a), (b)는 각각 도 17(a)의 A-A선, B-B선에 대응하는 반도체 장치(1)의 단면도이며, (c), (d)는 각각 도 17(b)의 C-C선, D-D선에 대응하는 반도체 장치(1)의 단면도이다.
도 19(a), (b)는 각각 도 1(a), (b)에 도시된 반도체 장치(1)의 제조 공정에서의 평면도이다.
도 20(a), (b)는 각각 도 19(a)의 A-A선, B-B선에 대응하는 반도체 장치(1)의 단면도이며, (c), (d)는 각각 도 19(b)의 C-C선, D-D선에 대응하는 반도체 장치(1)의 단면도이다.
도 21(a), (b)는 각각 도 1(a), (b)에 도시된 반도체 장치(1)의 제조 공정에서의 평면도이다.
도 22(a), (b)는 각각 도 21(a)의 A-A선, B-B선에 대응하는 반도체 장치(1)의 단면도이며, (c), (d)는 각각 도 21(b)의 C-C선, D-D선에 대응하는 반도체 장치(1)의 단면도이다.
도 23(a), (b)는 각각 도 1(a), (b)에 도시된 반도체 장치(1)의 제조 공정에서의 평면도이다.
도 24(a), (b)는 각각 도 23(a)의 A-A선, B-B선에 대응하는 반도체 장치(1)의 단면도이며, (c), (d)는 각각 도 23(b)의 C-C선, D-D선에 대응하는 반도체 장치(1)의 단면도이다.
도 25(a), (b)는 각각 도 1(a), (b)에 도시된 반도체 장치(1)의 제조 공정에서의 평면도이다.
도 26(a), (b)는 각각 도 25(a)의 A-A선, B-B선에 대응하는 반도체 장치(1)의 단면도이며, (c), (d)는 각각 도 25(b)의 C-C선, D-D선에 대응하는 반도체 장치(1)의 단면도이다.
도 27(a), (b)는 각각 도 1(a), (b)에 도시된 반도체 장치(1)의 제조 공정에서의 평면도이다.
도 28(a), (b)는 각각 도 27(a)의 A-A선, B-B선에 대응하는 반도체 장치(1)의 단면도이며, (c), (d)는 각각 도 27(b)의 C-C선, D-D선에 대응하는 반도체 장치(1)의 단면도이다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시형태에 대해 상세하게 설명한다.
먼저, 도 1(a), (b) 및 도 2(a)~(d)를 참조하여, 반도체 장치(1)의 구조에 대해 설명한다. 또한, 도 2(b), (d)에서는, 후술하는 층간 절연막(30)보다 위의 구성의 도시를 생략하였다.
반도체 장치(1)는 DRAM이며, 도 2(a)~(d)에 도시된 바와 같이 반도체 기판(2)(실리콘 기판)을 가지고 있다. 반도체 기판(2)의 주표면에는, 도 1(a)에 도시된 메모리 셀 영역과, 도 1(b)에 도시된 주변 회로 영역이 마련되어 있다. 메모리 셀 영역은, 메모리 셀을 구성하는 셀 트랜지스터 및 셀 커패시터가 매트릭스 형상으로 다수 배치되는 영역이다. 한편, 주변 회로 영역은, 메모리 셀 영역 내에 연장되는 워드라인(WL)을 구동하기 위한 워드 드라이버나, 비트라인(BL)을 리드 라이트 버스에 접속하기 위한 컬럼 스위치 등이 마련되는 영역이다.
먼저 메모리 셀 영역 내의 구조에 대해, 도 1(a)를 참조하여 설명한다. 상기 도면에 도시된 바와 같이, 메모리 셀 영역에서는, 복수의 활성 영역(3a)(제1 활성 영역)이 매트릭스 형상으로 배치된다. 다르게 말하면, 복수의 활성 영역(3a)이, X방향(제1 방향) 및 Y방향(X방향과 교차하는 방향. 제2 방향) 각각으로 반복 배치된다. 각 활성 영역(3a)의 형상은, 1쌍의 대변(opposite side)이 Y방향으로 평행한 평행사변형으로 되어 있다. 다른 1쌍의 대변에 관해서는, X방향에 대해 마이너스 방향으로 기울어진 X' 방향으로 평행한 활성 영역(3a)과, X방향에 대해 플러스 방향으로 기울어진 X" 방향으로 평행한 활성 영역(3a)이, X방향으로 봤을 때 번갈아 배치된다. Y방향으로 늘어선 각 활성 영역(3a)의 형상은 서로 동일하다. 또한, 도 1(a)에서는 Y방향으로 3개의 활성 영역(3a)이 늘어선 예를 도시하고 있으나, 이는 도면을 보기 쉽게 하고 설명을 간단히 하기 위한 것이며, 실제로는 더 많은 활성 영역(3a)이 배치된다.
각 활성 영역(3a)은, X방향으로 연장되는 실리콘 산화막인 소자 분리용 절연막(4)(제1 소자 분리용 절연막)과, Y방향으로 연장되는 실리콘 질화막인 소자 분리용 절연막(10)(제2 소자 분리용 절연막)에 의해 구획된다. 소자 분리용 절연막(4, 10)은 모두 반도체 기판(2)의 주표면에 매립되어 있고, 상술한 STI법에 의한 소자 분리 영역을 구성하고 있다. 또한, 여기에서는 소자 분리용 절연막(4)을 실리콘 산화막으로 하고 있지만, 소자 분리용 절연막(4)으로서는 실리콘 산화막 또는 실리콘 질화막 중 어느 것을 이용해도 된다. 한편, 소자 분리용 절연막(10)에는 실리콘 질화막을 이용하는 것이 바람직하다. 이는, 후술할 제조 공정에서, 워드라인(WL) 매립용 트렌치(T3)(도 23(a) 등 참조)를 적절하게 형성하기 위한 것이다. 상세한 것은 후술하기로 한다.
도 1(a)의 예에서는, X방향으로 인접한 소자 분리용 절연막(10)의 간격을, 리소그래피의 최소 가공 치수(F)의 5배(5F)로 하고 있다. 따라서, 활성 영역(3a)의 X방향의 폭은 5F로 되어 있다. 또한, 소자 분리용 절연막(10)의 X방향의 폭을 F로 하고, 따라서, X방향으로 인접한 활성 영역(3a)의 간격은 F로 되어 있다. 더욱이, Y방향으로 인접한 소자 분리용 절연막(4)의 간격을 F로 하고, 따라서, 활성 영역(3a)의 Y방향의 폭은 F로 되어 있다. 또한, 활성 영역(3a) 사이에서의 소자 분리용 절연막(4)의 Y방향의 폭을 F로 하고, 따라서, Y방향으로 인접한 활성 영역(3a)의 간격은 F로 되어 있다.
메모리 셀 영역에는, 각각 Y방향으로 연장되는 복수의 워드라인(WL)과, 각각 X방향으로 연장되는 복수의 비트라인(BL)이 배치된다.
각 워드라인(WL)은 Y방향으로 늘어선 일련의 활성 영역(3a)을 통과하도록 배치되고, 1개의 활성 영역(3a)에 2개의 워드라인(WL)이 대응하고 있다. 각 활성 영역(3a)에는 2개씩 셀 트랜지스터가 배치되고, 각 활성 영역(3a)에 대응하는 2개의 워드라인(WL)은 각각, 셀 트랜지스터의 게이트 전극을 구성한다. 또한, 도 1(a)의 예에서는, 각 워드라인(WL)의 X방향의 폭, 및 각 활성 영역(3a)내에서의 워드라인(WL) 사이의 간격 거리는, 모두 최소 가공 치수(F)와 동일하게 하였다. 각 워드라인(WL)은, 도 2(a)에 도시된 바와 같이, 반도체 기판(2)의 주표면에 매립된 도전막에 의해 구성되는 매립 워드라인에 의해 구성된다. 각 워드라인(WL)과 반도체 기판(2)의 사이에는, 게이트 절연막(18)이 배치된다.
자세한 제조 방법에 대해서는 후술하겠지만, 각 워드라인(WL)(후술되는 트렌치(T3))은, 소자 분리용 절연막(10)에 대해 자기 정합으로 형성되어 있다. 따라서, 제조 시에 워드라인(WL)과 소자 분리용 절연막(10)의 사이에서 위치 오정렬이 발생하지 않고, 결과적으로, 각 워드라인(WL)과, 인접한 소자 분리용 절연막(10) 사이의 X방향의 간격 거리는, 높은 정밀도로 소정의 값으로 되어 있다. 도 1(a)의 예에서는, 이 소정의 값을 최소 가공 치수(F)로 하고 있다.
각 비트라인(BL)은 X방향으로 늘어선 일련의 활성 영역(3a)을 통과하도록 배치되고, 1개의 활성 영역(3a)에 1개의 비트라인(BL)이 대응하고 있다. 도 1(a)의 예에서는, 인접한 비트라인(BL) 사이의 Y방향의 간격, 및 각 비트라인(BL)의 Y방향의 폭을, 모두 F로 하고 있다.
다음으로, 도 2(a)를 참조하여, 활성 영역(3a) 내의 구조에 대해 상세히 설명한다. 상기 도면에 도시된 바와 같이, 활성 영역(3a)의 X방향의 양측에는, 소자 분리용 절연막(10)이 배치된다. 또한, 상기 도면에서는, X방향의 일단측(도면 좌측)에 있는 소자 분리용 절연막(10)을 소자 분리용 절연막(101)으로 표시하고, X방향의 타단측(도면 우측)에 있는 소자 분리용 절연막(10)을 소자 분리용 절연막(102)으로 표시하고 있다.
소자 분리용 절연막(101)과 소자 분리용 절연막(102)의 사이에는, 2개의 워드 트렌치(T31, T32)(제1 및 제2 워드 트렌치)가 배치되고, 그 하부에는, 각각 게이트 절연막(18)을 개재하여 워드라인(WL1, WL2)(제1 및 제2 워드라인)이 매립되어 있다. 또한, 워드 트렌치(T31, T32)의 하면은, 소자 분리용 절연막(10)의 하면보다 높은 위치에 마련된다. 워드라인(WL1, WL2)의 상면에는, 각각 매립 절연막(201, 202)이 형성된다. 매립 절연막(201, 202)은 각각 대응하는 워드 트렌치(T31, T32)를 완전히 다 메우고, 또한 그 상단으로부터 상방으로 돌출하여 형성되어 있다. 결과적으로, 매립 절연막(201, 202)의 상면은, 반도체 기판(2)의 주표면보다 높은 위치에 존재한다.
활성 영역(3a) 내의 반도체 기판(2)의 주표면에는, 불순물 확산층(14, 241, 242)(제1 내지 제3 불순물 확산층)이 형성된다. 구체적으로는, 워드라인(WL1)과 워드라인(WL2) 사이에 불순물 확산층(14)이, 워드라인(WL1)과 소자 분리용 절연막(101) 사이에 불순물 확산층(241)이, 워드라인(WL2)과 소자 분리용 절연막(102) 사이에 불순물 확산층(242)이 각각 형성된다. 불순물 확산층(14, 241)은 각각, 워드라인(WL1)을 게이트 전극으로 하는 셀 트랜지스터의 소스/드레인 중 하나 및 다른 하나를 구성한다. 불순물 확산층(14, 242)은 각각, 워드라인(WL2)을 게이트 전극으로 하는 셀 트랜지스터의 소스/드레인 중 하나 및 다른 하나를 구성한다.
불순물 확산층(14)의 상방에는, 비트라인 콘택 플러그(15)가 마련된다. 비트라인 콘택 플러그(15)는, 매립 절연막(201, 202) 사이에 끼워지도록 하여 형성되어 있고, 하면에서, 대응하는 불순물 확산층(14)과 접해 있다. 비트라인 콘택 플러그(15)의 상방에는, 대응하는 비트라인(BL)이 통과하고 있다. 비트라인(BL)은, 통과하는 각 활성 영역(3a) 내의 비트라인 콘택 플러그(15)와 하면에서 접하고 있다. 이상의 구조에 의해, 비트라인(BL)은, 통과하는 각 활성 영역(3a)의 불순물 확산층(14)과 공통으로 접속되어 있다. 비트라인(BL)의 상면에는 실리콘 질화막인 비트 마스크막(22)이 형성되며, 이 비트 마스크막(22)과 비트라인(BL)의 측면은, 사이드월 형상의 실리콘 질화막인 사이드월 절연막(23)으로 덮여 있다.
반도체 기판(2)의 주표면은, 비트 마스크막(22)의 상면보다 높은 위치에 상면을 가지는 층간 절연막(30)(실리콘 산화막)으로 덮이고, 또한 층간 절연막(30)의 상면은, 실리콘 질화막인 정지막(31)에 의해 덮여 있다. 층간 절연막(30)에는, 불순물 확산층(241, 242) 각각에 대응하여 용량 콘택 플러그(25)가 마련된다. 각 용량 콘택 플러그(25)는 층간 절연막(30)을 수직 방향으로 관통하고 있고, 그 하면은, 대응하는 불순물 확산층과 접속된다. 또한, 층간 절연막(30)의 상방에는, 불순물 확산층(241, 242) 각각에 대응하여 셀 커패시터(C)가 배치된다. 각 셀 커패시터(C)는, 셀 커패시터(C)마다의 하부 전극(33)과, 각 셀 커패시터(C)에 공통의 용량 절연막(34) 및 상부 전극(35)에 의해 구성된다. 각 셀 커패시터(C)의 하부 전극(33)은, 정지막(31)을 관통하여, 대응하는 용량 콘택 플러그(25)의 상면에 접해 있다. 또한, X방향으로 인접한 2개의 셀 커패시터(C) 각각의 하부 전극(33)은, 붕괴를 방지하기 위한 지지막(36)(실리콘 질화막)에 의해 접속되어 있다. 상부 전극(35)은, 상면이 평탄화된 매립 도체막(37)에 의해 덮여 있고, 매립 도체막(37)의 상면에는 플레이트 전극(38)이 배치되어 있다.
플레이트 전극(38)의 상면에는 층간 절연막(39)이 형성되어 있고, 층간 절연막(39)의 상면에는, 금속막인 배선(41)이 형성되어 있다. 플레이트 전극(38)과 배선(41)은, 층간 절연막(39)을 관통하는 콘택 플러그(40)에 의해 서로 접속된다.
이하, 워드라인(WL1)을 게이트 전극으로 하는 셀 트랜지스터를 예로 들어, 셀 트랜지스터의 동작에 대해 설명한다. 자세한 설명은 생략하지만, 워드라인(WL2)을 게이트 전극으로 하는 셀 트랜지스터의 동작도 동일하다.
워드라인(WL1)이 활성화되면, 불순물 확산층(14)과 불순물 확산층(241) 사이에 채널이 발생한다. 즉, 워드라인(WL1)을 게이트 전극으로 하는 셀 트랜지스터가 온 상태가 되고, 그 결과, 대응하는 비트라인(BL)과 대응하는 셀 커패시터(C)의 하부 전극(33)이 도통되므로, 비트라인(BL)을 통해 셀 커패시터(C)에 액세스하는 것이 가능해진다.
한편, 워드라인(WL1)이 비활성화되면, 불순물 확산층(14)과 불순물 확산층(241) 사이의 채널이 소멸된다. 즉, 워드라인(WL1)을 게이트 전극으로 하는 셀 트랜지스터가 오프 상태가 되고, 그 결과, 대응하는 비트라인(BL)과 대응하는 셀 커패시터(C)의 하부 전극(33)이 전기적으로 분리되므로, 비트라인(BL)을 통해 셀 커패시터(C)에 액세스하는 것이 불가능해진다.
다음으로, 주변 회로 영역 내의 구조에 대해, 도 1(b)를 참조하여 설명한다. 상기 도면에 도시된 바와 같이, 주변 회로 영역에는 복수의 활성 영역(3b)(제2 활성 영역)이 배치된다. 1개의 활성 영역(3b) 내에 마련되는 트랜지스터의 개수 또는 각 활성 영역(3b)의 형상 등은 실제로는 다양하지만, 여기에서는, 1개의 활성 영역(3b) 내에 1개의 트랜지스터가 마련되며, 또한 각 활성 영역(3b)의 형상이, 1쌍의 대변이 Y방향으로 평행하고, 다른 1쌍의 대편이 X' 방향으로 평행한 평행사변형으로 되어 있는 예를 들고 있다. 또한, 4개의 활성 영역(3b)이, Y방향으로 등간격으로 배치되어 있는 예를 들고 있다. 이와 같은 활성 영역(3b)은, 예를 들어 비트라인(BL)을 게이트 전극으로 하는 트랜지스터가 형성되는 영역이며, 이하에서는, 이 예를 전제로 하여 설명을 계속한다.
각 활성 영역(3b)은, X방향으로 연장되는 소자 분리용 절연막(4)과, Y방향으로 연장되는 소자 분리용 절연막(10)에 의해 구획된다. 이들은, 메모리 셀 영역 내에 마련되는 것과 동일한 것이다. 소자 분리용 절연막(10)의 평면 형상은 중공의 사각형이며, 그 내측에 4개의 활성 영역(3b)이 배치되어 있다. 각 활성 영역(3b)의 X방향의 양단은, 소자 분리용 절연막(10)에 의해 구획된다. 한편, 각 활성 영역(3b)의 Y방향의 양단은, 소자 분리용 절연막(4)에 의해 구획된다. 도 1(b)의 예에서는 X방향으로 인접한 소자 분리용 절연막(10)의 간격을 3F로 하였고, 따라서, 각 활성 영역(3b)의 X방향의 폭은 3F로 되어 있다. 또한, 도시되어 있지 않지만, Y방향으로 인접한 소자 분리용 절연막(4)의 간격을 비트라인(BL)의 폭에 맞춰 F로 하였고, 따라서, 활성 영역(3b)의 Y방향의 폭은 F로 되어 있다. 또한, 활성 영역(3b) 사이에서의 소자 분리용 절연막(4)의 Y방향의 폭을 비트라인(BL)의 간격에 맞춰 F로 하였고, 따라서, Y방향으로 인접한 활성 영역(3b)의 간격은 F로 되어 있다.
주변 회로 영역에는, 메모리 셀 영역을 통과하는 복수의 비트라인(BL)이 연장된다. 도 1(b)에 도시된 4개의 활성 영역(3b)은 각각 서로 다른 비트라인(BL)에 대응하고, 따라서, 도 1(b)에는 4개의 비트라인(BL)이 도시되어 있다. 주변 회로 영역에서도 각 비트라인(BL)은 X방향으로 연장되어 있으며, 주변 회로 영역에서의 비트라인(BL)의 폭 및 간격은, 위에서 언급한 바와 같이 모두 최소 가공 치수(F)에 동일하게 되어 있다.
도 2(c)를 참조하여, 활성 영역(3b) 내의 구조에 대해 자세히 설명한다. 활성 영역(3b)의 X방향의 양단에 상당하는 반도체 기판(2)의 표면에는, 각각 불순물 확산층(50)이 마련된다. 또한, 활성 영역(3b)의 X방향의 중앙에 상당하는 반도체 기판(2)의 표면은, 게이트 절연막(7)을 개재하여 도전막(8)으로 덮여 있다. 이로써, 각 활성 영역(3b)에는, 도전막(8)을 게이트 전극으로 하고, 그 양측의 불순물 확산층(50)을 소스/드레인으로 하는 평면형 MOS 트랜지스터(주변 회로 트랜지스터)가 하나씩 구성된다.
도전막(8)의 상면에는 비트라인(BL)이 배치되고, 이들은 서로 접촉해 있다. 비트라인(BL)의 상면에는, 메모리 셀 영역과 마찬가지로 비트 마스크막(22)이 형성되며, 비트 마스크막(22), 비트라인(BL), 및 게이트 절연막(7)의 측면은, 사이드월 절연막(23)으로 덮여 있다.
상술한 층간 절연막(30)에는, 불순물 확산층(50)마다의 콘택 플러그(51)도 마련된다. 콘택 플러그(51)는 층간 절연막(30)을 수직 방향으로 관통하여 있고, 그 하면은, 대응하는 불순물 확산층(50)과 접속된다. 층간 절연막(30)의 상면에는, 콘택 플러그(51)마다의 콘택 패드(53)가 형성된다. 콘택 패드(53)의 하면은 대응하는 콘택 플러그(51)의 상면과 접촉하고, 상면은 보호용의 실리콘 질화막(54)에 의해 덮여 있다. 주변 회로 영역에서는, 도 2(c)에 도시된 바와 같이, 정지막(31)의 상면에 직접 층간 절연막(39)이 형성된다. 다만, 층간 절연막(39)의 상면의 위치는, 메모리 셀 영역에서의 위치와 동일하다. 콘택 패드(53)는, 층간 절연막(39, 31) 및 실리콘 질화막(54)을 관통하는 콘택 플러그(55)에 의해, 층간 절연막(39)의 상면에 형성된 배선(41)과 접속된다.
주변 회로 트랜지스터의 동작에 대해 설명한다. 비트라인(BL)이 활성화되면, 대응하는 2개의 불순물 확산층(50) 사이에 채널이 발생한다. 이에 의해, 주변 회로 트랜지스터는 온 상태가 되고, 2개의 불순물 확산층(50) 각각에 대응하는 2개의 배선(41)이 도통된다. 한편, 비트라인(BL)이 비활성화되면, 대응하는 2개의 불순물 확산층(50) 사이의 채널이 소멸된다. 이에 의해, 주변 회로 트랜지스터는 오프 상태가 되고, 2개의 불순물 확산층(50) 각각에 대응하는 2개의 배선(41)이 전기적으로 분리된다.
이상 설명한 바와 같이, 본 실시형태에 따른 반도체 장치(1)에 의하면, 각 워드라인(WL)이 소자 분리용 절연막(10)에 대해 자기 정합으로 형성되어 있고, 워드라인(WL)과 소자 분리용 절연막(10)의 사이에 위치 오정렬이 발생하지 않으므로, 불순물 확산층(241, 242) 각각의 X방향의 폭이 높은 정밀도로 동일하게 되어 있다. 따라서, 양호한 전기적 특성을 얻을 수 있게 되어 있다.
다음으로, 도 3 내지 도 28을 참조하여, 반도체 장치(1)의 제조 방법에 대해 상세히 설명한다.
먼저, 도 3(a), (b) 및 도 4(a)~(d)에 도시된 바와 같이, p형 실리콘 단결정으로 이루어지는 반도체 기판(2)의 주표면에 소자 분리용 절연막(4)(제1 소자 분리용 절연막)을 매립함으로써, 메모리 셀 영역에 복수의 활성 영역(3c)을 형성함과 동시에, 주변 회로 영역에 복수의 활성 영역(3b)을 형성한다. 또한, 복수의 활성 영역(3c)은, 각각 나중에 상술한 활성 영역(3a)이 되는 영역(임시 활성 영역)이며, Y방향으로 등간격으로 반복 배치되어 있다. 개개의 활성 영역(3c)은, X방향으로 인접한 활성 영역(3a)(도 1(a) 참조)이 서로 접속된 형상을 가지고 있으며, X' 방향과 X" 방향으로 굴절되면서 전체적으로 X방향으로 연장되어 있다.
소자 분리용 절연막(4)의 매립은, 다음과 같이 하여 수행하면 된다. 즉, 먼저 반도체 기판(2)의 주표면에 마스크막(미도시)을 형성하고, 이 마스크막을 마스크로 하여 반도체 기판(2)의 주표면을 건식 식각함으로써 소자 분리용 트렌치를 형성한다. 그리고, CVD(Chemical Vapor Deposition)법에 의해 이 트렌치를 메우는 막 두께의 실리콘 산화막을 형성하고, 그 후, 반도체 기판(2)의 주표면보다 상측에 형성되어 있는 마스크막 및 실리콘 산화막을 예를 들어 CMP(Chemical Mechanical Polishing)법을 이용하여 제거함으로써, 반도체 기판(2)의 주표면에 매립된 소자 분리용 절연막(4)이 완성된다. 또한, 여기에서는 실리콘산화막을 이용하여 소자분리용 절연막(4)을 구성하는 예를 설명하였지만, 상술한 바와 같이, 실리콘 질화막을 이용하여 소자 분리용 절연막(4)을 구성하는 것도 가능하다.
다음으로, 도 5(a), (b) 및 도 6(a)~(d)에 도시된 바와 같이, 5 nm 두께의 실리콘 산화막인 패드 산화막(5)과, 10 nm 두께의 실리콘 질화막인 마스크막(6)을 차례로 전면에 형성한다. 그리고, 마스크막(미도시)을 이용하는 포토리소그래피 및 건식 식각에 의해, 패드 산화막(5) 및 마스크막(6)에, 저면에 복수의 활성 영역(3b)이 노출되는 개구부(O1)를 마련한다. 또한, 여기에서 이용한 마스크막은, 개구부(O1)의 완성 후에 제거하여 둔다.
이어서, 도 7(a), (b) 및 도 8(a)~(d)에 도시된 바와 같이, 열산화법을 이용하여, 개구부(O1)의 저면에 노출된 반도체 기판(2)의 주표면에 게이트 절연막(7)(제2 게이트 절연막)을 형성한다. 이렇게 하여 형성되는 게이트 절연막(7)은, 실리콘 산화막이 된다. 그 후, CVD법에 의해, 개구부(O1)를 메우고, 또한, 마스크막(6)의 상면보다 높은 위치에 상면을 가지는 도전막(8)(제3 도전막)을 형성한다. 구체적으로는, 불순물을 함유하는 실리콘막(도전막)을 개구부(O1)를 메우는 막 두께 이상의 막 두께로 형성한 후, 포토리소그래피 및 건식 식각에 의해, 평면으로 봤을 때 개구부(O1)와 겹치지 않는 영역에 형성된 실리콘막을 제거한다. 이로써, 도 8(c), (d)에 도시된 바와 같이, 도전막(8)이 마스크막(6)의 상면으로부터 돌출된 상태를 얻을 수 있게 된다.
도전막(8)을 형성했으면, 다음으로 CVD법을 이용하여, 250 nm 두께의 실리콘 산화막인 희생막(9)을 전면에 형성한다. 그리고, 포토리소그래피 및 이방성 건식 식각에 의해, 먼저 희생막(9)에 트렌치(T1, T4)(제1 및 제4 트렌치)를 마련한다. 트렌치(T1)는, 메모리 셀 영역 내의 소자 분리용 절연막(10)(도 1(a) 참조)이 형성되는 위치에 형성된다. 한편, 트렌치(T4)는, 주변 회로 영역 내의 소자 분리용 절연막(10)(도 1(b) 참조)이 형성되는 위치에 형성된다. 트렌치(T4)는, 보다 구체적으로는 도전막(8)의 외연을 따라 마련된다. 이렇게 함으로써, 트렌치(T4)의 내측 영역에는, 마스크막(6) 및 패드 산화막(5)은 존재하지 않게 된다.
이어서, 희생막(9)을 마스크로 하는 이방성 건식 식각에 의해, 마스크막(6), 패드 산화막(5), 및 반도체 기판(2)을 차례로 식각한다. 이에 의해, 도 9(a), (b) 및 도 10(a)~(d)에 도시된 바와 같이, 반도체 기판(2)의 내부에까지 이르는 트렌치(T1, T4)가 완성된다. 또한, 희생막(9)과 패드 산화막(5)이 둘 다 실리콘 산화막이므로, 패드 산화막(5)을 식각할 때에는 희생막(9)도 식각된다. 그러나, 패드 산화막(5)의 막 두께 5 nm에 대해 희생막(9)의 막 두께 250 nm는 충분히 크다는 점에서, 패드 산화막(5)의 식각 후에도 희생막(9)은 충분히 잔존한다.
트렌치(T1, T4)가 형성되었으면, 희생막(9)이 남아 있는 상태에서 CVD 법을 수행함으로써, 도 11(a), (b) 및 도 12(a)~(d)에 도시된 바와 같이, 트렌치(T1, T4)를 메우는 막 두께의 실리콘 질화막을 형성한다. 이 때 형성되는 실리콘 질화막 중 트렌치(T1, T4)의 내부에 형성되는 부분은, 상술한 소자 분리용 절연막(10)(제2 소자 분리용 절연막)을 구성한다. 한편, 희생막(9)의 상면에도 형성되는 부분에 대해서는, 포토리소그래피 및 건식 식각에 의해, 트렌치(T4)에 둘러싸인 영역에 형성된 부분만을 남기고 제거한다. 이렇게 하여 희생막(9)의 상면에 남은 실리콘 질화막은, 트렌치(T4)에 둘러싸인 영역을 덮는 커버막(11)이 된다. 그 후, 습식 식각법에 의해 실리콘 산화막을 선택적으로 제거함으로써, 도 11(a), (b) 및 도 12(a)~(d)에 도시된 바와 같이, 희생막(9)을 제거한다. 이 때, 희생막(9) 중 트렌치(T4)로 둘러싸인 영역에 형성된 부분은, 실리콘 질화막인 커버막(11) 및 소자 분리용 절연막(10)으로 둘러싸여 있으므로, 제거되지 않고 잔존한다. 희생막(9)을 제거한 후의 소자 분리용 절연막(10)은, 마스크막(6)의 표면으로부터 돌출된 벽 형상의 막이 된다.
다음으로, 도 13(a), (b) 및 도 14(a)~(d)에 도시된 바와 같이, 소자 분리용 절연막(10) 중 마스크막(6)의 표면으로부터 돌출되어 있는 부분의 측면을 덮는 사이드월 절연막(12)(제1 사이드월 절연막)을 형성한다. 사이드월 절연막(12)의 구체적인 형성 방법으로서는, CVD법에 의한 형성과 에치백을 이용하는 것이 바람직하다. 사이드월 절연막(12)의 재료는 실리콘 질화막으로 하고, 막 형성량은, 에치백 후의 횡방향의 막 두께가 F가 되도록 설정한다(도 1(a) 참조). 이렇게 하여 형성된 사이드월 절연막(12)의 평면 형상은, 도 13(a), (b)에 도시된 바와 같이, 소자 분리용 절연막(10)을 둘러싸는 사각형이 된다.
이어서, 도 15(a), (b) 및 도 16(a)~(d)에 도시된 바와 같이, 사이드월 절연막(12)의 측면을 덮는 사이드월 절연막(13)(제2 사이드월 절연막)을 형성한다. 사이드월 절연막(13)의 구체적인 형성 방법으로서는, 사이드월 절연막(12)과 마찬가지로, CVD법에 의한 형성과 에치백을 이용하는 것이 바람직하다. 또한, 사이드월 절연막(13)의 막 형성량은, 사이드월 절연막(12)과 마찬가지로, 에치백 후의 횡방향의 막 두께가 F가 되도록 설정한다(도 1(a) 참조). 한편, 사이드월 절연막(13)의 재료는, 사이드월 절연막(12)과는 다르게, 실리콘 산화막으로 한다. 이렇게 하여 형성된 사이드월 절연막(13)의 평면 형상은, 도 15(a), (b)에 도시된 바와 같이, 사이드월 절연막(12)을 둘러싸는 사각형이 된다. 이렇게 하여 사이드월 절연막(13)을 형성함으로써, X방향으로 인접한 활성 영역(3a)의 사이에, Y방향으로 연장되는 트렌치(T2)(제2 트렌치)가 형성된다.
다음으로, 포토레지스트에 의해 트렌치(T2) 이외의 부분을 덮은 상태에서 습식 식각을 수행함으로써, 트렌치(T2)의 저면에 노출되어 있는 마스크막(6)과, 그 아래의 패드 산화막(5)을 제거한다. 이로써 트렌치(T2)의 저면에는 반도체 기판(2)의 주표면이 노출된다. 이어서, 도 17(a), (b) 및 도 18(a)~(d)에 도시된 바와 같이, 반도체 기판(2)의 주표면의 노출 부분(트렌치(T2)의 하방에 위치한 부분)에 N형의 불순물 확산층(14)(제1 불순물 확산층)을 형성한다. 불순물 확산층(14)의 형성은, 불순물 이온을 주입함으로써 수행하면 된다. 그 후, CVD법에 의해 불순물을 포함하는 실리콘막(도전막)을 형성하고, 또한 에치백을 수행함으로써, 트렌치(T2)의 하부에 비트라인 콘택 플러그(15)(제2 도전막)를 매립한다. 또한, CVD법에 의해 실리콘 질화막을 형성하고, 또한 에치백을 수행함으로써, 비트라인 콘택 플러그(15)의 상면에 캡 절연막(16)을 형성한다. 이렇게 형성되는 캡 절연막(16)은, 트렌치(T2)를 메우는 절연막이 된다.
다음으로, 메모리 셀 영역 중 Y방향으로 볼 때 소자 분리용 절연막(10)과 겹치는 영역만을 포토레지스트로 덮고, 그 외의 영역에서, 건식 식각에 의해 실리콘 산화막을 선택적으로 제거한다. 이로써, 도 19(a), (b) 및 도 20(a)~(d)에 도시된 바와 같이, 먼저 메모리 셀 영역에서는, 사이드월 절연막(13)의 Y방향 양단부가 제거된다. 그 결과, 사이드월 절연막(12)의 X방향 일측에 형성되어 있는 사이드월 절연막(13)과, X방향 타측에 형성되어 있는 사이드월 절연막(13)이, 서로 분리된다. 또한, 주변 회로 영역에서는, 모든 사이드월 절연막(13)이 제거된다. 사이드월 절연막(13)을 제거한 영역에서는, 마스크막(6)이 노출된다.
다음으로, 도 21(a), (b) 및 도 22(a)~(d)에 도시된 바와 같이, 사이드월 절연막(13)을 제거함으로써 생긴 공간을, 실리콘 질화막인 매립막(17)으로 메운다. 구체적으로는, CVD법에 의해 실리콘 질화막을 형성한 후, 건식 식각법을 이용하여, 사이드월 절연막(13)의 상면이 노출될 때까지 실리콘 질화막을 선택적으로 식각한다. 이로써, 매립막(17)이 완성된다.
이어서, 실리콘 산화막을 선택적으로 식각함으로써 사이드월 절연막(13)을 제거하고, 또한, 사이드월 절연막(13)의 아래에 있는 마스크막(6), 패드 산화막(5), 및 반도체 기판(2)을 차례로 식각함으로써, 도 23(a), (b) 및 도 24(a)~(d)에 도시된 바와 같이, 사이드월 절연막(13)이 있던 장소에 트렌치(T3)를 형성한다. 또한, 마스크막(6)의 식각은 실리콘 질화막이 선택적으로 제거되는 조건으로 수행하는 것이 적절하지만, 이 경우, 소자 분리용 절연막(10), 사이드월 절연막(12), 캡 절연막(16), 및 매립막(17)의 상면도 식각되게 된다. 이들 막은 이후의 공정을 위해 남겨둘 필요가 있으므로, 소자 분리용 절연막(10), 사이드월 절연막(12), 캡 절연막(16), 및 매립막(17)의 막 두께는, 이 공정에서 마스크막(6)을 제거한 후에도 이들이 잔존하도록, 미리 설정해둘 필요가 있다.
다음으로, 트렌치(T3)를 형성한 후에는, 도 25(a), (b) 및 도 26(a)~(d)에 도시된 바와 같이, 그 내부에 워드(WL)를 형성한다. 구체적으로는, 먼저 열산화법에 의해, 트렌치(T3)의 내표면을 덮는 게이트 절연막(18)(제1 게이트 절연막)을 형성한다. 이어서, CVD법에 의해, 게이트 절연막(18)을 덮는 질화티탄막인 개재층(19a)과, 텅스텐막(19b)을 차례로 형성하고, 또한 건식 식각에 의해, 트렌치(T3)의 내부에서 개재층(19a)과 텅스텐막(19b)의 상면이 동일한 높이가 되도록 이들을 식각한다. 이로써, 트렌치(T3)의 하부에는, 개재층(19a)과 텅스텐막(19b)의 적층막인 도전막(19)(제1 도전막)이 형성된다. 이렇게 하여 형성된 도전막(19)은, Y방향으로 연장된 워드라인(WL)(제1 배선)이 된다. 또한, 다른 도면(도 2(a), (b) 등)에서는 워드라인(WL)을 단일막인 것처럼 도시하고 있지만, 이는 보기 쉽게 하는 것을 우선한 결과이며, 실제 워드라인(WL)은, 도 26(a), (b)에 도시된 바와 같이 개재층(19a)과 텅스텐막(19b)의 적층막으로 되어 있다. 워드라인(WL)의 형성이 종료된 후에는, CVD법에 의해 실리콘 질화막을 형성함으로써 트렌치(T3)의 내부를 매립 절연막(20)으로 메우고, 또한 CMP법에 의한 연마를 수행하여, 도전막(8) 및 비트라인 콘택 플러그(15)의 각 상면을 노출시킨다.
다음으로, 도 27(a), (b) 및 도 28(a)~(d)에 도시된 바와 같이, 스퍼터링법에 의해 전면에 텅스텐막인 도전막(21)을 형성하고, 또한, 플라스마 CVD법에 의해 실리콘 질화막인 비트 마스크막(22)을 형성한다. 그리고, 포토리소그래피와 건식 식각을 이용하여 이들을 비트라인(BL)의 형상으로 패터닝한다. 이렇게 하여 패터닝된 도전막(21)은 비트라인(BL)이 되며, 메모리 셀 영역에서는 하면에서 비트라인 콘택 플러그(15)와 접촉하고, 주변 회로 영역에서는 하면에서 도전막(8)과 접촉한다. 또한, 비트라인(BL)은, 워드라인(WL)과 마찬가지로, 복수 종류의 도전막을 적층하여 이루어지는 적층막으로 해도 좋다. 또한, 여기에서는 비트라인(BL)을 직선 형상으로 하고 있지만, 예를 들어 비트라인(BL)의 일부를 만곡시킨 구성을 채용하는 것도 가능하다.
여기에서, 도전막(21)의 패터닝에서는, 도전막(8) 및 비트라인 콘택 플러그(15)도 패터닝된다. 그 결과, 도 25(a), (b)와 도 27(a), (b)를 비교하면 이해되듯이, 도전막(8) 및 비트라인 콘택 플러그(15) 중 비트라인(BL)의 아래에 형성된 부분 이외의 부분은 제거되며, 소자 분리용 절연막(4) 및 반도체 기판(2)의 주표면이 노출된다. 이로써, 메모리 셀 영역에서는, 비트라인 콘택 플러그(15)가 비트라인(BL)마다 분리되게 된다. 한편, 주변 회로 영역에서도, 도전막(8)이 비트라인(BL)마다 분리되고, 또한, 각 활성 영역(3b)의 X방향 양단부에서 반도체 기판(2)의 주표면이 노출되게 된다.
이 후에는, 실리콘 질화막을 형성한 후 에치백을 수행함으로써, 도 2(a), (c)에 도시된 바와 같이, 비트라인(BL) 등의 측면에 사이드월 절연막(23)을 형성한다. 또한, 메모리 셀 영역에서는, 활성 영역(3a)의 양단부를 덮고 있는 패드 산화막(5), 마스크막(6), 및 사이드월 절연막(12)을 제거하고, 노출된 반도체 기판(2)의 주표면에 이온을 주입함으로써, 불순물 확산층(241, 242)을 형성한다. 한편, 주변 회로 영역에서도, 활성 영역(3b)의 양단부에 노출되는 반도체 기판(2)의 주표면에 이온을 주입함으로써, 불순물 확산층(50)을 형성한다. 그 후, 상술한 셀 커패시터(C) 등에 의해 상층의 구성을 제작함으로써, 반도체 장치(1)가 완성된다.
이상 설명한 바와 같이, 본 실시형태에 따른 반도체 장치(1)의 제조 방법에 의하면, 워드라인(WL)과 자기 정합하는 소자 분리용 절연막(10)을, 절연막(실리콘 질화막)에 의해 구성하는 것이 가능해진다. 따라서, 소자 분리 영역에 전압을 인가할 필요가 없게 되므로, 워드라인(WL)과 자기 정합하는 소자 분리 영역이 도전막에 의해 구성되어 버리는 배경 기술에 비해, 회로를 간소화하는 것이 가능해진다.
또한, 소자 분리용 절연막(10), 캡 절연막(16), 사이드월 절연막(12), 및 매립막(17)을 실리콘 질화막(제1 재료)으로 구성하는 한편, 사이드월 절연막(12)을 실리콘 산화막(제1 재료와 다른 제2 재료)로 구성하였으므로, 도 24(a), (c) 등에 도시된 바와 같이, 사이드월 절연막(12)만을 선택적으로 제거하고, 워드라인(WL)을 매립하기 위한 트렌치(T3)를 형성하는 것이 가능해진다. 또한, 희생막(9)의 하층으로서 실리콘 질화막으로 이루어지는 마스크막(6)을 형성하였으므로, 도 12(a) 등에 도시된 바와 같이, 벽 형상의 소자 분리용 절연막(10)을 적절히 형성하는 것이 가능해진다.
또한, 트렌치(T3)를 형성할 때에는 실리콘 질화막인 마스크막(6)을 식각할 필요가 있지만, 이 식각의 종료 후에도 소자 분리용 절연막(10), 사이드월 절연막(12), 캡 절연막(16), 및 매립막(17)이 잔존하도록 이들의 막 두께를 설정하였으므로, 그 후에 수행되는 반도체 기판(2)의 식각을, 이들 막을 마스크로 하는 식각에 의해 수행하는 것이 가능해진다.
또한, 본 실시형태에 따른 반도체 장치(1)의 제조 방법에 의하면, 메모리 셀 영역의 형성과 동시에 주변 회로 영역도 형성할 수 있으므로, 제조 비용을 삭감하는 것이 가능해진다.
이상, 본 발명의 바람직한 실시형태에 대해 설명하였지만, 본 발명은, 상기의 실시형태에 한정되는 것이 아니라, 본 발명의 주지를 벗어나지 않는 범위에서 다양한 변경이 가능하며, 그 또한 본 발명의 범위 내에 포함되는 것임은 물론이다.
예를 들어, 상기 실시형태에서는, 소자 분리용 절연막(10), 사이드월 절연막(12), 캡 절연막(16), 및 매립막(17)을 실리콘 질화막으로 구성하고, 사이드월 절연막(12)을 실리콘 산화막으로 구성하였지만, 트렌치(T3)를 형성할 때에 사이드월 절연막(12)만을 선택적으로 제거할 수 있는 것을 조건으로 하여, 다른 재료에 의해 이들을 구성하는 것으로 해도 좋다.
또한, 상기 실시형태에서는, 도 1(a)에 도시된 바와 같이, 각 활성 영역(3a) 내에서, 소자 분리용 절연막(10)과 이에 인접한 워드라인(WL) 사이의 거리, 워드라인(WL)의 X방향의 폭, 워드라인(WL) 사이의 간격을 모두 최소 가공 치수(F)로 하였지만, 소자 분리용 절연막(10)과 이에 인접한 워드라인(WL) 사이의 거리가 일정값이 되어 있는 한, 각 부분의 길이는 최소 가공 치수(F) 이외의 값으로 해도 상관 없다. 또한, 소자 분리용 절연막(10)과 이에 인접한 워드라인(WL) 사이의 거리, 워드라인(WL)의 X방향의 폭, 워드라인(WL) 사이의 거리는, 각각 서로 동일한 값이 아니어도 된다. 이들 길이의 제어는, 소자 분리용 절연막(10)을 매립하기 위한 트렌치(T1)(도 9(a) 참조)의 X방향의 간격, 및, 사이드월 절연막(12, 13)(도 15(a) 참조)의 횡방향 막 두께를 제어함으로써 수행할 수 있고, 최소 가공 치수(F)보다 작은 값으로 하는 것도 가능하다.
1 반도체 장치
3a 활성 영역(제1 활성 영역)
3b 활성 영역(제2 활성 영역)
3c 활성 영역(임시 활성 영역)
4 소자 분리용 절연막(제1 소자 분리용 절연막)
5 패드 산화막
6 마스크막
7 게이트 절연막(제2 게이트 절연막)
8 도전막(제3 도전막)
9 희생막(희생막)
10, 101, 102 소자 분리용 절연막(제2 소자 분리용 절연막)
11 커버막
12 사이드월 절연막(제1 사이드월 절연막)
13 사이드월 절연막(제2 사이드월 절연막)
14 불순물 확산층(제1 불순물 확산층)
15 비트라인 콘택 플러그(제2 도전막)
16 캡 절연막
17 매립막
18 게이트 절연막(제1 게이트 절연막)
19 도전막(제1 도전막)
19a 개재층
19b 텅스텐막
20, 201, 202 매립 절연막
21 도전막
22 비트 마스크막
23 사이드월 절연막
241 불순물 확산층(제2 불순물 확산층)
242 불순물 확산층(제3 불순물 확산층)
25 용량 콘택 플러그
30, 39 층간 절연막
31 정지막
33 하부 전극
34 용량 절연막
35 상부 전극
36 지지막
37 매립 도체막
38 플레이트 전극
40, 51, 55 콘택 플러그
41 배선
50 불순물 확산층
53 콘택 패드
54 실리콘 질화막
C 셀 커패시터
BL 비트라인(제2 배선)
O1 개구부
T1 트렌치(제1 트렌치)
T2 트렌치(제2 트렌치)
T3 트렌치(제3 트렌치)
T31 트렌치(제1 워드 트렌치)
T32 트렌치(제2 워드 트렌치)
T4 트렌치(제4 트렌치)
WL 워드라인(제1 배선)
WL1 워드라인(제1 워드라인)
WL2 워드라인(제2 워드라인)

Claims (14)

  1. 반도체 기판의 주표면에 제1 소자 분리용 절연막을 매립함으로써, 제1 방향으로 연장되고, 또한 상기 제1 방향과 교차하는 제2 방향으로 반복 배치되는 복수의 임시 활성 영역을 형성하는 공정;
    상기 주표면을 덮는 희생막을 형성하는 공정;
    상기 제1 소자 분리용 절연막, 상기 희생막, 및 상기 반도체 기판을 식각함으로써, 상기 복수의 임시 활성 영역 각각을 상기 제1 방향으로 분할하여 이루어지는 복수의 제1 활성 영역을 구획하는 복수의 제1 트렌치를 형성하는 공정;
    상기 복수의 제1 트렌치에 제2 소자 분리용 절연막을 매립하는 공정;
    상기 복수의 제1 트렌치에 상기 제2 소자 분리용 절연막을 매립한 후, 상기 희생막을 제거하는 공정;
    상기 희생막을 제거한 후, 상기 제2 소자 분리용 절연막 중 상기 주표면의 표면으로부터 돌출되어 있는 부분의 측면을 덮는 제1 사이드월 절연막을 형성하는 공정;
    상기 제1 사이드월 절연막의 측면을 덮는 제2 사이드월 절연막을 형성하는 공정;
    상기 제2 사이드월 절연막을 형성한 것에 의해 나타나는 복수의 제2 트렌치에 캡 절연막을 매립하는 공정;
    상기 제2 소자 분리용 절연막, 상기 캡 절연막, 및 상기 제1 사이드월 절연막을 남기면서 상기 제2 사이드월 절연막을 제거하고, 또한 상기 제2 소자 분리용 절연막, 상기 캡 절연막, 및 상기 제1 사이드월 절연막을 마스크로 하여 상기 반도체 기판을 식각함으로써 복수의 제3 트렌치를 형성하는 공정; 및
    상기 복수의 제3 트렌치 각각의 내표면을 덮는 제1 게이트 절연막을 형성하고, 또한 상기 복수의 제3 트렌치 각각의 하부에 제1 도전막을 매립함으로써 제1 배선을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제2 소자 분리용 절연막, 상기 캡 절연막, 및 상기 제1 사이드월 절연막은 제1 재료에 의해 구성되고,
    상기 제2 사이드월 절연막은, 상기 제1 재료와 다른 제2 재료에 의해 구성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 복수의 임시 활성 영역을 형성한 후, 상기 희생막을 형성하기 전에 마스크막을 형성하는 공정을 더 구비하되,
    상기 희생막은 상기 제2 재료로 구성되고,
    상기 마스크막은 상기 제1 재료로 구성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 복수의 제3 트렌치의 형성에서는, 상기 제2 사이드월 절연막의 제거에 의해 노출된 상기 마스크막의 식각도 수행하고,
    상기 제2 소자 분리용 절연막, 상기 캡 절연막, 및 상기 제1 사이드월 절연막의 수직 방향의 막 두께는, 상기 복수의 제3 트렌치의 형성에서의 상기 마스크막의 식각 종료 후에, 상기 제2 소자 분리용 절연막, 상기 캡 절연막, 및 제1 사이드월 절연막이 잔존하도록 설정되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 주표면 중, 상기 복수의 제2 트렌치 각각의 하방에 위치한 부분에 제1 불순물 확산층을 형성하는 공정; 및
    상기 복수의 제2 트렌치 각각의 하부에 제2 도전막을 매립하는 공정을 더 구비하며,
    상기 캡 절연막은, 상기 제2 도전막의 상면에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 제1 배선의 형성 후, 상기 복수의 제3 트렌치 각각의 상부를 메우는 매립 절연막을 형성하는 공정;
    상기 제2 소자 분리용 절연막, 상기 캡 절연막, 상기 매립 절연막, 및 상기 제1 사이드월 절연막을 식각함으로써, 상기 제2 도전막의 상면을 노출시키는 공정; 및
    상기 제2 도전막의 상면에 접하도록 배치되는 제2 배선을 형성하는 공정을 더 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 제2 사이드월 절연막 중 상기 제2 방향의 양단에 상당하는 부분을 제거함과 동시에, 제거에 의해 생긴 공간을 메우는 매립막을 형성하는 공정을 더 구비하며,
    상기 복수의 제3 트렌치를 형성하는 공정에서는, 상기 제2 소자 분리용 절연막, 상기 캡 절연막, 상기 매립막, 및 상기 제1 사이드월 절연막을 남기면서 상기 제2 사이드월 절연막을 제거하고, 또한 상기 제2 소자 분리용 절연막, 상기 캡 절연막, 상기 매립막, 및 상기 제1 사이드월 절연막을 마스크로 하여 상기 반도체 기판을 식각하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 복수의 임시 활성 영역을 형성한 후, 상기 희생막을 형성하기 전에, 마스크막을 형성하는 공정;
    각각 저면에 상기 주표면이 노출되는 개구부를 상기 마스크막에 마련하는 공정; 및
    상기 개구부의 저면에 노출된 상기 주표면을 덮는 제2 게이트 절연막을 형성하고, 또한, 상기 개구부를 메우고, 또한 상기 마스크막의 상면보다 높은 위치에 상면을 가지는 제3 도전막을 형성하는 공정을 구비하며,
    상기 복수의 임시 활성 영역을 형성하는 공정에서는, 상기 주표면에 복수의 제2 활성 영역도 형성하고,
    상기 개구부는, 상기 복수의 제2 활성 영역을 노출시키는 위치에 마련되며,
    상기 희생막의 형성은, 상기 제3 도전막의 형성 후에 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 제1 소자 분리용 절연막 및 상기 반도체 기판을 식각함으로써, 상기 복수의 제2 활성 영역의 주위를 둘러싸는 제4 트렌치를 형성하는 공정; 및
    상기 제4 트렌치에 상기 제2 소자 분리용 절연막을 매립함과 동시에, 상기 제2 및 상기 제2 소자 분리용 절연막의 상면에 상기 제4 트렌치로 둘러싸인 영역을 덮는 커버막을 형성하는 공정을 더 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 제2 소자 분리용 절연막 및 상기 제1 사이드월 절연막을 식각함으로써, 상기 제3 도전막의 상면을 노출시키는 공정; 및
    상기 제3 도전막의 상면에 접하도록 배치되는 제2 배선을 형성하는 공정을 더 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 반도체 기판;
    각각 상기 반도체 기판의 주표면에 매립되며, 또한 제1 방향으로 연장되는 복수의 제1 소자 분리용 절연막;
    각각 상기 반도체 기판의 주표면에 매립되며, 또한 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 복수의 제1 소자 분리용 절연막과 함께, 매트릭스 형상으로 배치된 복수의 제1 활성 영역을 구획하는 복수의 제2 소자 분리용 절연막;
    상기 반도체 기판의 주표면에 상기 제2 방향으로 연장되어 마련되고, 또한 상기 복수의 제2 소자 분리용 절연막 중 상기 제1 방향으로 인접하는 2개의 사이에 배치된 제1 및 제2 워드 트렌치;
    각각 상기 제1 및 제2 워드 트렌치의 하부에 게이트 절연막을 개재하여 매립된 제1 및 제2 워드라인;
    상기 제1 워드라인과 상기 제2 워드라인 사이에 마련된 제1 불순물 확산층;
    상기 2개의 제2 소자 분리용 절연막 중 하나와 상기 제1 워드라인 사이에 마련된 제2 불순물 확산층; 및
    상기 2개의 제2 소자 분리용 절연막 중 다른 하나와 상기 제2 워드라인 사이에 마련된 제3 불순물 확산층을 구비하되,
    상기 제1 및 제2 워드 트렌치는, 상기 복수의 제2 소자 분리용 절연막에 대해 자기 정합으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서,
    상기 복수의 제1 소자 분리용 절연막은 각각 실리콘 산화막으로 구성되고,
    상기 복수의 제2 소자 분리용 절연막은 각각 실리콘 질화막으로 구성되는 것을 특징으로 하는 반도체 장치.
  13. 제11항에 있어서,
    하면에서 상기 제1 불순물 확산층에 접하는 비트라인 콘택 플러그; 및
    하면에서 상기 비트라인 콘택 플러그에 접하는 비트라인을 더 구비하는 것을 특징으로 하는 반도체 장치.
  14. 제11항에 있어서,
    각각 하면에서 상기 제2 및 제3 불순물 확산층에 접하는 제1 및 제2 용량 콘택 플러그; 및
    각각 하면에서 상기 제1 및 제2 용량 콘택 플러그에 접하는 제1 및 제2 커패시터를 더 구비하는 것을 특징으로 하는 반도체 장치.
KR1020157030454A 2013-04-01 2014-03-26 반도체 장치 및 그 제조 방법 KR20150140299A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2013-076264 2013-04-01
JP2013076264 2013-04-01
PCT/JP2014/058420 WO2014162937A1 (ja) 2013-04-01 2014-03-26 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
KR20150140299A true KR20150140299A (ko) 2015-12-15

Family

ID=51658235

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020157030454A KR20150140299A (ko) 2013-04-01 2014-03-26 반도체 장치 및 그 제조 방법

Country Status (5)

Country Link
US (2) US10128250B2 (ko)
KR (1) KR20150140299A (ko)
DE (1) DE112014001786T5 (ko)
TW (1) TW201511230A (ko)
WO (1) WO2014162937A1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106876319B (zh) * 2015-12-10 2018-03-27 华邦电子股份有限公司 存储元件的制造方法
KR102617422B1 (ko) * 2016-12-19 2023-12-21 삼성전자주식회사 반도체 장치
TWI763716B (zh) * 2017-09-21 2022-05-11 聯華電子股份有限公司 隔離結構的製造方法
CN110890328B (zh) * 2018-09-11 2022-03-18 长鑫存储技术有限公司 半导体存储器的形成方法
CN112151447B (zh) * 2019-06-27 2024-05-28 福建省晋华集成电路有限公司 半导体元件及其制造方法
CN112670294B (zh) * 2020-12-22 2024-04-09 长江存储科技有限责任公司 半导体器件及其制作方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7642572B2 (en) * 2007-04-13 2010-01-05 Qimonda Ag Integrated circuit having a memory cell array and method of forming an integrated circuit
US7989307B2 (en) 2008-05-05 2011-08-02 Micron Technology, Inc. Methods of forming isolated active areas, trenches, and conductive lines in semiconductor structures and semiconductor structures including the same
JP2012134395A (ja) 2010-12-22 2012-07-12 Elpida Memory Inc 半導体装置および半導体装置の製造方法
JP2012234964A (ja) 2011-04-28 2012-11-29 Elpida Memory Inc 半導体装置及びその製造方法
JP2012238642A (ja) 2011-05-10 2012-12-06 Elpida Memory Inc 半導体装置及びその製造方法
JP2014049707A (ja) * 2012-09-04 2014-03-17 Ps4 Luxco S A R L 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US10475797B2 (en) 2019-11-12
DE112014001786T5 (de) 2015-12-24
US20160043090A1 (en) 2016-02-11
TW201511230A (zh) 2015-03-16
US10128250B2 (en) 2018-11-13
US20190139965A1 (en) 2019-05-09
WO2014162937A1 (ja) 2014-10-09

Similar Documents

Publication Publication Date Title
CN110071108B (zh) 半导体存储器元件及其制作方法
US7994560B2 (en) Integrated circuit comprising a transistor and a capacitor, and fabrication method
US6939763B2 (en) DRAM cell arrangement with vertical MOS transistors, and method for its fabrication
JP3703885B2 (ja) 半導体記憶装置とその製造方法
US10475797B2 (en) Semiconductor device and manufacturing method thereof
US8415738B2 (en) Semiconductor memory device and manufacturing method thereof
US20110006360A1 (en) Semiconductor device having 3d-pillar vertical transistor and manufacturing method thereof
JP2013058676A (ja) 半導体装置及びその製造方法、並びにデータ処理システム
JP2012248686A (ja) 半導体装置及びその製造方法
US8735956B2 (en) Semiconductor device and method for manufacturing the same
JP2008300623A (ja) 半導体装置及びその製造方法、並びに、データ処理システム
JP2009071247A (ja) 半導体記憶装置
US20160099248A1 (en) Semiconductor memory device with improved active area/word line layout
JP2007329489A (ja) 集積回路装置およびその製造方法
KR20070047069A (ko) 수직 트랜지스터를 구비한 반도체 소자 및 그 제조방법
KR100673673B1 (ko) Ｄｒａｍ 셀 장치 및 그 제조 방법
KR20010112829A (ko) 플로팅 바디효과를 제거한 반도체 메모리소자 및 그제조방법
US20150001602A1 (en) Semiconductor Device Having Metal Bit Line
KR20150104121A (ko) 반도체 장치 및 그 제조 방법
US8969935B2 (en) Semiconductor memory device having plural cell capacitors stacked on one another and manufacturing method thereof
JP5430981B2 (ja) 半導体記憶装置及びその製造方法
JP2013168570A (ja) 半導体装置及びその製造方法
KR20010019183A (ko) 반도체 메모리 소자 및 그의 제조 방법
KR20090077511A (ko) 콘택홀 형성 방법 및 이를 포함하는 반도체 소자의 제조방법.
TW201440129A (zh) 半導體裝置之製造方法

Legal Events

Date Code Title Description
N231 Notification of change of applicant
E902 Notification of reason for refusal
E601 Decision to refuse application