TW201442030A

TW201442030A - 半導體記憶裝置

Info

Publication number: TW201442030A
Application number: TW102121803A
Authority: TW
Inventors: Takeshi Sonehara
Original assignee: Toshiba Kk
Priority date: 2013-04-23
Filing date: 2013-06-19
Publication date: 2014-11-01
Also published as: US9019748B2; TWI543159B; US20140313813A1; JP2014216046A; JP6153479B2; CN104123957B; CN104123957A

Abstract

本發明之半導體記憶裝置包含：記憶單元陣列，其具有複數條位元線、與複數條位元線交叉之複數條字元線、設置於複數條位元線及複數條字元線之交叉部之記憶單元；及控制部，其控制施加至位元線及字元線之電壓。控制部在對複數個記憶單元連續進行特定動作之情形時，選擇自複數條位元線中選定之第1位元線及自複數條字元線中選定之第1字元線，而對第1記憶單元進行第1動作後，在繼該第1動作之後之第2動作中，選擇與第1位元線不同之第2位元線及與第1字元線不同之第2字元線而選擇第2記憶單元。

Description

半導體記憶裝置

相關申請案

本申請案係基於美國專利申請案第61/815,197號(申請日期：2013年4月23日)而享有優先權。該基礎申請案之全部內容作為參照而援引於本申請案中。

本說明書之實施形態係關於半導體記憶裝置。

近年來，作為快閃記憶體之候補，電阻變化式記憶體正受到矚目。電阻變化式記憶體通常具有交叉點型之結構，該結構以使在複數條位元線與和其交叉之複數條字元線之交點具備可變電阻元件之記憶單元排列成矩陣狀而構成。

在如此之交叉點型之電阻變化式記憶體中，對選擇記憶單元施加所需之電壓，使可變電阻元件之電阻產生變化，而促使流通充足之電流，另一方面，基於選擇元件之選擇功能等，不使電流流通於非選擇記憶單元。非選擇記憶單元之洩漏電流增加會成為電阻變化式記憶體誤動作之起因，同時亦增加消耗電力。

本發明之實施形態提供一種可防止誤動作、抑制消耗電力增加、及可提高動作速度之半導體記憶裝置。

以下說明之實施形態之半導體記憶裝置包含：記憶單元陣列，其具有複數條位元線、與複數條位元線交叉之複數條字元線、設置於複數條位元線及複數條字元線之交叉部之記憶單元；及控制部，其控制施加至位元線及字元線之電壓。控制部在對複數個記憶單元連續進行特定動作之情形時，選擇自複數條位元線中選定之第1位元線及自複數條字元線中選定之第1字元線，而對第1記憶單元進行第1動作後，在繼該第1動作之後之第2動作中，選擇與第1位元線不同之第2位元線及與第1字元線不同之第2字元線而選擇第2記憶單元。

根據實施形態之半導體記憶裝置，可提供一種可防止誤動作、抑制消耗電力增加、及可提高動作速度之半導體記憶裝置。

1‧‧‧記憶單元陣列

2‧‧‧行控制電路

3‧‧‧列控制電路

4‧‧‧資料輸入輸出緩衝器

5‧‧‧位址暫存器

6‧‧‧指令介面

7‧‧‧狀態機器

8‧‧‧電路

9‧‧‧脈衝發生器

11‧‧‧記憶單元陣列

50‧‧‧基板

60‧‧‧選擇電晶體層

61‧‧‧導電層

63‧‧‧導電層

65‧‧‧柱狀半導體層

65a‧‧‧N+型半導體層

65b‧‧‧P+型半導體層

65c‧‧‧N+型半導體層

66‧‧‧閘極絕緣層

70‧‧‧記憶體層

71a‧‧‧層間絕緣層

71b‧‧‧層間絕緣層

71c‧‧‧層間絕緣層

71d‧‧‧層間絕緣層

72a‧‧‧導電層

72b‧‧‧導電層

72c‧‧‧導電層

72d‧‧‧導電層

73‧‧‧柱狀導電層

74‧‧‧側壁層

75‧‧‧可變電阻層

76‧‧‧氧化層

b‧‧‧圖案

c‧‧‧圖案

d‧‧‧圖案

e‧‧‧圖案

f‧‧‧圖案

g‧‧‧圖案

h‧‧‧圖案

i‧‧‧圖案

j‧‧‧圖案

k‧‧‧圖案

l‧‧‧圖案

m‧‧‧圖案

n‧‧‧圖案

o‧‧‧圖案

p‧‧‧圖案

q‧‧‧圖案

BL‧‧‧位元線

BL0‧‧‧位元線

BL0〈0〉‧‧‧非選擇位元線

BL0〈1〉‧‧‧選擇位元線

BL0〈2〉‧‧‧非選擇位元線

BL1‧‧‧位元線

BL1〈0〉‧‧‧位元線

BL1〈1〉‧‧‧位元線

BL1〈2〉‧‧‧位元線

BL2‧‧‧位元線

BL3‧‧‧位元線

GBL‧‧‧全域位元線

MA(1)‧‧‧記憶體層

MA(2)‧‧‧記憶體層

MA(3)‧‧‧記憶體層

MA(4)‧‧‧記憶體層

MA(5)‧‧‧記憶體層

MC‧‧‧記憶單元

MC0‧‧‧記憶單元

MC0〈0,0〉‧‧‧非選擇記憶單元

MC0〈0,1〉‧‧‧非選擇記憶單元

MC0〈0,2〉‧‧‧非選擇記憶單元

MC0〈1,0〉‧‧‧非選擇記憶單元

MC0〈1,1〉‧‧‧選擇記憶單元

MC0〈1,2〉‧‧‧非選擇記憶單元

MC0〈2,0〉‧‧‧非選擇記憶單元

MC0〈2,1〉‧‧‧非選擇記憶單元

MC0〈2,2〉‧‧‧非選擇記憶單元

MC1‧‧‧記憶單元

MC1〈1,0〉‧‧‧記憶單元

MC1〈1,1〉‧‧‧記憶單元

MC1〈1,2〉‧‧‧記憶單元

Rf‧‧‧整流元件

SG‧‧‧選擇閘極線

STr‧‧‧選擇電晶體

VR‧‧‧可變電阻元件

WL‧‧‧字元線

WL0‧‧‧字元線

WL0〈0〉‧‧‧非選擇字元線

WL0〈1〉‧‧‧選擇字元線

WL0〈2〉‧‧‧非選擇字元線

WL1‧‧‧字元線

WL2‧‧‧字元線

WL3‧‧‧字元線

WL4‧‧‧字元線

圖1係第1實施形態之非揮發性半導體記憶裝置之方塊圖之一例。

圖2係顯示第1實施形態之非揮發性半導體記憶裝置之記憶單元之結構之立體圖之一例。

圖3係顯示第1實施形態之非揮發性半導體記憶裝置之記憶單元之結構之立體圖之一例。

圖4係說明第1實施形態之非揮發性半導體記憶裝置之記憶單元之可變電阻元件與整流元件之配置之組合之例的圖。

圖5係說明流動於第1實施形態之非揮發性半導體記憶裝置之選擇記憶單元及非選擇記憶單元之電流之情形之圖之一例。

圖6係說明使第1實施形態之非揮發性半導體記憶裝置進行單極動作之情形時之偏壓狀態之圖之一例。

圖7係說明使第1實施形態之非揮發性半導體記憶裝置進行雙極動作之情形時之偏壓狀態之圖之一例。

圖8係顯示對第1實施形態之非揮發性半導體記憶裝置之複數個記憶單元連續進行設定動作或重設動作之情形時之動作方法之一例的概念圖。

圖9A、B係顯示對第1實施形態之非揮發性半導體記憶裝置之複數個記憶單元連續進行設動作或重設動作之情形時之動作方法之一例的概念圖。

圖10係顯示對第2實施形態之非揮發性半導體記憶裝置之複數個記憶單元連續進行設定動作或重設動作之情形時之動作方法之一例的概念圖。

圖11係顯示對第3實施形態之非揮發性半導體記憶裝置之複數個記憶單元連續進行設定動作或重設動作之情形時之動作方法之一例的概念圖。

圖12係顯示對第4實施形態之非揮發性半導體記憶裝置之複數個記憶單元連續進行設定動作或重設動作之情形時之動作方法之一例的概念圖。

圖13A係數顯示第5實施形態之非揮發性半導體記憶裝置之記憶單元之結構之立體圖之一例。

圖13B、C係顯示對第5實施形態之非揮發性半導體記憶裝置之複數個記憶單元連續進行設定動作或重設動作之情形時之動作方法之一例的概念圖。

圖13D係顯示對第5實施形態之非揮發性半導體記憶裝置之邏輯位址進行分配之一例的概念圖。

圖14係顯示對第6實施形態之非揮發性半導體記憶裝置之邏輯位址進行分配之一例的概念圖。

圖15A係第7實施形態之記憶單元陣列之電路圖之一例。

圖15B係顯示第7實施形態之記憶單元陣列之積層結構之立體圖之一例。

圖15C係圖15B之剖面圖之一例。

圖16至圖19係第7實施形態之非揮發性半導體記憶裝置之選擇記憶體單元之順序之一例。

以下，一面參照圖式一面說明實施形態之非揮發性半導體記憶裝置。

[第1實施形態]

<全體系統>

該非揮發性半導體記憶裝置包含：記憶單元陣列1，其具有複數條字元線WL、與該複數條字元線WL交叉之複數條位元線BL、及設置於該等字元線WL及位元線BL之交叉部之複數個記憶單元MC。

在鄰接於記憶單元陣列1之位元線BL之方向之位置，設置有行控制電路2，其控制記憶單元陣列1之位元線BL，進行對記憶單元MC之資料刪除、對記憶單元MC之資料寫入、及自記憶單元MC讀出資料。

再者，在鄰接於記憶單元陣列1之字元線WL之方向之位置，設置有列控制電路3，其選擇記憶陣列單元1之字元線WL，施加對於記憶單元MC之資料刪除、記憶單元MC之資料寫入及自記憶單元MC讀出資料時所需之電壓。

資料輸入輸出緩衝器4經由I/O線連接於未圖示之外部主機，進行寫入資料之接收、刪除命令之接收、讀出資料之輸出、及位址資料或指令資料之接收。資料輸入輸出緩衝器4將接收之寫入資料發送至行控制電路2，接收自行控制電路2讀出之資料並將其輸出至外部。自外部供給至資料輸入輸出緩衝器4之位址經由位址暫存器5而發送至行控制電路2及列控制電路3。且，自主機供給至資料輸入輸出緩衝器4之指令被發送至指令介面6。

指令介面6接收來自主機之外部控制信號，判斷輸入至資料輸入輸出緩衝器4之資料為寫入資料、指令還是位址，若為位址，則將其作為接收指令信號傳送至狀態機器7。

狀態機器7係管理該非揮發性半導體記憶裝置全體者，其接收來自主機之指令，進行資料之讀出、寫入、刪除、及輸入輸出管理等。且，有時將行控制電路2、列控制電路3、資料輸入輸出緩衝器4、位址暫存器5、指令介面6、及狀態機器7之一部分稱作控制電路。

再者，自主機輸入至資料輸入輸出緩衝器4之資料被傳送至編解碼電路8，而輸出信號被輸入至脈衝發生器9。脈衝發生器9根據該輸入信號輸出特定之電壓及特定時序之寫入脈衝。由脈衝發生器9生成並輸出之脈衝被行控制電路2及列控制電路3傳送至所選定之任一條配線。

<記憶單元>

接著，亦針對使用於圖1所示之本實施形態之記憶單元MC進行說明。

本實施形態之記憶單元MC具有與字元線WL及位元線BL之交叉部串列連接之記憶體元件與非歐姆元件。非歐姆元件係金屬與半導體、添加雜質之量或濃度不同之兩種半導體等存在非歐姆接合之元件，作為一例，舉出PN二極體、PIN二極體、PNP元件、NPN元件、NIN元件、PIP元件等。可在記憶體元件中使用可變電阻元件或相變元件。所謂可變電阻元件，係指包含電阻值因電壓、電流、熱等而變化之材料之元件。所謂相變元件，係指包含電阻值或電容等物性隨相變而變化之材料之元件。

此處，所謂相變(相轉變)，係指包含以下所列舉之態樣者。

(1)金屬-半導體轉變、金屬-絕緣體轉變、金屬-金屬轉變、絕緣體絕緣體轉變、絕緣體-半導體轉變、絕緣體-金屬轉變、半導體-半導體轉變、半導體-金屬轉變、或半導體-絕緣體轉變

(2)金屬-超導體轉變之量子狀態之相變

(3)順磁體-鐵磁體轉變、反鐵磁體-鐵磁體轉變、鐵磁體-鐵磁體轉變、鐵氧體磁體-鐵磁體轉變，或包含該等轉變之組合之轉變。

(4)順電體-鐵電體轉變、順電體-熱電體轉變、順電體-壓電體轉變、鐵電體-鐵電體轉變、反鐵電體-鐵電體轉變，或包含該等轉變之組合之轉變。

(5)包含上述(1)至(4)之轉變之組合之轉變，例如，自金屬、絕緣體、半導體、鐵電體、順電體、熱電體、壓電體、鐵磁體、鐵氧體磁體、螺旋磁體、順電體或反鐵磁體至鐵電體鐵磁體之轉變，或相反之轉變。

雖根據該定義，相變元件係包含於可變電阻元件，但，本實施形態之可變電阻元件主要指包含金屬氧化物、金屬化合物、有機物薄膜、碳、奈米碳管等元件。

再者，本實施形態中，將可變電阻元件作為記憶體元件之ReRAM、或將相變元件作為記憶體元件之PCRAM、MRAM等作為電阻變化式記憶體之對象。

圖2係將PIN二極體用作非歐姆元件之情形時之記憶單元MC之立體圖之一例。

如圖2所示，記憶單元MC設置於下層字元線WL(或位元線BL)與上層位元線BL(或字元線WL)之交叉部。記憶單元MC自下層至上層，形成積層有包含n型半導體(N+Si)/真性半導體(Non dope Si：未摻雜Si)/p型半導體(P+Si)之PIN二極體、及包含電極/記憶元件/電極之記憶體元件部之柱狀。另，將PIN二極體之膜厚設定在50nm~150nm之範圍內。

圖3係將PNP元件用作非歐姆元件之情形時之記憶單元MC之立體圖之一例。

如圖3所示，記憶體單元MC設置於下層字元線WL(或位元線BL)與上層位元線BL(或字元線WL)之交叉部。其以自下層至上層積層包含下部電極、p型半導體(P+Si)/n型半導體(N+Si)/p型半導體(P+Si)之PNP元件、及記憶體元件部而形成。

該PNP元件之膜厚亦設定在50nm~150nm之範圍內。且，作為記憶單元MC之非歐姆元件，亦可取代PNP元件而使用包含n型半導體(N+Si)/p型半導體(P+Si)/n型半導體(N+Si)之NPN元件。

自圖2及圖3可知，因該等記憶單元MC可形成交叉點型，故可藉由三維積體化，實現較大之記憶體電容。且，基於可變電阻元件之特性，則有可能實現較快閃記憶體更快之高速動作。

以下，主要對作為ReRAM等之可變電阻元件之記憶體元件進行說明。

對記憶單元陣列1實施三維結構化之情形時，可按照各層，對記憶單元MC之可變電阻元件及作為非歐姆元件之整流元件之位置關係、整流元件之方向之組合進行各種選擇。

如圖4中之a所示，圖4係說明由屬於下層記憶單元陣列1之記憶單元MC0，與屬於上層記憶單元陣列1之記憶單元MC1共用字元線WL0之情形時之記憶單元MC0、MC1之組合之圖案之例的圖。另，圖4中，雖為方便起見而以二極體之記號表示整流元件，但，作為整流元件，並非限定於二極體。

如圖4中之b~q所示，作為記憶單元MC0與記憶單元MC1之組合，可考慮顛倒可變電阻元件VR與整流元件Rf之配置關係，或顛倒整流元件Rf之方向等16種圖案。關於該等圖案之選擇，可在考慮動作特性、動作方式、製造步驟等基礎上進行選擇。

<資料寫入/刪除動作>

接著，針對對記憶單元MC之資料寫入/刪除動作進行說明。以下，將使可變電阻元件VR自高電阻狀態轉變為低電阻狀態之寫入動作稱作「設定動作」，將使其自低電阻狀態轉變為高電阻狀態之刪除動作稱作「重設動作」。另，在以下說明中出現之電流值、電壓值等為一例，其係因可變電阻元件VR或整流元件Rf之材料、尺寸等而不同。

圖5係顯示記憶單元陣列1之一部分之示意圖之一例。圖5之情形中，下層之記憶單元MC0設置於位元線BL0及字元線WL0之交叉部。上層之記憶單元MC1設置於字元線WL0及位元線BL1之交叉部。字元線WL0為記憶單元MC0及MC1共用。

再者，以圖4中之b之圖案說明記憶單元MC0、MC1之配置之組合。即，記憶單元MC0係自位元線BL0至字元線WL0，以整流元件Rf、可變電阻元件VR之順序積層。整流元件Rf沿以字元線WL0至位元線BL0之方向為順向之方向配置。另一方面，記憶單元MC1係自字元線WL0至位元線BL1依整流元件Rf、可變電阻元件VR之順序積層。整流元件Rf沿以自位元線BL至字元線WL0之方向為順方向之方向配置。

此處，針對將設置於位元線BL0〈1〉與字元線WL0〈1〉之交叉部之記憶單元MC0〈1、1〉作為選擇記憶單元之情形時之設定/重設動作進行研究。

關於對記憶單元MC之設定/重設動作，有藉由施加同一極性之偏壓而實現設定動作及重設動作之單極性動作，及藉由施加不同極性之偏壓而實現設定動作及重設動作之雙極動作之兩種方法。

首先，對單極性動作進行說明。

在設定動作中，必須對可變電阻元件VR施加電流密度為1×10⁵~1 ×10⁷A/cm²之電流，或1~2V之電壓。因此，在對記憶單元MC進行設定動作時，為施加如此之特定電流或電壓，需於整流元件Rf中流通順向之電流。

在重設動作中，必須對可變電阻元件VR施加電流密度為1×10³~1×10⁶A/cm²之電流，或1~3V之電壓。因此，在對記憶單元MC進行重設動作時，為施加如此之特定電流或電壓，需於整流元件Rf中流通順向之電流。

在單極性動作中，例如，可對記憶單元陣列1施加如圖6般之偏壓。

即，如圖6所示，對選擇字元線WL0〈1〉供給特定電壓V(例如3V)，對其他字元線WL0〈0〉、WL0〈2〉供給0V。再者，對選擇位元線BL0〈1〉供給0V，對其他位元線BL0〈0〉、BL0〈2〉供給電壓V。

結果，選擇記憶單元MC0〈1、1〉上供給有電位差V。連接於非選擇字元線WL0〈0〉、WL0〈2〉及非選擇位元線BL0〈0〉、BL0〈2〉之非選擇記憶單元MC0〈0、0〉、MC0〈0、2〉、MC0〈2、0〉、MC0〈2、2〉供給有電位差-V。其他記憶單元MC0，即僅連接於選擇字元線WL0〈1〉、選擇位元線BL0〈1〉之任一個之非選擇記憶單元(以下，稱作「非選擇記憶單元」)MC0〈1、0〉、MC0〈1、2〉、MC0〈0、1〉、MC0〈2、1〉供給有電位差0。

該情形時，需以具有如電流在反向偏壓之-V時停止流動而在正向偏壓時急速地流動之電壓-電流特性之二極體般之元件作為非歐姆元件。藉由將如此之非歐姆元件使用在記憶單元MC中，可僅對選擇記憶單元MC0〈1、1〉進行設定/重設動作。

接著，對雙極性動作進行說明。

在雙極性動作之情形時，基本上必需考慮以下幾點：(1)與單極性動作之情形不同，記憶單元MC之雙向流通有電流；(2)動作速度、動作電流、動作電壓係自單極性動作之值開始變化；(3)亦對半選擇記憶單元MC施加偏壓。

圖7係顯示在雙極性動作時對記憶單元陣列1施加偏壓之情形之圖之一例。在雙極性動作中，例如，亦可對記憶單元陣列1施加如圖7般之偏壓。

即，如圖7所示，對選擇字元線WL0〈1〉供給特定電壓V(例如3V)，對其他字元線WL0〈0〉、WL0〈2〉供給電壓V/2(例如1.5V)。且，對選擇位元線BL0〈1〉供給0V，對其他位元線BL0〈0〉、BL0〈2〉供給電壓V/2。

結果，選擇記憶單元MC0〈1、1〉上供給有電位差V。連接於非選擇字元線WL0〈0〉、WL0〈2〉及非選擇位元線BL0〈0〉、BL0〈2〉之非選擇記憶單元MC0〈0、0〉、MC0〈0、2〉、MC0〈2、0〉、MC0〈2、2〉供給有電位差0。其他記憶單元MC0，即僅連接於選擇字元線WL0〈1〉、選擇位元線BL0〈1〉之任一個之非選擇記憶單元(半選擇記憶單元)MC0〈1、0〉、MC0〈1、2〉、MC0〈0、1〉、MC0〈2、1〉供給有電位差V/2。

因此，在雙極性動作中，需要在電位差為V時電流流通而電位差為V/2以下時則不流通電流之非歐姆元件。

如上般，無論採用單極性動作還是雙極性動作之任一者，若為進行設定動作或重設動作而選定選擇記憶單元，則該選擇記憶單元中會流通特定電流。例如，圖6所示，假設將記憶單元MC0〈1、1〉選擇作為設定動作或重設動作之選擇記憶單元之情形。該情形時，在對選擇記憶單元MC0〈1、1〉之設定動作或重設動作結束後，並對選擇記憶單元MC0〈1、1〉之電壓施加結束之情況，理想中，流通於選擇記憶單元MC0〈1、1〉之電流將瞬時為零。但，就現實之選擇記憶單元MC0〈1、1〉而言，存在即使在電壓施加結束後，在短時間內仍有逆向回復電流流通於其中之情形。且，對選擇記憶單元之電壓施加剛結束時，有例如在PIN二極體之真性半導體部或PN二極體之接合部分殘留有殘留電荷之情形。特別地，將撞擊游離崩渡時(IMPATT，Impact Ionization Avalanche Transit Time)二極體用作二極體，而利用衝擊離子化現象增大電流之情形時，該殘留電荷將更為顯著。

本發明人等已著手研究了該逆向回復電流或殘留電荷會對成為下一設定動作或重設動作之對象之記憶單元之設定動作或重設動作造成影響。即，於設定動作或重設動作完成後之記憶單元MC0〈1、1〉中流通有逆向回復電流期間，選定記憶單元MC0〈1、1〉時，重新選擇半選擇記憶單元即記憶單元(例如，圖6中之MC0〈1、0〉、MC0〈1、2〉、MC0〈0、1〉或MC0〈2、1〉)而重新開始設定動作或重設動作時，可能產生設定動作或重設動作中出現誤動作，或招致消耗電力增加等問題。原因在於，在流通於之前一選擇記憶單元MC0〈1、1〉之逆向回復電流或殘留電荷之影響下，選擇位元線BL或選擇字元線WL之電位產生變動。

因此，本實施形態之半導體記憶裝置構成為：在對複數個記憶單元MC連續進行設定動作或重設動作時，執行如圖8所示之動作。此處，所謂連續，係指在尚流通有設定動作或重設動作之逆向回復電流等之期間內，進行下一設定動作或重設動作，大致為n sec~μ sec左右。即，控制電路選定記憶單元MC0〈1、1〉，在結束其設定動作或重設動作後，在進行下一設定動作及重設動作時，則不選擇如上述之半選擇記憶單元(例如，圖6中之MC0〈1、0〉、MC0〈1、2〉、MC0〈0、1〉或MC0〈2、1〉)。取而代之，控制電路將與連接有記憶單元MC0〈1、1〉之位元線BL0〈1〉、字元線WL0〈1、1〉不同之位元線BL、字元線WL所連接之記憶單元MC選為新的選擇記憶單元。作為一例，如圖8所示，控制電路可選擇與連接有記憶單元MC0〈1、1〉之位元線BL0、鄰接於字元線WL0〈1〉之位元線BL0〈2〉、及連接於字元線WL0〈0〉之記憶單元MC0〈0、2〉。其後，若重複進行相同之選擇，則如圖9A所示，以選擇記憶單元相對於記憶單元陣列內之位元線BL之長度方向及字元線WL之長度方向而沿傾斜方向移動之方式，依序進行選擇。此處，於字元線WL與位元線BL之配線寬度及配線間隔相等之情形時，可認為，選擇記憶單元相對於記憶單元陣列內之位元線BL之長度方向及字元線WL之長度方向，沿斜度為45度之方向移動。

另，如上述般選擇記憶單元沿傾斜方向移動時，亦可對依序選定之選擇記憶單元進行相同之動作，亦可包含不同之動作。即，控制電路在對複數個上述記憶單元進行第1動作、第2動作…第n動作(n為3以上之整數)時，以選擇記憶單元相對於位元線及字元線之長度方向沿傾斜方向移動之方式，依序選擇選擇記憶單元。此處，第1動作至第n動作例如為設定動作、重設動作及讀出動作等。

「效果」

如此，根據本實施形態，在將某一記憶單元選為設定動作或重設動作之對象時，若該動作完成，則在下一設定動作或重設動作中，選擇未與該記憶單元共用位元線BL、字元線WL之任一者之非選擇記憶單元。藉此，可在不受流通於之前一選擇記憶單元之逆向回復電流或殘留電荷等之影響之情形下，進行至下一設定動作或重設動作。因此，可防止設定動作或重設動作之誤動作，且亦可抑制消耗電力增加，並可提高動作速度。另，上述說明中，雖已說明在進行設定動作及重設動作時進行圖8及圖9A所示之動作之情形，但，即使在讀入動作中，仍可進行相同之動作。且，在讀入動作中，因施加至各條配線之電壓低於在設定動作及重設動作中施加至各條配線之電壓，故可採用不同之動作方法。

再者，因基於一定法則選擇記憶單元，故可容易地變更實體位址與邏輯位址。例如，如圖9B所示，沿記憶單元陣列之位元線BL之長度方向依序分配實體位址之情形時，可以對於記憶單元陣列之位元線BL之長度方向而沿傾斜方向依序分配邏輯位址之方式，進行位址變換。例如，設n個資料為一頁。如此，自主機等自外部輸入資料長度為n之資料，則控制電路將按照邏輯位址之數值((1、1)、(1、2)、(1、3)、(1、4)、…(1、n))之順序，執行設定動作或重設動作，並將資料記憶於各記憶單元。自主機等輸入下一頁量之資料長度為n之資料，則控制電路將按照邏輯位址之數值((2、1)、(2、2)、(2、3)、(2、4)、…(2、n))之順序，執行設定動作或重設動作，並將資料記憶於各記憶單元。

[第2實施形態]

接著，參照圖10說明第2實施形態之半導體記憶裝置。半導體記憶裝置之構成係與第1實施形態大致相同。且，就控制電路在選擇某一記憶單元，在其設定動作或重設動作完成後，於下一設定動作及重設動作中，控制電路會另將位元線BL及字元線WL兩者不同之記憶單元MC選為新的選擇記憶單元之方面而言，亦與第1實施形態相同。

但，在第2實施形態中，如圖10所示，就控制電路選擇與前一選擇位元線BL相隔兩條之位元線BL，並選擇與前一選擇字元線WL相隔1條之相鄰之字元線WL之方面，與第1實施形態不同。即使根據該動作，仍可發揮與第1實施形態相同之效果。

再者，藉由使選擇記憶單元與前一選擇記憶單元隔開，可降低前一選擇記憶單元所產生之熱之影響。且，因基於一定法則選擇記憶單元，故可容易地變更實體位址與邏輯位址。

[第3實施形態]

接著，參照圖11說明第3實施形態之半導體記憶裝置。半導體記憶裝置之構成係與第1實施形態大致相同。且，就控制電路選擇某個記憶單元，在完成其設定動作或重設動作後，於下一設定動作及重設動作時，控制電路將位元線BL及字元線WL兩者不同之記憶單元MC選為新的選擇記憶單元之方面，亦與第1實施形態相同。

然而，如圖11所示，第3實施形態中，就控制電路相對於位元線BL及字元線WL之長度方向，按照所謂鋸齒狀依序選擇記憶單元方面，與第1實施形態不同。具體而言，與第1實施形態同樣地，控制電路重新選擇位於前一選擇記憶單元MC之斜下方之記憶單元。在對該記憶單元之動作結束後，控制電路接著重新選擇自該記憶單元觀察時係位於斜上方之記憶單元。控制電路反復進行此選擇，結果以按照鋸齒狀選擇記憶單元地進行控制。依據該動作，亦可發揮與第1實施形態相同之效果。

[第4實施形態]

接著，參照圖12說明第4實施形態之半導體記憶裝置。半導體記憶裝置之構成與第1實施形態大致相同。且，就控制電路選擇某一記憶單元，在完成其設定動作或重設動作後，在進行下一設定動作及重設動作時，控制電路將位元線BL及字元線WL兩者不同之記憶單元MC選為新的選擇記憶單元之方面，亦與第1實施形態相同。

然而，第4實施形態中，如圖12所示，就狀態機器7中包含決定進行設定動作或重設動作之順序之表格方面，與第1實施形態不同。例如，如圖12之下方所示，對實體位址分配邏輯位址。控制電路根據邏輯位址之數值((1、1)、(1、2)、(1、3)、(1、4)、…(1、n)…)之順序，執行設定動作或重設動作。雖如圖12之上方之圖所示般，圖12顯示選擇記憶單元MC移動之情形，但並非欲限定於此。藉由該動作，亦可發揮與第1實施形態相同之效果。此處，表格可事先記憶於非揮發性半導體記憶裝置之唯獨記憶(ROM)區域。且，亦可使外部之記憶體控制器或主機等具備表格。

[第5實施形態]

接著，參照圖13A至圖13D說明第5實施形態之半導體記憶裝置。半導體記憶裝置之概略構成係與第1實施形態(圖1)大致相同。但，在此實施形態中，係以記憶單元陣列1藉由例如圖13A所示般之積層結構而具有複數個記憶體層MA為前提。圖13A中，雖基於簡化目的而僅圖示5個記憶體層MA(1)~MA(5)，但，對沿積層方向重複出現同樣結構者進行以下說明。即，記憶體層MA之積層方向之數量為任意，而並非限定於如圖13A所示般之5個。且，各記憶體層MA具有複數條字元線WL、與該字元線WL交叉之複數條位元線BL、及設置於該等字元線WL及位元線BL之交叉部之複數個記憶單元MC。即，可說是在各記憶體層MA中，記憶單元MC係如圖13C所示般配置成矩陣狀。

在第1至第4實施形態中，已經說明以下之例：選擇存在於某一記憶體層MA(i)之記憶單元，在其設定動作或重設動作完成後，在下一設定動作及重設動作中，將存在於同一記憶體層MA(i)之另一記憶單元選為新的選擇記憶單元。與此相對，該第5實施形態中，控制電路構成為：在選擇例如記憶體層MA(1)之某一記憶單元且設定動作或重設動作完成之後，在下一設定動作及重設動作中，選擇位於不同記憶體層MA(例如記憶體層MA(3))之記憶單元。

另，以下說明中，由沿著半導體基板之表面之x軸及y軸、及與其正交之z軸，表示1個記憶體層MA之某一記憶單元之實體位址。例如，利用xyz座標，將位於記憶體層MA(1)之左上方之某一記憶單元之實體位址表示為P(1、1、1)。將記憶單元MA(2)之右下方之記憶單元之實體位址表示為(k、k、2)(在字元線、位元線之數量分別為k條之情形，k為2以上之整數)。

另一方面，假設為複數層記憶體層MA之記憶單元位於假想的一個平面上，則不使用z座標，而僅以xy座標如L(1、1)般地表示邏輯位址。但此畢竟僅是為了便於說明而使用之一例，實體位址及邏輯位址之分配方法並非限定於此。

在本實施形態中，參照圖13B及13C，說明沿z方向依序選擇記憶單元之情形時之動作。在沿z方向依序選擇記憶單元之情形時，作為一例，如圖13B及圖13C所示，例如，選定記憶體層MA(1)中實體位址為P(1、1、1)之記憶單元(邏輯位址為L(1、1))，接著，在選定記憶體層MA(3)之情形時，選定自記憶體層MA(1)之實體位址P(1、1、1)之記憶單元觀察時存在於斜上方之實體位址P(2、2、3)之記憶單元(邏輯位址為L(1、2))。接著，在選定記憶單元MA(5)之情形時，選定自記憶體層MA(3)之實體位址P(2、2、3)之記憶單元觀察時係存在於斜上方之實體位址P(3、3、5)之記憶單元(邏輯位址為L(1、3))。另，於記憶體層MA(1)之實體位址P(1、1、1)之記憶單元分配邏輯位址L(1、1)，於記憶體層MA(3)之實體位置P(2、2、3)之記憶單元分配邏輯位址L(1、2)，於記憶體層MA(5)之實體位址P(3、3、5)之記憶單元分配邏輯位址L(1、3)。以下，根據相同原則，自所積層之複數個記憶體層MA中逐一選定記憶單元。

記憶體層MA(1)與記憶體層MA(3)因其間挾持有記憶體層MA(2))，故不共用位元線BL、字元線WL之任一者。記憶單元MA(3)與MA(5)亦為同樣情形。因此，藉由採用如上述之選擇順序，可不受流通於前一選擇記憶單元之逆向回復電流或殘留電荷等之影響，而進行下一設定動作或重設動作。圖13B及圖13C所示之選擇程序畢竟亦僅為一例，只要可限制逆向回復電流或殘留電荷等之影響，則記憶體層MA之選擇順序可採用各種順序。

圖13D係顯示圖13B及13C所示之邏輯位址之分配一例的概念圖。該例顯示在記憶單元陣列配置有2k-1層記憶體層MA，且於1個記憶體層MA中存在k×k個記憶單元之情形。該例之情形中，選擇為邏輯位址L(1、1)、L(1、2)、L(1、3)…L(2、1)、L(2、2)、L(2、3)…時，即使選擇記憶單元朝z方向移動，但若自XY平面觀察時，則其係沿傾斜方向移動。

例如，設k個資料為一頁。如此，由主機等自外部輸入資料長度為k之資料，則控制電路將按照邏輯位址之數值((1、1)、(1、2)、(1、3)、(1、4)、…(1、k))之順序，執行設定動作或重設動作，並將資料記憶於各個記憶單元。自主機等輸入下一頁量之資料長度為n之資料，則控制電路將按照邏輯位址之數值((2、1)、(2、2)、(2、3)、(2、4)、…(2、k))之順序，執行設定動作或重設動作，並將資料記憶於各個記憶單元。

如此，本實施形態係採用沿積層方向依序事先選定所積層之複數個記憶體層之方法。記憶體層之選擇為，例如，接著跳過1個，而選定未與目前選擇中之記憶體層共用位元線BL或字元線WL之記憶體層(換言之，新選定之記憶體層具有與目前選擇中之記憶體層所具有之位元線及字元線不同之位元線及字元線)。因連續選定之記憶體層不共用位元線或字元線，故例如在對記憶體層MA(1)進行設定動作期間，可開始對記憶體層MA(3)之位元線BL及字元線WL進行充電動作。因此，根據該實施形態，可實現動作之高速化。另，亦可適當組合該第5實施形態與第1至第4實施形態。

進而，以三維來看時，可於XYZ軸之傾斜方向選擇記憶單元。結果，可使選定之記憶單元與在其後選定之記憶單元之間保持距離。因此，可減少對記憶單元的誤寫入。

[第6實施形態]

接著，參照圖14說明第6實施形態之半導體記憶裝置。半導體記憶裝置之概略構成係與第1實施形態(圖1)大致相同。且，與第5實施形態同樣地，第6實施形態係以記憶單元陣列1藉由例如如圖13A所示之積層結構而具有複數個記憶體層MA為前提。而且，與第5實施形態同樣地，該第6實施形態之控制電路構成為：例如選擇記憶體層MA(1)之某一記憶單元，並完成設定動作或重設動作後，在下一設定動作及重設動作中，選擇位於不同記憶體層MA(例如記憶體層MA(3))之記憶單元。

第6實施形態與第5實施形態之不同之處為對邏輯位址之分配方法。即，根據圖14所示之邏輯位址之分配方法，在按照邏輯位址(1、1)、(1、2)、(1、3)…(2、1)、(2、2)、(2、3)…之順序予以選定之情形時，選擇記憶單元係在YZ平面內移動(不朝X軸方向移動)。又，在選擇記憶單元到達至Y方向之端部時，X座標亦遞增，以下，根據相同原則選擇記憶單元。

根據該實施形態，可發揮與第5實施形態同樣之效果。

[第7實施形態]

接著，參照圖15A至16說明第7實施形態之半導體記憶裝置。半導體記憶裝置之概略構成係與第1實施形態(圖1)大致相同。且，在該實施形態中，記憶單元陣列1具備如圖15A至圖15C所示之形狀。

如圖15A至圖15C所示，該第7實施形態之半導體記憶裝置具有與第1實施形態不同之記憶單元陣列11。位元線BL係以朝垂直方向延伸之方式形成。

首先，參照圖15A，說明第7實施形態之記憶單元陣列11之電路構成。圖15A係記憶單元陣列11之電路圖之一例。另，圖15A中，X方向、Y方向及Z方向彼此正交，X方向為與紙面垂直之方向。且，圖15A所示之結構係沿X方向重複地設置。

如圖15所示，第7實施形態之記憶單元陣列11係除上述字元線 WL、位元線BL及記憶單元MC外，尚具有選擇電晶體STr、全域位元線GBL、及選擇閘極線SG。

如圖15A所示，字元線WL1~WL4係沿Z方向排列並朝X方向延伸。位元線BL沿X方向及Y方向排列成矩陣狀，並朝Z方向延伸。記憶單元MC配置於該等字元線WL與位元線BL交叉之處。因此，記憶單元MC於X、Y、Z方向排列成三維矩陣狀。

如圖15A所示，選擇電晶體STr設置於位元線BL之一端與全域位元線GBL之間。全域位元線GBL沿X方向排列並朝Y方向延伸。一條全域位元線GBL共通連接於沿Y方向排列成一行之複數個選擇電晶體STr之一端。換言之，可說是，沿Y方向配置之位元線BL連接於一條全域位元線GBL。選擇閘極線SG係沿Y方向排列並朝X方向延伸。一條選擇閘極線SG共通連接於沿X方向排成一行之複數個選擇電晶體STr之閘極。

接著，參照圖15B及圖15C對第7實施形態之記憶單元陣列11之積層結構進行說明。圖15B係顯示記憶單元陣列11之積層結構之立體圖之一例。圖15C係圖15B之剖面圖之一例。另，圖15B中省略層間絕緣層。

如圖15B及圖15C所示，記憶單元陣列11具有積層於基板50上之選擇電晶體層60及記憶體層70。選擇電晶體層60上配置有複數個選擇電晶體STr，記憶體層70上配置有複數個記憶單元MC。

如圖15B及圖15C所示，選擇電晶體層60具有於對於基板50之主平面垂直之Z方向積層之導電層61、層間絕緣層62、導電層63、及層間絕緣層64。導電層61係發揮作為全域位元線GBL之功能，導電層63係發揮作為選擇閘極線SG及選擇電晶體STr之閘極之功能。

導電層61於對於基板50之主平面平行之X方向以具有特定間距而排列，並朝Y方向延伸。層間絕緣層62覆蓋導電層61之上表面。導電層63沿Y方向以具有特定間距而排列，並朝X方向延伸。層間絕緣層64覆蓋導電層63之側面及上表面。例如，導電層61、63係由多晶矽構成。層間絕緣層62、64例如由二氧化矽(SiO₂)構成。

再者，選擇電晶體層60具有柱狀半導體層65、及閘極絕緣層66。柱狀半導體層65係發揮作為選擇電晶體STr之主體(通道)之功能，閘極絕緣層66係發揮作為選擇電晶體STr之閘極絕緣膜之功能。

柱狀半導體層65沿X及Y方向配置成矩陣狀，並朝Z方向柱狀地延伸。且，柱狀半導體層65與導電層61之上表面接觸，並經由閘極絕緣層66而與導電層63之Y方向端部之側面接觸。而且，柱狀半導體層65例如具有積層之N+型半導體層65a、P+型半導體層65b及N+型半導體層65c。

N+型半導體層65a於其Y方向端部之側面與層間絕緣層62接觸。P+型半導體層65b於其Y方向端部之側面與導電層63之側面接觸。N+型半導體層65c於其Y方向端部之側面與層間絕緣層64接觸。N+型半導體層65a、65c由植入有N+型雜質之多晶矽構成，P+型半導體層65b由植入有P+型雜質之多晶矽構成。閘極絕緣層66例如由二氧化矽(SiO₂)構成。

記憶體層70具有沿Z方向交替積層之層間絕緣層71a~71d、及導電層72a~72d。導電層72a~72d係發揮作為字元線WL1~WL4之功能。導電層72a~72d具有分別與X方向對應之一對梳齒形狀。層間絕緣層71a~71d例如由二氧化矽(SiO₂)構成，導電層72a~72d例如由多晶矽構成。

再者，記憶體層70具有柱狀導電層73及側壁層74。柱狀導電層73沿X及Y方向配置成矩陣狀，與柱狀半導體層65之上表面接觸，並朝Z方向柱狀地延伸。柱狀導電層73係發揮作為位元線BL之功能。

側壁層74設置於柱狀導電層73之Y方向端部之側面。側壁層74具有可變電阻層75及氧化層76。可變電阻層75係發揮作為可變電阻元件VR之功能。氧化層76具有較可變電阻層75更低之導電率。

可變電阻層75設置於柱狀導電層73與導電層72a~72d之Y方向端部之側面之間。氧化層76設置於柱狀導電層73與層間絕緣層71a~71d之Y方向端部之側面之間。

柱狀導電層73例如由多晶矽構成，側壁層74(可變電阻層75及氧化層76)例如由金屬氧化物構成。

該圖15A至15C所示之結構之記憶單元陣列中，相對於一條位元線BL，於同一層形成有2個記憶單元。且，因位元線BL係由半導體(例如多晶矽)形成，故有殘留載波殘留較長時間之情形。

因此，本實施形態中，在依序選擇記憶單元之情形時，對選擇電晶體STr進行導通或斷開控制，藉此，依序變更讀出對象之位元線(沿著相同之位元線BL之記憶單元並非成為連續讀出之對象)。

此處，圖16中顯示圖15A~C之記憶單元之實體位址之分配之一例及記憶單元之選擇順序之一例。如圖16之右側之電路圖所示，設最近前之左下方之記憶單元為P(1、1、1)。以實體位址P(1、1、1)之記憶單元為基準，隨著X軸朝紙面深處延伸，X之位址增大，隨著Y軸朝紙面之右側延伸，Y之位址增大，隨著Z軸朝紙面之上方延伸，Z之位址增大。此處，圖16中顯示配置4×4共16條位元線及積層4層位元線WL之例。

接著，對記憶單元之選擇進行說明。例如，如圖16所示，在選定實體位址P(1、1、1)之記憶單元後，接著選定未與該實體位址P(1、1、1)之記憶單元共用位元線BL且實體位址P(1、3、1)之記憶單元。以下，根據相同原則，依序選定實體位址P(1、5、1)、及實體位址P(1、7、1)之記憶單元。該圖16中顯示依序選擇連接於同一字元線WL之記憶單元(Z座標相同之記憶單元)且X座標亦未變更之情形。在該第7實施形態中，可認為依序變更所選擇之位元線BL。因此，圖16中，因受到選擇閘極線及位元線之殘留電荷等之影響受到抑制，故如上述，依序選擇Y座標相差為2之記憶單元。且，如圖17所示，亦可依序變更(例如逐次增加1)依序選擇之記憶單元之Z座標。有在同一記憶體層共用複數條字元線WL之情形。結果，藉由變更所選擇之字元線WL之層，可防止受到字元線之殘留電荷等之影響。

圖18係顯示另一選擇順序的概念圖。該圖18之例係顯示在依序選擇記憶單元時，僅Z座標固定不變，而X座標係分別加上1地進行變化，Y座標係分別加上2地進行變化之(P(1、1、1)→P(2、3、1)→P(3、5、3)→....)。結果，可說是依序變更所選擇之全域位元線GBL。結果，可防止受到全域位元線GBL之殘留電荷等之影響。

再者，如圖19所示，亦可採用Z座標亦分別加上1般之選擇順序之(P(1、1、1)→P(2、3、2)→P(3、5、3)→…)。藉由改變X、Y、Z之全部座標，可進一步降低殘留電荷等之影響。

再者，邏輯位址之分配可與第6實施形態同樣地進行分配。

第7實施形態亦可獲得與第1至第6實施形態相同之效果。

[記憶單元陣列之材料]

最後，對使用於第1至第7實施形態之記憶單元陣列之材料進行總結。另，x、y係表示任意組成比。

<整流元件>

構成作為非歐姆元件之整流元件之p型半導體、n型半導體及真性半導體之材料，可自Si、SiGe、SiC、Ge、C等半導體之組群進行選擇。

與構成整流元件之上部半導體之接合部係使用由Si、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Rh、Pd、Ag、Cd、In、Sn、La、Hf、Ta、W、Re、Os、Ir、Pt、Au等製作之矽化物，該等矽化物係使用添加有一種或兩種以上之下述元素者：Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Y、Zr、Nb、Mo、Tc、Ru、Rh、Pd、Ag、Cd、In、Sn、La、Hf、Ta、W、Re、Os、Ir、Pt、Au。

在整流元件包含絕緣層之情形時，該絕緣層例如可選自以下材料。

(1)氧化物

．SiO₂、Al₂O₃、Y₂O₃、La₂O₃、Gd₂O₃、Ge₂O₃、CeO₂、Ta₂O₅、HfO₂、ZrO₂、TiO₂、HfSiO、HfAlO、ZrSiO、ZrAlO、AlSiO

．AM₂O₄

其中，A及M為相同或不同之元素，且為Al、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Ga、Ge中之一種。

AM₂O₄中，例如有Fe₃O₄、FeAl₂O₄、Mn_1+xAl_2-xO_4+y、Co_1+xAl_2-xO_4+y、MnO_x等。

．AMO₃

其中，A及M為相同或不同之元素，且為以下元素中之一種：Al、La、Hf、Ta、W、Re、Os、Ir、Pt、Au、Hg、Tl、Pb、Bi、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Ga、Ge、Y、Zr、Nb、Mo、Tc、Ru、Rh、Pd、Ag、Cd、In、Sn。

AMO₃中，例如有LaAlO₃、SrHfO₃、SrZrO₃、SrTiO₃等。

(2)氮氧化物

．SiON、AlON、YON、LaON、GdON、CeON、TaON、HfON、ZrON、TiON、LaAlON、SrHfON、SrZrON、SrTiON、HfSiON、HfAlON、ZrSiON、ZrAlON、AlSiON

．以氮元素置換上述(1)所示之氧化物之氧元素之一部分之材料，特別地，構成整流元件之絕緣層，較佳為分別自SiO₂、SiN、Si₃N₄、 Al₂O₃、SiON、HfO₂、HfSiON、Ta₂O₅、TiO₂、SrTiO₃之組群中選擇。

另，關於SiO₂、SiN、SiON等Si系之絕緣膜，其包含氧元素及氮元素之濃度分別為1×10¹⁸atoms/cm³以上者。

但，複數個絕緣層之偏壓彼此不同。

再者，絕緣層亦包含包含形成缺陷位準之雜質原子，或半導體/金屬點(量子點)之材料。

<可變電阻元件>

於記憶單元MC之可變電阻元件或整流元件內組裝有記憶功能之情形時之記憶體層例如使用以下材料。

(1)氧化物

．SiO₂、Al₂O₃、Y₂O₃、La₂O₃、Gd₂O₃、Ce₂O₃、CeO₂、Ta₂O₅、HfO₂、ZrO₂、TiO₂、HfSiO、HfAlO、ZrSiO、ZrAlO、AlSiO。

．AM₂O₄

其中，A及M為相同或不同之元素，且為Al、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Ga、Ge中之一種或複數種之組合。

AM₂O₄例如有Fe₃O₄、FeAl₂O₄、Mn_1+xAl_2-xO_4+y、Co_1+xAl_2-xO_4+y、MnO_x等。

．AMO₃

其中，A及M為相同或不同之元素，且為以下元素中之一種或複數種之組合：Al、La、Hf、Ta、W、Re、Os、Ir、Pt、Au、Hg、Tl、Pb、Bi、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Ga、Ge、Y、Zr、Nb、Mo、Tc、Ru、Rh、Pd、Ag、Cd、In、Sn。

AMO₃中，例如有LaAlO₃、SrHfO₃、SrZrO₃、SrTiO₃等。

(2)氮氧化物

．SiON、AlON、YON、LaON、GdON、CeON、TaON、HfON、 ZrON、TiON、LaAlON、SrHfON、SrZrON、SrTiON、HfSiON、HfAlON、ZrSiON、ZrAlON、AlSiON

記憶體元件例如由二元系或三元系之金屬氧化物或有機物(包含單層膜或奈米管)等構成。例如，若為碳，則包含單層膜、奈米管、石墨烯、富勒烯等之二維結構。金屬氧化物包含上述(1)所示之氧化物或(2)所示之氮氧化物。

<電極層>

使用於記憶單元MC之電極層，舉例有金屬元素單體或複數種混合物、矽化物或氧化物、氮化物等。

具體而言，由以下物質構成：Pt、Au、Ag、TiAlN、SrRuO、Ru、RuN、Ir、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、TiN、TaN、LaNiO、Al、PtIrO_x、PtRhO_x、Rh、TaAlN、SiTiO_x、WSix、TaSi_x、PdSi_x、PtSi_x、IrSi_x、ErSi_x、YSi_x、HfSi_x、NiSi_x、CoSi_x、TiSi_x、VSi_x、CrSi_x、MnSi_x、FeSi_x等。

電極層亦可同時具有作為障壁金屬層或接著層之功能。

<字元線WL、位元線BL>

作為記憶單元陣列1之字元線WL、位元線BL發揮功能之導電線係由以下所構成：W、WN、Al、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、TiN、WSi_x、TaSi_x、PdSi_x、ErSi_x、YSi_x、PtSi_x、HfSi_x、NiSi_x、CoSi_x、TiSi_x、VSi_x、CrSi_x、MnSi_x、FeSi_x等。

雖然已說明本發明之幾個實施形態，但是該等實施形態僅係作為舉例而提出，且並非意欲限制發明之範疇。該等新穎實施例可以多種其他形態實現；此外，在不脫離本發明之要旨之範圍內，可進行多種省略、替代及變更。該等實施形態或其變形均包含在發明之範圍或要旨內，且亦包含在與申請專利範圍所記載之發明均等之範圍內。