TW201409669A - 具有埋入式位元線之半導體裝置及其製造方法 - Google Patents

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Abstract

一種半導體裝置之製造方法，包含：蝕刻半導體基板以在半導體基板中形成界定複數個活性區的多個球型溝槽；在每個球型溝槽中形成支撐物；藉由形成通過每個活性區的溝槽來將複數個活性區的每個活性區劃分成一對本體線；及在一對本體線的每條本體線中形成位元線。

Description

具有埋入式位元線之半導體裝置及其製造方法
本案主張於2012年8月28日申請之韓國專利申請案第10-2012-0094460號的優先權，以參考的方式將其全文併入本文。
本發明的示範性實施例涉及半導體裝置，尤其是涉及具有埋入式位元線之半導體裝置及其製造方法。
大多數的半導體裝置包含電晶體。例如，在如DRAM的記憶體裝置中，記憶體胞元包含如MOSFET的胞元電晶體。一般而言，在MOSFET中，在半導體基板中形成源極/汲極區，因而在源極區與汲極區之間形成平面式通道。這種一般的MOSFET稱為「平面式通道電晶體」。
因為必須持續改善半導體裝置的整合度及性能，因此MOSFET的製造技術已達物理極限。例如，隨著記憶體胞元的尺寸縮減，MOSFET的尺寸縮減，因而MOSFET的通道尺寸亦縮減。當MOSFET的通道長度縮減時，記憶體裝置的特性會因如資料保持特性的劣化的各種問題而劣化。
為了增加通道長度，已提出垂直式通道電晶體(VCT)。垂直式通道電晶體包含內部形成垂直式通道的柱。源極區及汲極區形成在柱的上部及下部。源極區及汲極區當中一者連接至位元線。
第1圖係顯示習知技藝的半導體裝置的圖。
參照第1圖，彼此分開的複數個本體12係形成在半 導體基板11中。柱13係形成為與本體12的表面垂直。埋入式位元線14係埋在本體12中。柱13包含第一及第二源極/汲極區16及18及通道區17。在與埋入式位元線14交叉的方向上延伸的字元線15係形成在柱13的側壁。由於字元線15具有垂直結構，因此形成垂直式通道。第一源極/汲極區16亦可形成在本體12中。
在第1圖的習知技藝中，在考量包含通道區17的柱13的高度下蝕刻半導體基板11，因而形成初步的本體線。然後，蝕刻初步的本體線的上部而形成柱13。柱13的下部成為本體12。
在習知技藝中，為了實質地防止相鄰的埋入式位元線14之間的打穿(punch-through)(參照元件符號「P」)，必須確保在埋入式位元線14下部處的既定高度(參照元件符號「P1」)。用來實質地防止打穿的高度P1係約80nm至約90nm，包含形成在埋入式位元線14下方的第一源極/汲極區16的深度。故，本體12與柱13的總高度(元件符號「H」)非常高，因此當形成初步的本體線時需要高深寬比的蝕刻製程。
結果，在習知技藝中，由於需要考量本體12及柱13的高度，因此需要高深寬比的蝕刻製程。再者，由於為了實質地防止相鄰的埋入式位元線14間的打孔(punch)而進一步增加深寬比，因而發生了圖案傾斜。
此外，在習知技藝中，增加相鄰的埋入式位元線14之間的間隔，但在減少相鄰的埋入式位元線14間的寄生電容上受到限制。即，連接至埋入式位元線14的第一源 極/汲極區16的面積對寄生電容有影響。故，相鄰的埋入式位元線14間面對的面積(元件符號「P2」)包含了第一源極/汲極區16，造成寄生電容增加。
本發明的實施例係針對一種半導體裝置，其可實質地防止因高深寬比的蝕刻製程所造成的圖案傾斜，及其製造方法。
本發明的實施例係針對一種半導體裝置，其可實質地防止相鄰的埋入式位元線間的打穿並減少寄生電容，及其製造方法。
根據示範性實施例，半導體裝置之製造方法包含：蝕刻半導體基板以在半導體基板中形成界定複數個活性區的多個球型溝槽；在每個球型溝槽中形成支撐物；藉由形成通過每個活性區的溝槽來將複數個活性區的每個活性區劃分成一對本體線；及在一對本體線的每條本體線中形成位元線。
根據示範性實施例，半導體裝置之製造方法包含：將絕緣層形成在半導體基板上；將導電層形成在絕緣層上；蝕刻導電層以形成界定複數個活性區的多個第一溝槽；在每個溝槽中形成支撐物；藉由形成通過每個活性區的第二溝槽來將複數個活性區的每個活性區劃分成一對本體線；及在一對本體線的每條本體線中形成位元線。
在示範性實施例中，半導體裝置包含：半導體基板；活性區，係包含本體，形成在半導體基板表面上；柱，係形成在本體上；支撐物，係埋在活性區；及埋入式位 元線，係形成在本體中。
根據本發明，在形成支撐物後，藉由將活性區一分為二來形成本體線，因而可實質地防止本體線傾斜。
根據本發明，絕緣材料係形成在埋入式位元線下方，因而可實質地防止相鄰的埋入式位元線間的打孔。
根據本發明，減少埋入式位元線之間面對的面積，因而可減少埋入式位元線之間的寄生電容。
以下將參照隨附圖式更詳細地描述本發明的示範性實施例。然而，本發明可以不同的形式實施且不應被視為受限於本文記載的實施例。更確切地說，提供這些實施例係為了使本說明書完整詳盡，並將本發明的範圍完全地傳達給本發明所屬技術領域之具有通常知識者。整份說明書中，類似的元件符號指本發明各種圖式及實施例之間類似的元件。
在一些情況下圖式未必依比例繪製，為了清楚地顯示實施例的特徵而可能誇大比例。當稱第一層為在第二「上」或在基板「上」時，不僅指將第一層直接形成在第二層或基板上的情況，亦指第三層存在於第一層與第二層或基板間的情況。
第2A圖係顯示示範性實施例的具有埋入式位元線的半導體裝置的圖。第2B圖係顯示示範性實施例的具有埋入式位元線的半導體裝置的圖。第2C圖係顯示具有埋入式位元線的示範性半導體裝置的圖。
參照第2A圖，半導體裝置包含埋入式位元線104、 柱103、及字元線105。複數個活性區(每個活性區包含本體102及柱103)係形成為與半導體基板101表面實質地垂直。支撐物106係分別埋在複數個活性區之間。埋入式位元線104係分別埋在本體102中。
半導體基板101可包含含矽材料，如單晶矽。本體102、柱103、及半導體基板101可包含實質相同的材料。因此，本體102及柱103可包含含矽材料，如單晶矽。
主動區具有線狀結構且包含本體102、及形成在本體102上的柱103。多個柱103可形成在共同的本體102上。每個本體102可具有形成在半導體基板101上的線狀結構。本體102及柱103係形成為與半導體基板101表面實質地垂直。例如，本體102及柱103可相互垂直。柱103係在本體102上彼此分開。例如，柱103可具有矩陣式陣列配置。每個柱103可包含垂直式通道電晶體的通道區。再者，每個柱103可包含垂直式通道電晶體的第一源極/汲極區108、第二源極/汲極區109、及通道區。第一源極/汲極區108可連接至在第一源極/汲極區108與第二源極/汲極區109之間的對應的埋入式位元線104。第二源極/汲極區109可連接至電容器。第一源極/汲極區108、通道區、及第二源極/汲極區109可在與基板101表面實質地垂直的方向上彼此連接。
第一源極/汲極區108、通道區、及第二源極/汲極區109可形成NPN接面或PNP接面。例如，當將第一源極/汲極區108或第二源極/汲極區109掺雜第一導電雜質時，可將通道區掺雜型態與第一導電雜質相反的第二導 電雜質。例如，若第一導電雜質為N型雜質，則第二導電雜質將為P型雜質。或者是，若第一導電雜質為P型雜質，則第二導電雜質將為N型雜質。當垂直式通道電晶體係NMOSFET時，第一源極/汲極區108、第二源極/汲極區109、及通道區可形成NPN接面。
本體102係形成在與半導體基板101表面垂直的第三方向(Z方向)上。本體102可具有在第一方向(X方向)上延伸的線狀結構。埋入式位元線104及本體102可在第一方向上延伸。如後述，本體102可藉由將線狀活性區一分為二來形成。
支撐物106係埋在將相鄰的本體102分開的球型溝槽中的本體102之間。支撐物106之埋在球型溝槽中的部分可延伸至本體102的下部。當支撐物106包含絕緣材料時，本體102具有形成在絕緣體上的矽(SOI，silicon on insulator)結構。支撐物106可與本體102平行地延伸。再者，支撐物106可與基板表面垂直地(Z方向)延伸，因而將支撐物106形成在相鄰的柱103之間。包含本體102及柱103的活性區可利用支撐物106分開。絕緣層107可形成在相鄰的活性區之間。絕緣層107亦可形成為與本體102平行，且可與基板表面垂直(Z方向)，因而絕緣層107係形成在柱103之間。於是，當從X方向觀看時(如第2A圖所示)，可交替地形成柱103、支撐物106、及絕緣層107。
埋入式位元線104係埋在本體102中。為了將埋入式位元線104埋在本體102中，可使用完全矽化製程。 埋入式位元線104可在第一方向(X方向)上延伸。埋入式位元線104可包含如金屬矽化物的金屬材料。因此，埋入式位元線104具有低電阻。支撐物106的一部分可形成在埋入式位元線104下方。絕緣層107可形成在相鄰的埋入式位元線104之間。如第2B圖所示，示範性半導體裝置可具有如下結構：埋入式位元線104A係埋在本體102的凹陷的下側壁中。埋入式位元線104A可包含金屬層或金屬矽化物。
字元線105係形成在柱103的側壁，其中字元線105係形成為與柱103的側壁垂直。於是，字元線105亦稱為垂直式字元線。字元線105係形成在柱103的兩側壁且可具有雙字元線結構。即使在雙字元線結構中，仍可將各字元線105的端部相互連接。由於柱103係內部形成有垂直式通道電晶體的通道的區域，因此利用字元線105形成垂直式通道。因此，形成了包含字元線105、第一源極/汲極區108、通道區、及第二源極/汲極區109的垂直式通道電晶體。字元線105可在第二方向(Y方向)上延伸。字元線105及埋入式位元線104可形成在它們相互交叉的方向上。字元線105可包含金屬材料。字元線105可包含氮化鈦(TiN)、氮化鎢(WN)、或鎢的堆疊層(WN/W)。可將字元線105與埋入式位元線104隔開。為此，可進一步將絕緣層(未圖示)形成在字元線105與埋入式位元線104之間。絕緣層可包含氧化矽。在示範性實施例中，字元線105可在第二方向(Y方向)上延伸且圍繞柱103的側壁。再者，在形成圍繞柱103的側壁的閘 極後，將字元線105連接至閘極。
參照第2C圖，示範性半導體裝置包含埋入式位元線204、柱203、及字元線205。複數個活性區(每個活性區具有包含本體202及柱203的垂直結構)係形成在半導體基板201上。支撐物207係分別埋在複數個活性區之間。埋入式位元線204係分別埋在本體202中。
半導體基板201可包含含矽材料，如單晶矽基板。本體202、柱203、及半導體基板201可包含實質相同的材料。因此，本體202及柱203可包含含矽材料，如單晶矽。
主動區具有線狀結構且包含本體202及形成在本體202上的柱203。多個柱203可形成在共同的本體202上。每個本體202可具有形成在半導體基板201上的線狀結構。本體202及柱203係形成為與半導體基板201表面實質地垂直。例如，本體202及柱203可相互垂直。複數個柱203係在本體202上彼此分開。例如，柱203可具有矩陣式陣列配置。每個柱203可包含垂直式通道電晶體的通道區。再者，每個柱203可包含垂直式通道電晶體的第一源極/汲極區208、第二源極/汲極區209、及通道區。第一源極/汲極區208可連接至在第一源極/汲極區208與第二源極/汲極區209之間的對應的埋入式位元線204。第二源極/汲極區209可連接至電容器。第一源極/汲極區208、通道區、及第二源極/汲極區209可在與基板201表面實質地垂直的方向上彼此連接。第一源極/汲極區208、通道區、及第二源極/汲極區209可形 成NPN接面或PNP接面。
本體202係形成在與半導體基板201表面實質地垂直的方向上。本體202及埋入式位元線204可在第一方向(X方向)上延伸。如後所述，本體202可藉由將線狀活性區一分為二來形成。
支撐物207係埋在本體202之間。可將每個支撐物207埋在溝槽中。即，相鄰的本體202被溝槽分開且支撐物207係埋在溝槽中。支撐物207可包含絕緣材料。支撐物207可與本體202平行地延伸。再者，支撐物207可與基板表面垂直地(Z方向)延伸，因而支撐物207係形成在相鄰的柱203之間。包含本體202及柱203的活性區可利用支撐物207分開。於是，當從第一方向觀看時，柱203及支撐物207可交替地形成。
埋入式位元線204係埋在本體202中。為了將埋入式位元線204埋在本體202中，可使用完全矽化製程。埋入式位元線204可在第一方向(X方向)上延伸。埋入式位元線204可包含如金屬矽化物的金屬材料。因此，埋入式位元線204具有低電阻。
字元線205係形成在柱203的側壁，其中字元線205係形成為與柱203的側壁垂直。於是，字元線205亦稱為垂直式字元線。字元線205係形成在柱203的兩側壁上且可具有雙字元線結構。即使在雙字元線結構中，可將各字元線205的端部相互連接。由於柱203係內部形成有垂直式通道電晶體的通道的區域，因此利用字元線205形成垂直式通道。因此，形成了包含字元線205、第 一源極/汲極區208、通道區、及第二源極/汲極區209的垂直式通道電晶體。字元線205可在第二方向(Y方向)上延伸。字元線205及埋入式位元線204可形成在它們相互交叉的方向上。字元線205可包含金屬材料。字元線205可包含氮化鈦(TiN)、氮化鎢(WN)、或鎢的堆疊層(WN/W)。可將字元線205與埋入式位元線204隔開。為此，可進一步將絕緣層(未圖示)形成在字元線205與埋入式位元線204之間。絕緣層可包含氧化矽。在示範性實施例中，字元線205可在第二方向(Y方向)上延伸且圍繞柱203的側壁。再者，在形成圍繞柱203的側壁的閘極後，將字元線205連接至閘極。
將用於實質地防止打穿的防打穿絕緣層206形成在埋入式位元線204下方。當防打穿絕緣層206包含絕緣層時，本體202係形成在SOI結構上。
根據示範性實施例，形成了將埋入式位元線104、104A、及204置於柱103及203下方的垂直結構。因此，由於不需要在柱103及203之間形成埋入式位元線104、104A、及204，因此可達成高整合度。
再者，埋入式位元線104、104A、及204係分別埋在本體102及202中。因此，可將相鄰的埋入式位元線104、104A、及204充分地相互隔開，造成在相鄰的埋入式位元線104、104A、及204之間的寄生電容CB減少。此外，未將第一源極/汲極區108及208形成在埋入式位元線104、104A、及204下方，造成會影響寄生電容之相鄰的埋入式位元線104、104A、及204間的面對的面 積減少。因此，進一步減少寄生電容。
又，在示範性實施例中，支撐物106及207係分別埋在本體102及202之間，及分別埋在柱103及203之間，因而實質地防止了圖案傾斜。支撐物106的一部分可在埋入式位元線104、104A、及204下方延伸，而實質地防止了在相鄰的埋入式位元線104、104A、及204之間的打孔。或者是，可將防打穿絕緣層206形成在埋入式位元線104、104A、及204下方，而實質地防止了在相鄰的埋入式位元線104、104A、及204之間的打孔。
第3A圖至第3M圖係顯示用於形成示範性半導體裝置的埋入式位元線的範例的圖。
如第3A圖所示，第一遮罩圖案22係形成在半導體基板21上。半導體基板21可包含如單晶矽的單晶材料。第一遮罩圖案22可包含氮化矽。例如，第一遮罩圖案22可為包含氧化矽及氮化矽的連續堆疊層。或者是，第一遮罩圖案22亦可藉由連續地堆疊氮化矽、氧化矽、氮氧化矽、或非晶碳來形成。當第一遮罩圖案22包含氮化矽時，可進一步將墊氧化物層(未圖示)形成在半導體基板21與第一遮罩圖案22之間。可使用光阻圖案(未圖示)來形成第一遮罩圖案22。第一遮罩圖案22可在第一方向上延伸。第一遮罩圖案22可包含在第一方向上延伸的線圖案。
使用第一遮罩圖案22作為蝕刻阻障來蝕刻半導體基板21，因而形成了複數個第一溝槽23，該第一溝槽23具有距半導體基板21的上表面的既定深度。第一溝 槽23可在第一方向上延伸。形成了被複數個第一溝槽23分開的複數個活性區100。每個活性區100具有一對側壁。用於形成第一溝槽23的蝕刻製程可包含非等向性蝕刻製程。當從平面圖觀看時，主動區100被第一溝槽23分開且具有在第一方向上延伸的線狀結構，其與習知技藝中熟知的島狀活性區不同。
如上述，複數個活性區100的相鄰的活性區被第一溝槽23分開。由於每個活性區100具有與兩個本體線29(參照第3E圖)及本體線間的間隔相當的第一線寬W1，因此當形成第一溝槽23時可實質地防止活性區100傾斜。
如第3B圖所示，間隔物24係形成在活性區的內側壁的表面上、及在界定第一溝槽23的第一遮罩圖案的表面上。間隔物24可包含如氮化矽的氮化物。為了形成間隔物24，可將氮化物適形地(conformally)形成且可進行回蝕刻製程。在用於形成間隔物24的回蝕刻製程中，可將第一溝槽23的底表面23A部分地界定在半導體基板21。因此，可容易地進行後續的等向性蝕刻製程。
如第3C圖所示，使用間隔物24及第一遮罩圖案22作為蝕刻阻障來進行等向性蝕刻製程。因此，將第一溝槽23的底表面23A選擇性地蝕刻成球(bulb)25。第一溝槽23及球25形成球型溝槽結構。球25可具有彎曲(curvature)。第一溝槽23的底表面23A係透過等向性蝕刻製程來等向性地蝕刻，因而可形成具有彎曲的球25。使用等向性蝕刻製程，可調整在活性區100的下部處之 側壁方向上的蝕刻量。球25的形成造成活性區100的高度增加。球25可具有約20nm至約30nm的深度。球25的深度可為用於實質地防止相鄰的埋入式位元線間的打穿的深度。如下述，即使用於實質地防止打穿的球25的深度窄，但由於將絕緣材料埋在球25中，因此仍可充分地防止打穿。
如上述，形成球25以便利用包含第一溝槽23及球25的球型溝槽來將複數個活性區100分開。即使第一溝槽23及球25的高度(第3C圖所示之元件符號D1)深，但由於活性區100的線寬大，因此活性區100仍不會傾斜。球型溝槽的高度D1小於第1圖所示的高度H。這是因為用於實質地防止打穿的球25的深度窄的緣故。當從平面圖觀看時，複數個活性區100被球型溝槽分開且在第一方向上延伸。利用球25使活性區100的下側壁凹陷。即，活性區100具有凹陷的側壁。第一遮罩圖案22留在活性區100上。溝槽24留在活性區100的兩側壁。
如第3D圖所示，支撐物26係形成為填入包含第一溝槽23及球25的球型溝槽。支撐物26可包含絕緣材料。例如，支撐物26可包含具有低介電常數的材料，如氧化矽。為了形成支撐物26，可以氧化矽填入球型溝槽並可接著進行平坦化製程。平坦化製程可包含回蝕刻製程或CMP製程。
支撐物26係埋在相鄰的活性區100之間。因此，當形成本體線29(在後續之蝕刻活性區100的製程)時，支撐物26牢固地支撐本體線29，因而可實質地防止本體 線29傾斜(參照第3E圖)。支撐物26的下部係埋在球25中且因此埋在活性區100的凹陷的側壁中。支撐物26之埋在球25的部分可實質地防止相鄰的埋入式位元線間的打穿。
如第3E圖所示，第二遮罩圖案27係形成在每個支撐物26上及在第一遮罩圖案22上。第二遮罩圖案27可包含在第一方向上延伸的線圖案。第一遮罩圖案22的一部分係透過在兩個相鄰的第二遮罩圖案27間的線狀間隔露出。第一遮罩圖案22的中央部分係透過在第二遮罩圖案27間的間隔露出。
如上述，第二遮罩圖案27係圖案化成至少覆蓋支撐物26的上部且露出第一遮罩圖案22的中央部分。
第二遮罩圖案27可使用如能提供對第一遮罩圖案22有蝕刻選擇性的非晶碳的材料來形成。為了形成第二遮罩圖案27，可使用光微影製程。
露出的第一遮罩圖案22、及在露出的第一遮罩圖案22下方的活性區100係使用第二遮罩圖案27作為蝕刻阻障來蝕刻。因此，形成了第二溝槽28，且利用第二溝槽28將活性區100劃分成兩個本體線29。本體線29可提供垂直式通道電晶體的通道區。本體線29可具有第二線寬W2。第二線寬W2可具有活性區100的第一線寬W1的1/3寬度。第二溝槽28具有比球型溝槽的深度D1小的第二深度D2。第二溝槽28的底表面可具有能將埋在球型溝槽的球25中的支撐物26分開的寬度。
如上述，將活性區100一分為二而形成本體線29， 因而複數個本體線29係形成為與半導體基板21表面實質地垂直。即，利用將活性區100一分為二的第二溝槽28來形成一對本體線29。複數個本體線29中的一些係形成在支撐物26的兩側。即，可利用一對相鄰的本體線29來定位支撐物26。活性區100係利用球型溝槽來相互分開，而本體線29係利用第二溝槽28來相互分開。
當形成本體線29時，由於本體線29被支撐物26牢固地支撐，因此不會發生圖案傾斜。
如第3F圖所示，保護層係形成在包含本體線29的所形成的結構(resultant structure)。可藉由堆疊第一保護層30及第二保護層31來形成保護層。第一保護層30及第二保護層31可包含氧化物、氮化物、矽、鈦(Ti)、鈷(Co)、釕(Ru)、鋁(Al)、銅(Cu)、或鎢(W)。第一保護層30應具有比第二保護層31的蝕刻選擇性高的蝕刻選擇性。因此，使用不同的材料來形成第一保護層30及第二保護層31。例如，若使用氧化物層作為第一保護層30，則第二保護層31可使用具有比氧化物層的蝕刻選擇性低的蝕刻選擇性的材料。例如，若第一保護層30為氧化物層，則第二保護層31可為氮化物層。
第一犧牲層32係形成在第二保護層31上而部分地填入第二溝槽28的間隙(gap-fill)。第一犧牲層32可包含具有比第一及第二保護層30及31的蝕刻選擇性高的蝕刻選擇性的材料。第一犧牲層32可包含氧化物、氮化物、矽、Ti、Co、Ru、Al、Cu、或W。舉例來說，可使用矽層作為第一犧牲層32。
為了形成部分地填入第二溝槽28的第一犧牲層32，以第一犧牲層32填入第二溝槽28。然後，可連續地進行化學機械研磨(CMP)製程及回蝕刻製程。在回蝕刻製程中，因為第二保護層31具有比第一犧牲層32低的蝕刻選擇性，因此不會蝕刻第二保護層31。
如第3G圖所示，藉由移除第一犧牲層32而露出的第二保護層31被選擇性地移除，因而形成了具有與第一犧牲層32實質等高的高度的第二保護圖案31A。為了選擇性地移除第二保護層31，可使用濕式蝕刻製程或乾式蝕刻製程。形成在第二溝槽28側壁的第一保護層30可由第二保護圖案31A露出。
如第3H圖所示，以第二犧牲層33部分地填入第二溝槽28。為了形成第二犧牲層33，以第二犧牲層33填入第二溝槽28，且然後，可連續地進行化學機械研磨(CMP)製程及回蝕刻製程。在回蝕刻製程中，因為第一保護層30具有比第二犧牲層33的蝕刻選擇性低的蝕刻選擇性，因此不會蝕刻第一保護層30。第二犧牲層33可包含氧化物、氮化物、矽、Ti、Co、Ru、Al、Cu、或W。第二犧牲層33可包含與第一保護層30不同的材料以便具有較高的蝕刻選擇性。例如，可使用矽層作為第二犧牲層33。
第三保護圖案34係形成在第一保護層30上方。第三保護圖案34可包含氧化物、氮化物、矽、Ti、Co、Ru、Al、Cu、或W。第三保護圖案34係由具有比第一保護層30的蝕刻選擇性高的蝕刻選擇性的材料製成。例如， 若第一保護層30為氧化物層，則第三保護圖案34可為氮化物層。
第三保護圖案34可以間隔物的形式製備。可將第三保護層(未圖示)形成在第一保護層30上方並可接著進行間隔物蝕刻製程(spacer etching process)。第三保護圖案34覆蓋在第二犧牲層33上方的本體線29的側壁。第三保護圖案34覆蓋第一保護層30。由於第三保護圖案34係以間隔物的形式製備，因此露出第二犧牲層33的上表面。
如第3I圖所示，使用乾式蝕刻製程或濕式蝕刻製程來選擇性地移除第二犧牲層33。當移除第二犧牲層33時，可同時移除第一犧牲層32。
如上述，移除第二犧牲層33，因而在第三保護圖案34與第二保護圖案31A之間形成初步的開口35A及35B。初步的開口35A及35B露出第一保護層30的一部分。初步的開口35A及35B係以沿著本體線29的側壁延伸的線的形式開口。尤其是，初步的開口35A及35B係在相鄰的本體線29的側壁開口。
如第3J圖所示，第一保護層30之由初步的開口35A及35B露出的部分被選擇性地移除，因而開口36A及36B係形成為露出本體線29側壁的部分。本體線29側壁的上部(在開口36A及36B上方)被第一保護圖案30A、第二保護圖案31A、及第三保護圖案34覆蓋。本體線29側壁的下部(在開口36A及36B下方)被第一保護圖案30A、第二保護圖案31A覆蓋。當形成了開口36A及36B 時，亦可同時將形成在第二遮罩圖案27上的第一保護層30移除。
開口36A及36B可以沿著本體線29的側壁延伸的線的形式開口。尤其是，同時將開口36A及36B形成在被第二溝槽28分開的相鄰的本體線29的側壁。開口36A及36B將稱為兩側接點(BSCs，both side contacts)。
由於部分支撐物26填入在本體線29的下部處的球25且支撐物26包含絕緣層，因此本體線29係形成在絕緣體上的矽(SOI)結構。
如第3K圖所示，第一源極/汲極區38係形成在本體線29中。為了形成第一源極/汲極區38，可進行電漿掺雜37。此時，將本體線29側壁之由開口36A及36B露出的部分掺雜，因而形成了第一源極/汲極區38。第一源極/汲極區38成為垂直式通道電晶體的源極/汲極區。
電漿掺雜37係將掺雜源激發為電漿態且將經激發電漿中的掺雜物離子植入樣品(specimen)的掺雜方法。此時，當將偏壓施加至樣品時，可將電漿中的掺雜物離子一次掺雜在樣品的整個表面上。亦稱偏壓為掺雜能量。
使用掺雜能量、掺雜劑量、及掺雜源來進行電漿掺雜37。
掺雜源係含有將被掺入第一源極/汲極區38的掺雜物的材料。掺雜源包含掺雜物氣體，該掺雜物氣體含有例如砷(As)或磷(P)。例如，掺雜源包含胂(AsH3)或膦(PH3)。磷(P)及砷(As)為熟知的N型掺雜物。再者，掺雜源可使用含有硼(B)的掺雜物氣體，硼(B)為熟知的P型 掺雜物。
掺雜能量指施加至半導體基板21的偏壓。亦將掺雜能量施加至本體線29。結果，電漿掺雜37可能在側向上發生。再者，電漿掺雜37亦可能利用激發電漿中的離子碰撞而在側向上發生。
掺雜劑量指植入的掺雜物的量。掺雜劑量係設為約1×105原子/cm2至約1×1017原子/cm2。當使用這種範圍內的掺雜劑量進行電漿掺雜37時，掺雜在第一源極/汲極區38的掺雜物具有1×1020原子/cm3以上的掺雜濃度。
可將用於激發給電漿掺雜37用的電漿的氣體流入。用於激發電漿的氣體可包含氬(Ar)、氦(He)、或其類似者。
如上述，電漿掺雜37可在沒有因周邊結構所造成的屏蔽效應(shadow effect)下發生。因此，可在需要的位置形成第一源極/汲極區38。
或者是，第一源極/汲極區38使用已在原位(in-situ)掺雜的經掺雜的多晶矽。例如，可使經掺雜的多晶矽接受退火，因而可將經掺雜的多晶矽中的掺雜物擴散至本體線29。或者是，可使用斜向離子植入來形成第一源極/汲極區38。
可將第一源極/汲極區38定位在球25上方，因而能利用支撐物26來將相鄰的第一源極/汲極區38分開。由於支撐物26係定位在第一源極/汲極區38下方，因此可控制空乏區。
如第3L圖所示，將金屬層39形成在所形成的結構 上方並填入開口36A及36B。金屬層39包含如半寶石金屬或防火金屬的金屬。金屬層39可包含能被矽化的金屬。例如，金屬層39可包含鈷(Co)、鈦(Ti)、鉭(Ta)、鎳(Ni)、鎢(W)、鉑(Pt)、或鈀(Pd)。可使用化學氣相沉積(CVD)或原子層沉積(ALD)來形成金屬層39。可將金屬層39的厚度控制為至少將開口36A及36B埋覆的厚度。這樣的厚度係為了可在後續的矽化製程中達到完全矽化。
進行退火製程，因而進行了矽化而讓金屬層39與本體線29反應。由於金屬層39包含金屬且本體線29包含含矽材料，因此利用金屬層39與本體線29的反應來形成金屬矽化物40。金屬矽化物40可包含矽化鈷、矽化鈦、矽化鉭、矽化鎳、矽化鎢、矽化鉑、或矽化鈀。退火製程包含快速熱退火(RTA)製程。快速熱退火(RTA)製程可依形成本體線29的材料類型及形成金屬層39的材料類型而在不同溫度下進行。例如，若金屬層39使用鈷(Co)，則退火溫度範圍可為約400℃至約800℃。金屬矽化物40可被部分矽化或完全矽化(FUSI)。以下，示範性實施例可包含完全矽化的金屬矽化物40。矽化製程可從每條本體線29的一側壁開始進行，因而本體線29之由開口36A及36B露出的部分被完全矽化。透過完全矽化製程，將金屬矽化物40埋在本體線29中。
在形成金屬矽化物40後，未反應的導電層留著。透過矽化製程所形成的金屬矽化物40成為埋入式位元線(BBL)。以下，金屬矽化物將被稱為埋入式位元線40。
如第3M圖所示，移除未反應的金屬層。此時，可使用濕式蝕刻製程來移除未反應的金屬層。
與此同時，若金屬層39包含鈷，則進行至少兩次快速熱退火(RTA)製程以形成矽化鈷。例如，進行主要的退火製程及次要的退火製程。可在約400℃至約600℃的溫度下進行主要的退火製程且可在約600℃至約800℃的溫度下進行次要的退火製程。主要的退火製程的結果，形成了具有CoSiX(x=0.1至1.5)相的矽化鈷。次要的退火製程的結果，將具有CoSiX相的矽化鈷轉換成具有CoSi2相的矽化鈷。在多個矽化鈷當中，具有CoSi2相的矽化鈷具有最低的電阻。在主要的退火製程與次要的退火製程之間，移除任何未反應的鈷。可使用硫酸(H2SO4)及過氧化氫(H2O2)的混合化學品來移除未反應的鈷。
層間介電層41係形成在所形成的結構上方而填入第二溝槽28。層間介電層41可包含如硼磷矽酸鹽玻璃(BPSG)的氧化物。可使層間介電層41接受平坦化製程，如此一來露出了第二遮罩圖案27的表面。利用層間介電層41來將相鄰的埋入式位元線40相互分開。
根據示範性實施例，將埋入式位元線40形成在本體線29。因此，利用層間介電層41及支撐物26來將相鄰的埋入式位元線40充分地相互分開，導致相鄰的埋入式位元線40間的寄生電容CB減少。此外，未將第一源極/汲極區38形成在埋入式位元線40下方，導致面對的面積減少。因此，可進一步減少相鄰的埋入式位元線40間的寄生電容。
又，將本體線29形成在SOI結構上，因而可實質地防止埋入式位元線間的打穿。例如，支撐物26包含在埋入式位元線40下方的球中延伸的絕緣材料。因此，實質地防止了埋入式位元線40間的打穿。埋在球25中的支撐物26使用絕緣材料，因而即使將支撐物26的厚度形成為薄的，仍可充分防止打穿。
本體線29係藉由將活性區100一分為二來形成且被支撐物26牢固地支撐。再者，由於利用包含絕緣材料的支撐物26來實質地防止了埋入式位元線40間的打穿，因此不需要將第二溝槽28及球25形成為深的。本體線29的高度(即球型溝槽的深度D1)係遠小於深度H(顯示於第1圖)。這是因為用於實質地防止打穿的球25的深度淺且第一源極/汲極區38係形成在埋入式位元線40下方。因此，大幅減少了深寬比，因而可形成沒有圖案傾斜、結構穩定的本體線29。例如，在考量實質地防止打穿的深度80nm下，第1圖的深度「H」為約340nm。然而，在本實施例中，即使是在考量實質地防止打穿的深度30nm下，深度「D1」仍為約280nm。
第4A圖至第4D圖係顯示形成示範性半導體裝置的柱的圖。以下，形成柱之方法參照沿著第3M圖的線A-A’的剖面圖。
如第4A圖所示，形成了第三溝槽43。藉由蝕刻本體線29的一部分來設置第三溝槽43。為了形成第三溝槽43，可使用第三遮罩圖案42。第三遮罩圖案42可包含在第三遮罩圖案42與本體線29交叉的方向上的線圖 案。使用第三遮罩圖案42作為蝕刻阻障來蝕刻第二遮罩圖案27及第一遮罩圖案22，且將本體線29及層間介電層41蝕刻至既定深度。因此，形成了第三溝槽43，因而形成了被第三溝槽43分開的柱29B。第三溝槽43的底表面可達到第一源極/汲極區38。第三溝槽43的底表面可不露出埋入式位元線40。當形成第三溝槽43時，可蝕刻支撐物26的一部分。
如上述，蝕刻本體線29而形成了柱29B，且將本體29A定位在柱29B下方。將本體29A製備成在一個方向上延伸的線的形式，且可將複數個柱29B形成在一個本體29A上。
將埋入式位元線40形成在本體29A中。支撐物26的一部分係在埋入式位元線40與半導體基板21之間延伸。複數個柱29B在本體29A上、在與半導體基板21表面實質地垂直的方向上延伸。複數個柱29B係形成在胞元的單元中。因此，複數個柱29B係形成在一個本體29A上，且被第三溝槽43彼此分開。柱29B係內部形成有垂直式通道電晶體的通道區的結構。柱29B可在本體29A上具有矩陣式陣列配置。由於本體線29包含含矽材料，因此柱29B可包含如單晶矽柱的矽柱。在本體29A中，可形成第一源極/汲極區38的一部分及埋入式位元線40。第一源極/汲極區38的上表面可延伸至柱29B的下部。
如第4B圖所示，在移除第三遮罩圖案42後，形成導電層45而部分地填入第三溝槽43。在形成導電層45 前，可形成閘極介電層44。可藉由氧化柱29B的側壁及本體29A的上表面來形成閘極介電層44。雖然未在圖式中顯示，在形成閘極介電層44前，可進行通道離子植入。導電層45使用低電阻材料，例如，金屬層，如鈦層、氮化鈦層、或鎢層。可藉由連續地進行平坦化製程及回蝕刻製程來將導電層45凹陷。
如第4C圖所示，沉積絕緣層並接著進行回蝕刻製程，因而形成了間隔物46。間隔物46可包含氮化物層。
使用間隔物46作為蝕刻阻障來蝕刻導電層45，因而在柱29B的側壁形成了字元線45A。可將字元線45A形成在與埋入式位元線40交叉的第二方向上。字元線45A作為垂直閘極。在示範性實施例中，可將字元線45A形成為圍繞柱29B。在示範性實施例中，在形成圍繞柱29B的環狀垂直閘極後，可將字元線45A形成為將相鄰的垂直閘極相互連接。在示範性實施例中，字元線45A可在形成垂直閘極後透過閘極接點而予以相互連接，且可形成在柱29B上方。
如第4D圖所示，第二層間介電層47係形成為與字元線45A相互隔離。
將第一遮罩圖案22及第二遮罩圖案27選擇性地移除而在柱29B上方形成接觸孔。將離子植入接觸孔下方的柱29B而形成第二源極/汲極區48。然後，形成儲存節點接觸插塞49而填入接觸孔。
要成為電容器的一部分的儲存節點50可分別形成在儲存節點接觸插塞49上。儲存節點50可以柱的形式 製備。在示範性實施例中，儲存節點50可以圓柱的形式製備。雖然未在圖式中顯示，但後續可在儲存節點50上形成介電層及上電極。
第5A圖至第5E圖係顯示用於說明形成示範性半導體裝置的埋入式位元線的方法的範例的圖。形成支撐物及活性區的方法參照第3A圖至第3D圖。
如第5A圖所示，將第二遮罩圖案27形成在支撐物26及第一遮罩圖案22上。第二遮罩圖案27可包含在第一方向上延伸的線圖案。第一遮罩圖案22的一部分係透過在兩個相鄰的第二遮罩圖案27間的線狀間隔露出。可將透過在第二遮罩圖案27間的間隔露出之第一遮罩圖案22的中央部分露出。
如上述，第二遮罩圖案27具有線狀間隔，其被圖案化成至少覆蓋支撐物26的上部並露出第一遮罩圖案22的中央部分。
第二遮罩圖案27可使用能提供對第一遮罩圖案22有蝕刻選擇性的材料來形成。例如，第二遮罩圖案27可包含非晶碳。為了形成第二遮罩圖案27，可使用光微影製程。
露出的第一遮罩圖案22、及在露出的第一遮罩圖案22下方的活性區100(例如，見第3A圖)係使用第二遮罩圖案27作為蝕刻遮罩來蝕刻，因而形成了第二溝槽51。然後，蝕刻活性區100的一部分，且利用第二溝槽51將活性區100劃分成兩個初步的本體線29C。初步的本體線29C可具有第二線寬W2。第二線寬W2可具有活性區 100的第一線寬W1的1/3寬度(例如，見第3A圖)。第二溝槽51具有第二深度D2，其中第二深度D2可小於球型溝槽的深度D1(例如，見第3C圖)。
如第5B圖所示，將間隔物52形成在第二溝槽51的內壁。
間隔物52可包含如氮化矽的氮化物。為了形成間隔物52，可將氮化物適形地形成且可進行回蝕刻製程。在用於形成間隔物52的回蝕刻製程中，可將第二溝槽51的底表面53部分地蝕刻。因此，可容易地進行後續的等向性蝕刻製程。
如第5C圖所示，第二溝槽51的底表面53被等向性地蝕刻而形成球54。因此，形成了本體線29，且被包含第二溝槽51及球54的球型溝槽分開。內部已埋有支撐物的球型溝槽將被稱為第一球型溝槽，而用於分開本體線29的球型溝槽將被稱為第二球型溝槽。第二球型溝槽具有第三深度D3。利用球54使本體線29的下側壁凹陷。即，本體線29具有凹陷的下側壁。第二球型溝槽的第三深度D3可比第一球型溝槽的第一深度D1淺。
如上述，藉由將活性區100一分為二來形成一對本體線29，因而將本體線29形成為與半導體基板21表面實質地垂直。可利用包含第二溝槽51及球54的第二球型溝槽來將形成在不同的支撐物26上的相鄰的本體線29相互分開。
當形成本體線29時，由於利用支撐物26牢固地支撐本體線29，因此雖然進行高深寬比的蝕刻製程，但不 會發生圖案傾斜。
與此同時，當形成球54時，可使用支撐物26來防止球54的底表面擴張。即，當形成球54時支撐物26可作為蝕刻阻止層(etch stop layer)。
如第5D圖所示，將導電層(未圖示)形成在所形成的結構上方而填入球54。導電層可包含金屬層。使導電層接受平坦化製程及回蝕刻製程，因而將埋入式位元線55埋在本體線29的凹陷的側壁中。當將導電層回蝕刻時，可將半導體基板21之在支撐物26間的部分凹陷既定深度以使埋入式位元線充分地相互分開(參照元件符號56)。透過凹陷(56)，可實質地防止埋入式位元線55間的打孔。
如第5E圖所示，以第一層間介電層57填入第二溝槽51。第一層間介電層57可包含如BPSG的氧化物。可使第一層間介電層57接受平坦化製程以使第二遮罩圖案27的表面露出。利用第一層間介電層57來將相鄰的埋入式位元線55相互分開。
接著，可形成包含柱及電容器的垂直式通道電晶體。此參照第4A圖至第4D圖。
第6A圖至第6G圖係顯示用於說明形成示範性半導體裝置的埋入式位元線的方法的範例的圖。
如第6A圖所示，絕緣層62係形成在半導體基板61上。絕緣層62可包含氧化矽。導電層63係形成在絕緣層62上。導電層63可包含含矽材料。導電層63可透過磊晶成長形成。當半導體基板61及導電層63包含含矽 材料時，形成了SOI結構。半導體基板61可包含單晶材料。半導體基板61包含含矽基板，且例如，可包含單晶矽。絕緣層62實質地防止了埋入式位元線間的打穿。雖然未在圖式中顯示，當形成導電層63時，可形成NPN接面。NPN接面係內部將形成第一源極/汲極區、通道區、及第二源極/汲極區的接面。
如第6B圖所示，將複數個第一遮罩圖案64形成在導電層63上。第一遮罩圖案64包含氮化矽。第一遮罩圖案64可為包含氧化矽及氮化矽的堆疊層。例如，第一遮罩圖案64可藉由連續地堆疊氮化矽及氧化矽來形成。或者是，第一遮罩圖案64亦可藉由連續地堆疊氮化矽、氧化矽、氮氧化矽、或非晶碳來形成。當第一遮罩圖案64包含氮化矽時，可進一步將墊氧化物層(未圖示)形成在導電層63與第一遮罩圖案64之間。可使用光阻圖案(未圖示)來形成第一遮罩圖案64。第一遮罩圖案64可在第一方向上延伸。第一遮罩圖案64可包含在第一方向上延伸的線圖案。
使用第一遮罩圖案64作為蝕刻阻障來蝕刻導電層63，因而複數個第一溝槽65係形成為露出絕緣層62的表面。第一溝槽65可在第一方向上延伸。形成了被第一溝槽65分開的活性區200。每個活性區200具有一對側壁。用於形成第一溝槽65的蝕刻製程可包含非等向性蝕刻製程。當從平面圖觀看時，主動區200被第一溝槽65分開且具有在第一方向上延伸的線狀結構。該活性區與習知技藝中熟知的島狀活性區不同。第一溝槽65具有第 一深度D1。
如上述，活性區200被第一溝槽65分開。由於活性區200具有與兩個本體線69(參照第6E圖)及本體線69間的間隔相當的第一線寬W1，因此可實質地防止當形成第一溝槽65時活性區200傾斜。
如第6C圖所示，支撐物66係形成為填入第一溝槽65。
支撐物66可包含絕緣材料。例如，支撐物66可包如氧化矽的氧化物。為了形成支撐物66，在形成氧化物而填入第一溝槽65後，可進行平坦化製程。平坦化製程可包含回蝕刻製程或CMP製程。
支撐物66係埋在相鄰的活性區200之間。因此，當在後續之蝕刻活性區200的製程中形成本體線69(參照第6E圖)時，支撐物66牢固地支撐本體線69，因而可實質地防止本體線傾斜。
如第6D圖所示，複數個第二遮罩圖案67係形成在支撐物66及第一遮罩圖案64上。第二遮罩圖案67可包含在第一方向上延伸的線圖案。第一遮罩圖案64的一部分係透過在兩個相鄰的第二遮罩圖案67間的線狀間隔露出。第一遮罩圖案64的中央部分係透過在第二遮罩圖案67間的間隔露出。
如上述，第二遮罩圖案67具有被圖案化成至少覆蓋支撐物66的上部且露出第一遮罩圖案64的中央部分的線狀間隔。
第二遮罩圖案67可使用如能提供對第一遮罩圖案 64有蝕刻選擇性的材料來形成。例如，第二遮罩圖案67可包含非晶碳。為了形成第二遮罩圖案67，可使用光微影製程。
露出的第一遮罩圖案64、及在露出的第一遮罩圖案64下方的活性區200係使用第二遮罩圖案67作為蝕刻阻障來蝕刻，因而形成了第二溝槽68。然後，蝕刻活性區200的一部分，且利用第二溝槽68來將活性區200劃分成兩個初步的本體線69A。
初步的本體線69A可具有第二線寬W2。第二線寬W2可具有活性區200的第一線寬W1的1/3寬度。第二溝槽68具有第二深度D2，第二深度D2可比第一溝槽65的深度D1小。
如第6E圖所示，間隔物70係形成在第二溝槽68的內壁。
蝕刻第二溝槽68的底表面，因而第二溝槽68的深度延伸，並因此形成了本體線69。本體線69被第二溝槽68分開。隨著第二溝槽68的深度增加，由間隔物70露出本體線69的下側壁69B。
如上述，藉由將活性區200一分為二來形成本體線29，因而本體線29係形成在絕緣層62上，與半導體基板61的表面實質地垂直。本體線69中的一些係形成在支撐物66的兩側。本體線69中的一些係利用第二溝槽68來分開。
當形成本體線69時，由於本體線69被支撐物66牢固地支撐，因此即使進行高深寬比的蝕刻製程，仍不會 發生圖案傾斜。
如第6F圖所示，將金屬層71形成在所形成的結構上方。金屬層71包含如半寶石金屬或防火金屬的金屬。金屬層71包含能被矽化的金屬。例如，金屬層71可包含鈷(Co)、鈦(Ti)、鉭(Ta)、鎳(Ni)、鎢(W)、鉑(Pt)、或鈀(Pd)。可使用化學氣相沉積(CVD)或原子層沉積(ALD)來形成金屬層71。金屬層71可具有能在後續的矽化製程中被完全矽化的沉積厚度。
進行退火製程，因而進行了矽化製程而讓金屬層71與本體線69反應。由於金屬層71包含了金屬且本體線69包含含矽材料，因此利用金屬層71與本體線69的反應來形成金屬矽化物72。金屬矽化物72可包含矽化鈷、矽化鈦、矽化鉭、矽化鎳、矽化鎢、矽化鉑、或矽化鈀。退火製程包含快速熱退火(RTA)製程。快速熱退火(RTA)製程可依形成本體線69及金屬層71的材料類型而在不同溫度下進行。例如，若金屬層71使用鈷(Co)，則退火溫度範圍可為約400℃至約800℃。金屬矽化物72可被部分矽化或完全矽化(FUSI)。以下，示範性實施例包含完全矽化的金屬矽化物72。矽化製程可從本體線69的側壁開始充分地進行，因而露出的本體線69之下側壁69B被完全矽化。透過完全矽化製程，將金屬矽化物72埋在本體線69中。
在形成金屬矽化物72後，未反應的導電層留著。透過矽化製程所形成的金屬矽化物72成為埋入式位元線(BBL)。以下，金屬矽化物將被稱為埋入式位元線72。
在示範性實施例中，雖未圖示，但第6E圖及第6F圖所示之用於形成本體線69及埋入式位元線72的製程可被第5B至5D圖所示的製程取代。
如第6G圖所示，可使用濕式蝕刻製程來移除未反應的金屬層。
與此同時，若金屬層71包含鈷，則進行至少兩次快速熱退火(RTA)製程以形成矽化鈷。例如，進行主要的退火製程及次要的退火製程。可在約400℃至約600℃的溫度下進行主要的退火製程且可在約600℃至約800℃的溫度下進行次要的退火製程。主要的退火製程的結果，形成了具有CoSiX(x=0.1至1.5)相的矽化鈷。次要的退火製程的結果，將具有CoSiX相的矽化鈷轉換成具有CoSi2相的矽化鈷。在多個矽化鈷當中，具有CoSi2相的矽化鈷具有最低的電阻。在主要的退火製程與次要的退火製程之間，移除未反應的鈷。可使用硫酸(H2SO4)及過氧化氫(H2O2)的混合化學品來移除未反應的鈷。
第一層間介電層73係形成在所形成的結構上方而填入第二溝槽68。第一層間介電層73可包含如BPSG的氧化物。可使第一層間介電層73接受平坦化製程而使得第二遮罩圖案67的表面露出。利用第一層間介電層73來將相鄰的埋入式位元線72相互分開。
接著，可進一步形成包含柱及電容器的垂直式通道電晶體。此參照第4A圖至第4D圖。
雖然本發明已就特定的多個實施例加以說明，但對本發明所屬技術領域中具有通常知識者而言，可在不脫 離如以下的申請專利範圍所定義的發明的精神及範圍下進行各種變更及修飾。
11‧‧‧半導體基板
12‧‧‧本體
13‧‧‧柱
14‧‧‧埋入式位元線
16‧‧‧第一源極/汲極區
17‧‧‧通道區
18‧‧‧第二源極/汲極區
21‧‧‧半導體基板
22‧‧‧第一遮罩圖案
23‧‧‧第一溝槽
23A‧‧‧底表面
24‧‧‧間隔物
25‧‧‧球
26‧‧‧支撐物
27‧‧‧第二遮罩圖案
28‧‧‧第二溝槽
29‧‧‧本體線
29A‧‧‧本體
29B‧‧‧柱
29C‧‧‧初步的本體線
30‧‧‧第一保護層
31‧‧‧第二保護層
31A‧‧‧第二保護圖案
32‧‧‧第一犧牲層
33‧‧‧第二犧牲層
34‧‧‧第三保護圖案
35A,35B‧‧‧初步的開口
36A,36B‧‧‧開口
37‧‧‧電漿掺雜
38‧‧‧第一源極/汲極區
39‧‧‧金屬層
40‧‧‧金屬矽化物、埋入式位元線
41‧‧‧層間介電層
42‧‧‧第三遮罩圖案
43‧‧‧第三溝槽
45‧‧‧導電層
45A‧‧‧字元線
46‧‧‧間隔物
47‧‧‧第二層間介電層
48‧‧‧第二源極/汲極區
49‧‧‧儲存節點接觸插塞
50‧‧‧儲存節點
51‧‧‧第二溝槽
52‧‧‧間隔物
53‧‧‧底表面
54‧‧‧球
55‧‧‧埋入式位元線
56‧‧‧凹陷
57‧‧‧第一層間介電層
61‧‧‧半導體基板
62‧‧‧絕緣層
63‧‧‧導電層
64‧‧‧第一遮罩圖案
65‧‧‧第一溝槽
66‧‧‧支撐物
67‧‧‧第二遮罩圖案
68‧‧‧第二溝槽
69‧‧‧本體線
69A‧‧‧初步的本體線
69B‧‧‧下側壁
70‧‧‧間隔物
71‧‧‧金屬層
72‧‧‧金屬矽化物、埋入式位元線
73‧‧‧第一層間絕緣層
100‧‧‧活性區
101‧‧‧半導體基板
102‧‧‧本體
103‧‧‧柱
104‧‧‧埋入式位元線
105‧‧‧字元線
106‧‧‧支撐物
107‧‧‧絕緣層
108‧‧‧第一源極/汲極區
109‧‧‧第二源極/汲極區
200‧‧‧活性區
201‧‧‧半導體基板
202‧‧‧本體
203‧‧‧柱
204‧‧‧埋入式位元線
205‧‧‧字元線
206‧‧‧防打穿絕緣層
207‧‧‧支撐物
P‧‧‧打穿
P1‧‧‧既定高度
H‧‧‧高度
W1‧‧‧第一線寬
W2‧‧‧第二線寬
D1‧‧‧高度、深度
D2‧‧‧第二深度
D3‧‧‧第三深度
第1圖係顯示習知的半導體裝置的圖。
第2A圖係顯示示範性實施例的具有埋入式位元線的半導體裝置的圖。
第2B圖係顯示示範性實施例的具有埋入式位元線的半導體裝置的圖。
第2C圖係顯示示範性實施例的具有埋入式位元線的半導體裝置的圖。
第3A圖至第3M圖係顯示用於形成示範性實施例的半導體裝置的埋入式位元線的範例的圖。
第4A圖至第4D圖係顯示用於形成示範性實施例的半導體裝置的柱的範例的圖。
第5A圖至第5E圖係顯示用於形成示範性實施例的半導體裝置的埋入式位元線的範例的圖。
第6A圖至第6G圖係顯示用於形成示範性實施例的半導體裝置的埋入式位元線的範例的圖。
101‧‧‧半導體基板
102‧‧‧本體
103‧‧‧柱
104‧‧‧埋入式位元線
105‧‧‧字元線
106‧‧‧支撐物
107‧‧‧絕緣層
108‧‧‧第一源極/汲極區
109‧‧‧第二源極/汲極區

Claims (21)

  1. 一種半導體裝置之製造方法，該方法包含：蝕刻半導體基板以在該半導體基板中形成界定複數個活性區的多個球型溝槽(bulb-type trench)；在該等球型溝槽之每一者中形成支撐物；藉由形成通過每個活性區的溝槽來將該等複數個活性區的每個活性區劃分成一對本體線；及在該對本體線的每條本體線中形成位元線。
  2. 如申請專利範圍第1項之方法，其更包括：在形成該等位元線後，蝕刻該對本體線而形成一對柱，其中該對柱的每個柱包含通道區；及形成被連接至每個柱的上部的電容器。
  3. 如申請專利範圍第1項之方法，其中該球型溝槽的形成包括：蝕刻該半導體基板而形成由該等活性區的側壁所界定的複數個第一溝槽；將多個間隔物形成在該等側壁上；及蝕刻界定該等複數個第一溝槽的底部之該半導體基板的表面，而在與該等複數個第一溝槽的縱向實質地垂直的方向上形成複數個球(bulb)。
  4. 如申請專利範圍第1項之方法，其中該等支撐物包括絕緣材料。
  5. 如申請專利範圍第1項之方法，其中該等位元線的形成包括：同時蝕刻該對本體線之與該支撐物相鄰的多個 側壁而在該等側壁中形成一對開口；以金屬填入該等開口；及將該金屬及該對本體線退火而產生金屬矽化物位元線。
  6. 如申請專利範圍第1項之方法，其中將每個活性區劃分成一對本體線包括：將各活性區的厚度部分地蝕刻而形成該等溝槽；將多個間隔物形成在該等溝槽的側壁上；蝕刻界定該等溝槽的底表面之該等複數個活性區的表面而增加該等溝槽的深度；及蝕刻該對本體線之界定該等溝槽的側壁而形成在與該等溝槽的縱向垂直的方向上延伸的凹陷的下側壁。
  7. 如申請專利範圍第6項之方法，其更包括：在該等溝槽中形成導電層以使該等凹陷的下側壁被該導電層埋覆；及除了該等凹陷的下側壁外，從該等溝槽移除該導電層而在該等本體線的凹陷的下側壁中形成多條埋入式位元線。
  8. 一種半導體裝置之製造方法，該方法包含：將絕緣層形成在半導體基板上；將導電層形成在該絕緣層上；蝕刻該導電層以形成界定複數個活性區的多個第一溝槽；在該等溝槽的每一者中形成支撐物； 藉由形成通過每個活性區的第二溝槽來將複數個活性區的每個活性區劃分成一對本體線；及在該對本體線的每條本體線中形成位元線。
  9. 如申請專利範圍第8項之方法，其更包括：在形成該等位元線後，蝕刻該對本體線而形成一對柱，其中該對柱的每個柱包含通道區；及形成被連接至每個柱的上部的電容器。
  10. 如申請專利範圍第8項之方法，其中該等支撐物包括絕緣材料。
  11. 如申請專利範圍第8項之方法，其中將每個活性區劃分成一對本體線包括：將各活性區的厚度部分地蝕刻而形成該等第二溝槽；將多個間隔物形成在該等第二溝槽的側壁上；及蝕刻界定該等第二溝槽的底表面之該等複數個活性區的表面，而形成在與該等第二溝槽的縱向垂直的方向上延伸的凹陷的下側壁。
  12. 如申請專利範圍第11項之方法，其更包括：在該等溝槽中形成金屬層以使該等凹陷的下側壁被該金屬層埋覆；及除了該等凹陷的下側壁外，從該等溝槽移除該金屬層而在該等本體線的凹陷的下側壁中形成多條埋入式位元線。
  13. 如申請專利範圍第8項之方法，其中將每個活性區劃分成一對本體線包括： 將各活性區的厚度部分地蝕刻而形成該等第二溝槽；將多個間隔物形成在該對本體線的側壁上，該等側壁界定該等第二溝槽；及蝕刻界定該等第二溝槽的底表面之該等複數個活性區的表面而使該對本體線的下側壁凹陷。
  14. 如申請專利範圍第13項之方法，其中該等位元線的形成包括：在該等凹陷的下側壁中形成金屬層；及將該金屬層及該等凹陷的下側壁退火而形成埋入式金屬矽化物位元線。
  15. 一種半導體裝置，包含：半導體基板；活性區，係包含本體，形成在該半導體基板的表面上；柱，係形成在該本體上；支撐物，係埋在該活性區；及埋入式位元線，係形成在該本體中。
  16. 如申請專利範圍第15項之半導體裝置，其更包括：閘極，係用於垂直式通道電晶體，該垂直式通道電晶體係形成在該柱的側壁上；及電容器，係連接至該柱。
  17. 如申請專利範圍第15項之半導體裝置，其中該支撐物包含絕緣材料。
  18. 如申請專利範圍第15項之半導體裝置，其中該支撐 物係形成在於該活性區所形成的球型溝槽中。
  19. 如申請專利範圍第15項之半導體裝置，其中該支撐物的一部分在該本體與該半導體基板之間延伸。
  20. 如申請專利範圍第15項之半導體裝置，其更包括：防打穿絕緣層(punch-through prevention layer)，係形成在該半導體基板與該本體之間，其中該埋入式位元線的下部接觸該防打穿絕緣層。
  21. 如申請專利範圍第15項之半導體裝置，其中利用將該活性區一分為二的溝槽劃分該本體，且該半導體裝置更包括：埋在該溝槽中的絕緣層。
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