TW201349269A - 積層晶片電子元件、用於嵌裝該積層晶片電子元件之板體，及其封裝單元 - Google Patents

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Abstract

一種積層晶片電子元件包括：包含內部電極及介電層之陶瓷體；形成第一及第二外部電極，以長度方向包覆該陶瓷體兩端部位；主動層，其中，該內部電極係以相對方式予以設置在該主動層中，而該介電層係插置於該內部電極之間以形成電容；在該主動層之上部位及下部位，以厚度方向形成上包覆層及下包覆層，該下包覆層具有大於該上包覆層之厚度；以及與電容形成無關而設置於該下包覆層內之附加電極層。

Description

積層晶片電子元件、用於嵌裝該積層晶片電子元件之板體，及其封裝單元 [相關申請案交互參照]
本發明專利申請案主張向韓國智慧財產局於2012年5月30日提出申請之第10-2012-0057724號以及2012年8月16日提出申請之第10-2012-0089521號之韓國專利申請案的優先權，其中，所揭露之內容併入本說明書作為參考。
本發明係有關於一種用於降低積層晶片電子元件所產生之音頻雜訊的積層晶片電子元件、用於嵌裝該積層晶片電子元件之板體、以及其封裝單元。
多層電容器(亦即，一種積層晶片電子元件)包括在複數介電層之間形成的內部電極。
當直流或交流電壓施加於具有內部電極之多層電容器時，其中，該內部電極與該介電層交疊，且該介電層係插置於該內部電極之間，該內部電極之間會出現壓電效應產生振動。
當介電層之介電係數變大及晶片尺寸基於相同電容較大時，所產生的振動變得更強烈。所產生的振動係由多層電容器之外部電極轉移至印刷電路板(PCB)，其中，該多層電容器嵌裝於該印刷電路板上。
當該PCB振動所產生的雜訊含於音頻時，相應的振動聲音會讓使用者感到不舒服，此聲音即為已知的音頻雜訊。
為了降低音頻雜訊，本發明之發明人已深入研究在該 多層電容器內及該PCB有關之內部電極嵌裝方向。從研究結果得知，以該多層電容器之內部電極及該PCB平行之方向在該PCB上嵌裝多層電容器相較於以該內部電極與該PCB垂直之方向在該PCB上嵌裝該多層電容器會降低音頻雜訊。
然而，即使該多層電容器係以其該內部電極及該PCB平行之方向予以嵌裝在該PCB上，仍然會測量到音頻雜訊，且判斷為特定位準或更高位準，所以，進一步降低音頻雜訊仍為待研究的議題。
[先前技術文件]
(專利文件1)日本專利公開第1994-268464號
(專利文件2)日本專利公開第1994-215978號
(專利文件3)日本專利公開第1996-130160號
專利文件1揭露與PCB呈水平方向嵌裝之內部電極，但其技術特徵在於信號線之間的線距係經窄化，以降低高頻雜訊。同時，專利文件2及專利文件3揭露多層電容器中的上包覆層及下包覆層採用不同厚度。然而，先前技術文件並未建議任何用於降低音頻雜訊的動機或解決方案。再者，先前技術文件完全沒有揭露或預見積層晶片電容器之中央部位偏離主動層之中央部位的程度有多少、上包覆層與下包覆層的比率、下包覆層與陶瓷體厚度的比率、以及下包覆層與主動層厚度的比率等。
本發明之一方面提供作為積層晶片電容器之多層電 容器，其中，下包覆層厚於上包覆層，主動層之中央部位係經設置而在範圍內偏離陶瓷體之中央部位，以及該下包覆層包括附加電極層。
本發明之另一方面提供用於嵌裝積層晶片電子元件之板體，積層晶片電子元件係嵌裝於該板體上，而使得該積層晶片電子元件之內部電極及印刷電路板(PCB)呈水平，以及下包覆層係毗鄰該PCB，從而降低音頻雜訊。
本發明之另一方面提供積層晶片電子元件之封裝單元，其中，積層晶片電子元件之內部電極係以封裝片之接收部位之下表面為基礎而呈水平設置及對準。
根據本發明之一方面，提供一種積層晶片電子元件，係包括：包含內部電極及介電層之陶瓷體；以長度方向包覆該陶瓷體兩端部位而形成之第一及第二外部電極；主動層，其中，該等內部電極係以相對方式設置，而該等介電層係插置於該內部電極之間，用以形成電容；在該主動層之上及下部位以厚度方向形成上及下包覆層，該下包覆層之厚度大於該上包覆層之厚度；以及與電容形成無關而置於該下包覆層內的附加電極層，其中，當該陶瓷體之一半厚度界定為A、該下包覆層之厚度界定為B、該主動層之一半厚度界定為C、以及該上包覆層之厚度界定為D時，該上包覆層之厚度(D)滿足範圍D4μm(微米)，且該主動層中央部位偏離該陶瓷體中央部位的比率(B+C)/A滿足範圍1.069(B+C)/A1.763。
該上包覆層之厚度(D)與該下包覆層之厚度(B)的比率 (D/B)可滿足0.018D/B0.372。
該下包覆層之厚度(B)與該陶瓷體之一半厚度(A)的比率(B/A)可滿足0.215B/A1.553。
該主動層之厚度(C)與該下包覆層之厚度(B)的比率(C/B)可滿足0.135C/B3.987。用於區分上及下部位之記號係在該陶瓷體之上及下表面至少其中一面形成。
該附加電極層可包括：藉由以厚度方向層壓該第一外部電極，以長度方向朝內延伸之第一電極圖樣所形成之第一陣列電極層，而介電層係插置於該第一電極圖樣之間；以及藉由以厚度方向層壓該第二外部電極，以長度方向朝內延伸而面向該等第一電極圖樣之第二電極圖樣所形成之第二陣列電極，而該介電層係插置於該等第二電極圖樣之間。
該附加電極層可包括面向該第一外部電極及第二外部電極，並且以厚度方向予以層壓浮動電極層。
該附加電極層可由該第一外部電極或該第二外部電極以長度方向朝內延伸，以面向具有不同極性之該第二外部電極或該第一外部電極，且可以厚度方向予以層壓。
該附加電極層可為複數面向該第一外部電極及該第二外部電極，且以厚度方向予以層壓浮動電極層，以及該複數浮動電極層可以長度方向朝內面向。
該附加電極層可包括：藉由以厚度方向層壓該第一外部電極，以長度方向朝內延伸之第一電極圖樣所形成之第 一陣列電極層，而該介電層係插置於該等第一電極圖樣之間；藉由以厚度方向層壓該第二外部電極，以長度方向延伸面向該等第一電極圖樣之第二電極圖樣所形成之第二陣列電極層，而該介電層係插置於該等第二電極圖樣之間；以及於該第一陣列電極層及該第二陣列電極層之間形成，且面向該第一陣列電極層及該第二陣列電極層之浮動電極層。
該附加電極層可包括：分別由該第一外部電極及該第二外部電極以長度方向朝內延伸且彼此相對之第一電極圖樣及第二電極圖樣；以及置於該第一電極圖樣及該第二電極圖樣之間以相對方式設置之浮動電極圖樣，而介電層係插置於該浮動電極圖樣與該第一電極圖樣及該第二電極圖樣之間。
以長度方向形成於該第一電極圖樣及該第二電極圖樣之間的間隙可具有方向性，而使得該間隙以積層方向縮小及增大。
該附加電極層可包括：分別由該第一外部電極及該第二外部電極以長度方向朝內延伸，且彼此相對之第一電極圖樣及第二電極圖樣；以及第三電極圖樣及第四電極圖樣，該第三電極圖樣及第四電極圖樣係分別面向該第一電極圖樣及該第二電極圖樣而設置，且分別由該第一外部電極及該第二外部電極以長度方向朝內延伸以彼此相向，而該介電層係插置於該第一電極圖樣及該第二電極圖樣與該第三電極圖樣及該第四電極圖之間，其中，以長度方向介 於該第一電極圖樣及該第二電極圖樣之間的間隙，以及以長度方向介於該第三電極圖樣及該第四電極圖樣之間的間隙可以積層方向位移。
根據本發明之另一方面，提供一種積層晶片電子元件，係包括：於具有六面體形狀之陶瓷體的兩端部位，以長度方向形成之外部電極；形成於該陶瓷體內並包含複數彼此面向而設置之內部電極之主動層，而介電層係插置於該等內部電極之間以形成電容；於該主動層最上方內部電極之上部位形成上包覆層；於該主動層最下方內部電極之下部位形成且厚度大於該上包覆層厚度之下包覆層；以及置於該下包覆層內而無關於電容形成之附加電極層。
由於施加電壓時，介於該主動層之中央部位中產生之應力及該下包覆層中產生之應力之間的差異，反曲點(PI)係於該陶瓷體之兩端部位以長度方向形成，該兩端部位以厚度方向低於該陶瓷體之中央部位。
當該陶瓷體整體厚度之一半界定為A、該下包覆層之厚度界定為B、以及該主動層整體厚度之一半界定為C時，該主動層中央部位偏離該陶瓷體中央部位之比率(B+C)/A滿足1.069(B+C)/A1.763。
根據本發明之另一方面，提供一種用於嵌裝積層晶片電子元件的板體，係包含：根據本發明具體實施例之積層晶片電子元件；藉由焊接電性連接至該等外部電極之電極接墊；以及印刷電路板(PCB)，在該印刷電路板上形成該等電極接墊，以及該積層晶片電子元件係嵌裝在該等電子接 墊上，使得該等內部電極呈水平，且該下包覆層以厚度方向設置於比該上包覆層較低的位置。
由於施加電壓時，介於該主動層中央部位中所產生之應力及該下包覆層中所產生之應力之間的差異，於該陶瓷體兩端部位以長度方向形成反曲點(PI)，係低於該焊接之高度。
根據本發明之另一方面，提供一種封裝單元，係包含：根據本發明具體實施例之積層晶片電子元件；包含接收部位用以接收該積層晶片電子元件之封裝片，其中，該等內部電極係基於該接收部位之下表面呈水平對準而設置。
該封裝單元可復包含：耦接至該封裝片且包覆該積層晶片電子元件之封裝膜。
所接收該積層電子元件之封裝片可呈捲狀彎曲。
該接收部位內所接收之該等積層晶片電子元件中的每一個積層晶片電子元件皆經設置，而使得該積層晶片電子元件之下包覆層面向該接收部位的下表面。在該陶瓷體之上表面形成用於區分上及下部位之記號。
該接收部位中所接收之每一個積層晶片電子元件皆可具有方向性，而使得上包覆層及下包覆層中任何一層面向該接收部位之該下表面，以及於該陶瓷體上形成記號，以便允許方向性，其中，該上包覆層及下包覆層中之任何一層面向該接收部位之該下表面，而得以從外側識別。
現在將參照隨附圖式，詳細說明本發明之具體實施 例。然而，本發明可利用許多不同形式予以具體實施，並且不應該予以推斷受限於本說明書所提的具體實施例。更確切地說，這些具體實施例提供且將使本揭露徹底且完整，而且將充份傳達本發明之範疇給熟悉本技藝之人士。在圖式中，為了清晰起見，元件的形狀及大小會顯得誇張，以及相同之元件符號將於本說明書中使用，用以指定相同或相似的元件。
根據本發明具體實施例之積層晶片電子元件，可應用於多層陶瓷電容器、積層變阻器、熱敏電阻、壓電元件、積層基板、以及使用介電層且架構係為內部電極面向該介電層之類似元件，該介電層插置於該內部電極之間。
同樣地，具有相關具體實施例圖式所示，相同概念範疇內相同功能的元件將藉由使用相同的元件符號予以說明。
積層晶片電容器
第1圖係根據本發明具體實施例，顯示積層晶片電容器之示意性剖面透視圖。第2圖係為第1圖之積層晶片電容器以長度及厚度方向之剖面圖。第3圖係為第1圖之積層晶片電容器以表示維度之長度及厚度方向之示意性剖面圖。
請參閱第1至3圖，積層晶片電容器10可包括陶瓷體12、外部電極40、主動層60、上包覆層53及下包覆層55、以及附加電極層80。
藉由將導電膏塗敷於陶瓷坯片可製造該陶瓷體12，以 形成內部電極20，層壓陶瓷坯片並予以燒製，其中，各陶瓷坯片上皆具有所形成的內部電極20，藉由重複層壓複數介電層52及54以及內部電極22及24，可形成該陶瓷體12。
該陶瓷體12可具有六面體形狀。當燒製晶片時，陶瓷粉末呈皺縮，所以，該陶瓷體12之六面體形狀可能不具有完全筆直的線形，但仍可呈現實質六面體形狀。
為了闡明本發明之具體實施例，六面體的方向可界定如下：第1圖所繪之L、W、及T分別表示長度方向、寬度方向及厚度方向。於此，厚度方向可用於具有與積層方向一樣的相同概念，其中，介電層係以積層方向予以層壓。
第1圖之具體實施例具有矩形平行面體形狀之積層晶片的電容器10，其中，矩形平行面體形狀的長度大於寬度及厚度。
具有高K值-介電係數(介電常數)之陶瓷粉末可作為介電層50的材料，以便得到高電容量，可使用例如基於鈦酸鋇(BaTiO3)之粉末、基於鈦酸鍶(SrTiO3)之粉末、或類似的陶瓷粉末，但本發明未侷限於此。
可用含有金屬粉末之導電膏形成第一及第二外部電極42及44。銅(Cu)、鎳(Ni)、或銅鎳合金可作為內含於導電膏之金屬粉末所用的金屬，但本發明不特別侷限於此。
該內部電極20可包括第一內部電極22及第二內部電極24，以及該第一及第二內部電極22及24可分別電性連接至第一及第二外部電極42及44。
在此，該第一內部電極22及該第二內部電極24可分別包括以相對方式疊置的第一及第二電極圖樣部位222及242以及第一及第二導引部位224及244，介電層54(請參閱第1圖)係插置於該第一及第二電極圖樣部位222及242之間，以及該第一及第二導引部位224及244係分別外導至該第一及第二外部電極42及44。
該第一及第二電極圖樣部位222及242可以厚度方向予以相繼層壓，以構成在該陶瓷體12內形成電容的主動層60。
鑑於以長度方向及厚度方向之積層晶片電容器的剖面，有別於該主動層60的部位可予以界定為邊際部位。在該邊際部位之中，該主動層60以厚度方向的上及下邊際部位，可特別界定上包覆層53及下包覆層55。
類似在該第一內部電極22及該第二內部電極24之間形成的介電層52及54，當燒結陶瓷柸片時，可形成該上包覆層53及該下包覆層55。
包含該上包覆層53及該下包覆層55在內之複數介電層50處於燒結狀態以及毗鄰該介電層50可進行整合，而使得該介電層50之間的邊界在未使用掃瞄式電子顯微鏡(SEM)就不那麼明顯。
在本發明的具體實施例中，該下包覆層55之厚度可大於該上包覆層。亦即，與該上包覆層53相比較，藉由增加陶瓷柸片的積層數量，該低包覆層55之厚度可大於該上包覆層53。
因此，隨著該上包覆層53及該下包覆層55形成非對稱的架構，若電極未形成於該下包覆層55中，去積層或破裂缺陷會因主動層60及該下包覆層55燒結皺縮之間的收縮率差異而增加。
因此，內部電極層可予以加至該下包覆層55以降低該主動層60及該下包覆層55之間的收縮率差異，而得以降低音頻雜訊，以及降低去積層或破裂產生的效應。
該附加電極層80係為內部電極82設置於該下包覆層55內，未具有此種具有極性不同之內部電極之間插置介電層84而疊置的架構。因此，因該陶瓷體12兩端部位之外部電極42及44以長度方向影響、或者該主動層60形成電容所產生的雜散電容除外，該附加電極層80不會構成電容。
在本發明的具體實施例中，該附加電極層80在該下包覆層55內可為浮動電極層，該浮動電極層以厚度方向予以層壓，且面向該第一外部電極42及該第二外部電極44而與該第一外部電極42及該第二外部電極44之間沒有電性接觸。
參照第3圖所示，可以更清楚地界定本發明的具體實施例之積層晶片電容器。
首先，可界定該陶瓷體12整體厚度的一半為A、該下包覆層55之厚度為B、該主動層60整體厚度的一半為C、以及該上包覆層53之厚度為D。
該陶瓷體12之整體厚度未包括該外部電極40塗佈於 該陶瓷體12上表面ST及下表面SB之厚度。在本發明的具體實施例中，該陶瓷體12之上表面ST至下表面SB的一半距離(厚度)界定為A。
該下包覆層55之厚度B界定為以厚度方向從該主動層60最下方內部電極之下表面至該陶瓷體12下表面SB的距離。該上包覆層53之厚度D界定為以厚度方向從該主動層60最上方內部電極之上表面至該陶瓷體12上表面ST的距離。
在此，該主動層60之整體厚度意指從該主動層60最上方內部電極之上表面到該主動層60最下方內部電極之下表面的距離。C被界定為該主動層60的一半。
在本發明的具體實施例中，該上包覆層53之厚度可滿足D4微米之範圍。當D小於4微米時，該內部電極會從該陶瓷體12之上表面ST曝露，而導致成為不良品。
同樣地，在本發明的具體實施例中，該主動層60的中央部位偏離該陶瓷體12中央部位的比率(B+C)/A可滿足1.069(B+C)/A1.763。
於此，該主動層之中央部位可界定為中央線CLA上下1微米內，即介於該主動層60最上方內部電極上表面及該主動層60最下方內部電極下表面之間的中心點。
同樣地，該陶瓷體12之中央部位可界定為中央線CLC上下1微米內，而為介於該陶瓷體12上表面ST及下表面SB之間的中央點。
當不同極性之電壓施加至形成於積層晶片電容器10 兩端部位之第一及第二外部電極42及44時，該陶瓷體12因該介電層50之反向壓電效應以厚度方向擴張及收縮，而相對於該陶瓷體12以厚度方向擴張及收縮，該第一及第二外部電極42及44之兩端部位則因波以松(Poisson)效應而以厚度方向收縮及擴張。
於此，該主動層60之中央部位為在該第一及第二外部電極42及44之兩端部位以長度方向擴張及收縮至最大產生音頻雜訊的部位。
在本發明的具體實施例中，為了降低音頻雜訊，該主動層60的中央部位界定為在該陶瓷體12中央部位的外側。
同時，在本發明的具體實施例中，由於施加電壓時，在該主動層60中央部位產生的應力及該下包覆層55產生的應力之間的差異，反曲點可在該陶瓷體12兩端部位以長度方向形成，該陶瓷體12兩端部位係以厚度方向低於該陶瓷體12的中央部位。
為了降低音頻雜訊，在本發明的具體實施例中，該上包覆層厚度(D)與該下包覆層厚度(B)的比率(D/B)可滿足0.018D/B0.372。
同樣地，該下包覆層之厚度(B)與該陶瓷體之一半厚度(A)的比率(B/A)可滿足0.215B/A1.553。
該主動層之一半厚度(C)與該下包覆層之厚度(B)的比率(C/B)可滿足0.135C/B3.987。
同時，為了嵌裝厚度大於該上包覆層53之下包覆層55，使該下包覆層55毗鄰印刷電路板(PCB)的上表面，可 在該陶瓷體12上或下表面之至少其中之一形成用以區分上及下部位的記號。
用於嵌裝積層晶片電容器之板體
第4圖係為第1圖之積層晶片電容器嵌裝於該印刷電路板(PCB)上的示意性透視圖。第5圖係為第4圖之積層晶片電容器嵌裝於該PCB上之示意性平面圖。第6圖係為第4圖之積層晶片電容器嵌裝於該PCB上以長度及厚度方向之剖面圖。
根據本發明具體實施例，用以將積層晶片電容器嵌裝其上的板體100可包括該積層晶片電子元件10、電極接墊122及124、以及印刷電路板120。
該積層晶片電子元件10可為如上所述之積層晶片電容器，以及該積層晶片電容器10可嵌裝於該PCB上，使得該內部電極22及24平行於該PCB 120。
同樣地，該積層晶片電容器10可嵌裝於該PCB 120上，使得該積層晶片電容器10之陶瓷體12內厚度大於該上包覆層53之下包覆層55以厚度方向設置於比該上包覆層53較下面之處。
音頻雜訊在電壓施加於嵌裝於該PCB 120上之積層晶片電容器10時產生。於此，該電極接墊122及124的尺寸可決定使該第一及第二外部電極42及44分別與該電極接墊122及124連接之焊接142及144的用量，並且降低音頻雜訊。
第7圖係為第4圖之積層晶片電容器嵌裝於經施加電 壓即變形之PCB上的示意性剖面圖。
參照第7圖所示，隨著該積層晶片電容器10嵌裝於該PCB 120上，當不同極性的電壓施加於形成該積層晶片電容器10之兩端部位時，該陶瓷體12因該電極層50之反向壓電效應而以厚度方向擴張及收縮，相對於該陶瓷體12以厚度方向擴張及收縮，該第一及第二外部電極42及44則因波以松效應而以長度方向收縮及擴張。
同時，在本發明具體實施例中，由於該主動層60中央部位中所產生的應力及該下包覆層55中所產生的應力之間的差異，反曲點(PI)可以長度方向於該陶瓷體12之兩端部位形成，該兩端部位以厚度方向低於該陶瓷體12之中央部位。
該PI為該陶瓷體12外表面之相位改變時的點位。該PI之形成可等於或小於該電極接墊122及124上積層晶片電容器10之外部電極42及44上所形成之焊接142及144的高度。
於此，該主動層60之中央部位係根據電壓施加，使該陶瓷體12之兩端部位以長度方向擴張及收縮到最大的部位。
該附加電極層80因該外部電極42及44於該陶瓷體12兩端部位之影響，以長度方向所產生的雜散電容或該主動層60形成之電容可加速PI於該陶瓷體12兩端部位以長度方向形成。
在第7圖中，可看出該積層電容器10之兩端部位以長 度方向擴張至最大，以及當該積層晶片電容10之兩端部位以長度方向擴張至最大時，產生因擴張而伸展(thrusting)焊接142及144上部位朝外之力道□，並且藉由力道□向外側伸展而於該焊接142及144之下方部位產生伸展外部電極之收縮力道□。
因此，可在低於焊接高度的位置形成PI。
參照第5圖所示，介於該第一電極接墊122及該第二電極接墊124兩端部位之間的距離界定為L1，以及介於該積層晶片電容器10之第一外部電極42及第二外部電極44外表面之間的距離界定為L2。同樣地，介於該第一電極接墊122及第該二電極接墊124兩端部位之間的距離界定為W1，以及介於該第一外部電極42及該第二外部電極44外表面之間的距離界定為W2。
第8A圖係為相關技藝積層晶片電容器之內部電極及該PCB呈垂直嵌裝以及及該PCB呈水平嵌裝時音頻雜訊隨電極接墊尺寸變化之圖表。
參照第8A圖所示，可看出當該電極接墊之尺寸，亦即L1/L2，減少至等於或小於1.34及1.17時，若該積層晶片電容器中的內部電極水平地嵌裝於該PCB上時，音頻雜訊得以降低。
然而，可看出若該積層晶片電容器中內部電極垂直地嵌裝於該PCB上，則音頻雜訊並未大幅降低。
換句話說，該電極接墊之尺寸根據該積層晶片電容器之內部電極，在該PCB上之嵌裝呈水平或垂直對於降低音 頻雜訊有不同的趨向。
第8B圖係根據本發明具體實施例之積層晶片電容器嵌裝在該PCB上使得該內部電極對該PCB呈水平以及該下包覆層毗鄰該PCB時，音頻雜訊隨該電極接墊尺寸變化的圖表。
參照第8B圖所示，可看出即使該積層晶片電容器嵌裝於該PCB上，使得內部電極對PCB呈水平，根據該下包覆層之厚度是否比上包覆層之厚度還要厚而音頻雜訊仍然有所不同。因此，為了進一步降低音頻雜訊，可看得出來另一個參數是有必要的。 藉由控制該主動層中央部位偏離該積層晶片電容器中央部位的範圍大小，該上包覆層與該下包覆層之比率、該下包覆層與該陶瓷體厚度之比率、以及該下包覆層與該主動層厚度之比率等。
根據本發明之示例性具體實施例，可看出該主動層60之中央部位偏離該陶瓷體12之中央部位的比率((B+C)/A)滿足1.069(B+C)/A1.763，即使該電極接墊小而致使焊接用量少，仍得以充份降低音頻雜訊，以及在該電極接墊大時可再大幅降低音頻雜訊。
亦即，當該主動層60之中央部位偏離該陶瓷體12之中央部位的比率((B+C)/A)滿足1.069(B+C)/A1.763時，音頻雜訊可大幅降低而與該電極接墊的尺寸無關。在本說明書中，A、B及C分別表示該陶瓷體的一半厚度、該下包覆層之厚度以及該主動層的一半厚度。
瞭解這意味著當該主動層60之中央部位偏離該陶瓷體12之中央部位的比率((B+C)/A)滿足範圍1.069(B+C)/A1.763時，該積層晶片電容器之最大位移相應於該主動層60中央部位之陶瓷體12中央部位之上部位，因此，藉由焊接轉移至該PCB 120之位移得以減少，以降低音頻雜訊。
積層晶片電容器之封裝單元
第9圖係根據本發明具體實施例，將該積層晶片電容器嵌裝在封裝單元中的示意性透視圖，以及第10圖係為第9圖封裝單元呈捲狀彎曲的示意性剖面圖。
參照第9圖所示，根據本發明具體實施例，用於封裝積層晶片電容器的封裝單元200可包括具有接收部位224之封裝片220，於該接收部位224中接收該積層晶片電容器10。
封裝片220之接收部位具有相應於該電子元件10之形狀，以及該內部電極可以接收部位224之下表面225為基礎予以水平設置。
藉由電子元件對準裝置150而水平對準，並藉由傳輸裝置170移動至該封裝片220之內部電極的狀態，維持該積層晶片電容器10。因此，該內部電極可基於該接收部位224之下表面225水平設置。依此方式，該封裝片220中的所有該積層晶片電容器10可經設置在該封裝片220中具有相同的方向性。
該接收部位224中所接收的每一個積層晶片電容器10 可經設置而使該下包覆層55面向該接收部位224之下表面。同樣地，可在該陶瓷體12之上表面形成用於區分上部位及下部位之記號。
用於封裝該積層晶片電晶體之封裝單元200可復包括包覆該封裝片220之封裝膜240，於該封裝片220中，該電子元件10被接收而使得該內部電極基於該接收部位225之下表面水平而設置。
第10圖描繪呈捲狀彎曲用於封裝積層晶片電容器的封裝單元200。該封裝單元200可予以持續彎曲而成。
實驗性實施例
根據本發明具體實施例以及比較性實施例之多層陶瓷電容器(MLCC)如後文所述予以製造。
根據該實施例之多層陶瓷電容器，藉由以下步驟予以製造。
首先，包含如鈦酸鋇(BaTiO3)之類的漿體塗敷於載體膜，並接著使其乾燥，以製備複數厚度為1.8微米之陶瓷坯片。
其次，該內部電極係利用籂網(screen)在陶瓷柸片上將導電膏塗敷於鎳內部電極而形成。
大約層壓三百七十(370)個陶瓷柸片，其它各具有無助於形成電容之內部電極圖樣的陶瓷柸片，係層壓於其上形成內部電極，以形成於附加電極層之陶瓷柸片的下方。於此，可形成十至三十個附加電極層。
該積層(或積層體)在85℃壓力條件1000kgf/cm2的 狀況下，施予均衡擠壓(isostatic-pressed)。擠壓完成之陶瓷積層被切割成單獨晶片，且藉由切割出來的晶片，在大氣壓力下於230℃維持60個小時進行脫脂製程。
之後，在大氣壓力已下降之條件下，以低於Ni/NiO均衡氧氣分壓之10-11atm至10-10atm氧氣分壓予以燒製，致使內部電極氧化。在燒製運作之後，該積層晶片電容器之晶片尺寸(長×寬(L×W))為1.64mm×0.88mm(L×W,1608大小)。於此，製造容差定為長×寬±0.1mm，以及滿足製造容差之晶片音頻雜訊已在實驗中量測。
之後，晶片經歷如外部電極形成製程、電鍍製程之類的製程，以製造MLCC。
表一之資料係基於藉由掃描式電子顯微鏡(SEM)取得之影像，由該陶瓷體12之中央部位以寬度(W)方向開始，以長度方向(L)及厚度方向(T)取得之積層晶片電容器10 之陶瓷體12的中央部位之剖面的維度量測值。
於此，如上所述，A界定為該陶瓷體整體厚度之一半，B界定為該下包覆層之厚度，C界定為該主動層整體厚度之一半，以及D界定為該上包覆層之厚度。
為了量測音頻雜訊，每一片板體用以量測音頻雜訊之單一樣本(積層晶片電容器)從垂直方向予以辨別並嵌裝在該PCB上，且接著將板體嵌裝在量測夾具中。之後，使用功率直流電源供應器及信號產生器(或函數產生器)施加直流電壓及可變電壓於嵌裝在量測夾具中之樣本的兩端。藉由直接安裝於PCB之上的麥克風，量測音頻雜訊。
在表一中，「Add.electrode layer」意指樣本是否具有附加電極層。樣本1至13為沒有附加電極層之比較性樣本。樣本10至15具有對稱包覆架構之比較性樣本，該對稱包覆架構意指該下包覆層之厚度(B)幾乎近似於該上包覆層之厚度(D)。
根據本發明具有如第11圖所示之附加電極層的電極圖樣，樣本17至26為具體實施例，以及樣本16、27及28為比較性實施例，係具有如第11圖所示之附加電極層的電極圖樣。
樣本30至40係根據本發明具有如第12圖所示之附加電極層之類電極圖樣的具體實施例，以及樣本29、41及42係具有如第12圖所示之附加電極層之類電極圖樣的比較性實施例。
本發明之具體實施例可具有厚度(D)等於或大於4微 米之上包覆層53。若該上包覆層之厚度(D)小於4微米，則內部電極會從該陶瓷體12之上表面ST外曝而產生不良品。
當(B+C)/A等於或近似於1時意指該主動層之中央部位幾乎未偏離該陶瓷體之中央部位。具有對稱包覆架構(亦即，下包覆層之厚度(B)及上包覆層之厚度(D)幾乎一樣)之樣本1至3的(B+C)/A接近1。
(B+C)/A大於1的情況可意指該主動層之中央部位向上偏離該陶瓷體之中央部位，以及(B+C)/A小於1的情況可意指該主動層之中央部位向下偏離該陶瓷體之中央部位。
首先，可看出，樣本17至26以及30至40，亦即本發明中主動層的中央部位偏離該陶瓷體中央部位之比率((B+C)/A)滿足1.069(B+C)/A1.763以及形成附加電極的具體實施例，已使音頻雜訊徹底降至小於20dB，且沒有剥層亦無破裂。
可看出該主動層的中央部位偏離該陶瓷體的中央部位之比率((B+C)/A)小於1.069之樣本1、10至15、16以及29無關乎是否存在附加電極都具有高音頻雜訊的趨向。
可看出該主動層的中央部位偏離該陶瓷體的中央部位之比率((B+C)/A)滿足1.069(B+C)/A1.763但未形成附加電極的樣本2至9對於降低音頻雜訊看起來有效，但其中，某些樣本具有剥層或破裂。
比率(B+C)/A大於1.763之樣本27、28、41及42缺 少電容。亦即，樣本27、28、41及42之電容顯著小於目標電容。在表一中，「obtainment of Cap.」(亦即樣本電容相對於目標電容的比率)之「NG」意指樣本電容小於目標電容的80%，其中，目標電容定為100%。
該上包覆層厚度(D)及該下包覆層厚度(B)之比率大於0.372的比較性實施例沒有音頻雜訊降低效應。若比率D/B小於0.018，則該下方包覆層之厚度(B)過度大於該上包覆層之厚度(D)而會發生非預期剥層或者缺少電容。
可看出該下包覆層厚度(B)與該陶瓷體一半厚度(A)之比率滿足0.215B/A1.553或者該主動層一半厚度(C)對該下包覆層厚度(B)之比率滿足0.135C/B3.987以及未形成附加電極的樣本17至26以及30至40已大幅降低音頻雜訊並且沒有剥層亦無破裂。
該下包覆層厚度(B)與該陶瓷體一半厚度(A)之比率(B/A)小於0.215的樣本1、10至15、16以及29無論是否有附加電極層都不具有音頻雜訊降低效應。同樣地，當比率B/A超過1.553時，涉及目標電容之電容是無法取得的。
該主動層一半厚度(C)對該下包覆層厚度(B)之比率(C/B)超過3.987的樣本1、10至15、16以及29無論是否有附加電極層都無音頻雜訊降低效應。同樣地，當比率C/B小於0.135時，涉及目標電容之電容是無法取得的。
附加電極層之修改
附加電極層可以第11至18圖所示之各種形狀予以實現。
根據第11圖具體實施例之附加電極層80可為位於下包覆層55內浮動電極層，該浮動電極層以厚度方向層壓，且面向該第一外部電極42及該第二外部電極44而未與該第一外部電極42及該第二外部電極44呈電性接觸。
根據第12圖具體實施例之附加電極層80可包括第一陣列電極層83以及基於該陶瓷體12中央部位以長度方向面向該第一陣列電極層83而設置的第二電極層85。
該第一陣列電極層83可包括以長度方向由該第一外部電極42朝該陶瓷體12內側延伸之第一電極圖樣832及介電層834，並且於此，該第一電極圖樣832可以厚度方向予以層壓，而該介電層834係插置於該第一電極圖樣832之間。
該第二陣列電極層85可包括以長度方向由該第二外部電極44朝該陶瓷體12內側延伸而與該第一電極圖樣832相對之第二電極圖樣852及介電層854，該第二電極圖樣852可以厚度方向層壓，而該介電層854係插置於該第二電極圖樣852之間。
根據圖13具體實施例之附加電極層80可以長度方向由該第一外部電極42朝內延伸而與該第二外部電極44相對，且可以厚度方向層壓以致成形。
反之，該附加電極層80可以長度方向由該第二部電極44朝內延伸而與該第一外部電極42相對，且可以厚度方向層壓以致成形。
根據第14圖具體實施例之附加電極層80可予以實現 成為複數以厚度方向層壓之浮動電極層92及94，且面向該第一外部電極42及該第二外部電極44。面向該第一外部電極42及該第二外部電極44之內部電極圖樣922及942可以長度方向內朝該陶瓷體12相向。
根據第15圖具體實施例之附加電極層80可包括第一陣列電極層96、第二陣列電極層98及浮動電極層97。
該第一陣列電極層96可包括由該第一外部電極42以長度方向朝內延伸之第一電極圖樣962及介電層964，且該第一電極圖樣962可以厚度方向予以層壓，而該介電層964係插置於該第一電極圖樣962之間。
該第二陣列電極層98可包括由該第二外部電極44以長度方向朝內延伸而與該第一電極圖樣962相對之第二電極圖樣982及介電層984，且該第二電極圖樣982可以厚度方向予以層壓，而該介電層984係插置於該第二電極圖樣982之間。
該浮動電極層97可在該第一陣列電極層96及該第二陣列電極層86之間形成，並且可包括與該第一陣列電極層96及該第二陣列電極層98相對之電極圖樣972及介電層974。於此，該電極圖樣972可予以層壓，而該介電層984以厚度方向插置於該電極圖樣972之間。
根據第16圖的具體實施例之附加電極層80可包括分別由該第一外部電極42及該第二外部電極44以長度方向朝內延伸，而彼此相向之第一電極圖樣172及第二電極圖樣173，以及在該第一極圖樣172及該第二電極圖樣173 之間以相對方式設置浮動電極圖樣175，而該介電層174係插置於該浮動電極圖樣175與該第一電極圖樣172及該第二電極圖樣173之間。
亦即，根據本發明的具體實施例之附加電極層80可藉由以厚度方向層壓，形成該介電層174及介電層176，其中，在該介電層174上形成該第一電極圖樣172及該第二電極圖樣173，且在該介電層176上形成該浮動電極圖樣175。
與第16圖之附加電極層80類似，根據第17圖的具體實施例之附加電極層80可藉由以厚度方向層壓，形成該介電層174及該介電層176，其中，在該介電層174上形成該第一電極圖樣172及該第二電極圖樣173，且在該介電層176上形成該浮動電極圖樣175。
於此，該第一電極圖樣172及該第二電極圖樣173以長度方向相向時，形成間隙G、G’、以及G”可以積層方向予以增加。
或者，間隙G、G’、以及G”可以積層方向予以減少。
根據第18圖的具體實施例之附加電極層80可包括第一電極圖樣182、第二電極圖樣184、第三電極圖樣186及第四電極圖樣188。
該第一電極圖樣182及該第二電極圖樣184可以長度方向分別由該第一外部電極及該第二外部電極朝內延伸而彼此相對。
同樣地，該第三電極圖樣186及該第四電極圖樣188 可面向該第一電極圖樣182及該第二電極圖樣184而設置，而該介電層185係插置於該第三電極圖樣186及該第四電極圖樣188與該第一電極圖樣182及該第二電極圖樣184之間。該第三電極圖樣186及該第四電極圖樣188可分別由該第一外部電極及該第二外部電極以長度方向朝內延伸而彼此相對。
於此，以長度方向，在該第一電極圖樣182及該第二電極圖樣184之間形成間隙G，以及以長度方向，在該第三電極圖樣186及該第四電極圖樣188之間形成間隙G’，可以積層方向予以位移。
如上所述，在根據本發明的具體實施例之積層晶片電容器及用於嵌裝該積層晶片電容器之板體的實例中，音頻雜訊可與該電極接墊的尺寸無關而顯著地降低。
雖然本發明已結合具體實施例予以表示並說明，明顯可知熟悉本技藝之人士可施以修改及改變而不脫離如附加之申請專利範圍所界定之本發明之精神及範疇。
10‧‧‧積層晶片電容器
100‧‧‧板體
12‧‧‧陶瓷體
120‧‧‧印刷電路板
122、124‧‧‧電極接墊
142、144‧‧‧焊接
150‧‧‧電子元件對準裝置
170‧‧‧傳輸裝置
172、182、832、962‧‧‧第一電極圖樣
173、184、852、982‧‧‧第二電極圖樣
50、52、54174、176、185、84、834、854、964、984‧‧‧介電層
175‧‧‧浮動電極圖樣
186‧‧‧第三電極圖樣
188‧‧‧第四電極圖樣
20、22、24‧‧‧內部電極
200‧‧‧封裝單元
220‧‧‧封裝片
222‧‧‧第一電極圖樣部位
224‧‧‧第一導引部位
225‧‧‧下表面
240‧‧‧封裝膜
242‧‧‧第二電極圖樣部位
244‧‧‧第二導引部位
40‧‧‧外部電極
42‧‧‧第一外部電極
44‧‧‧第二外部電極
53‧‧‧上包覆層
55‧‧‧下包覆層
60‧‧‧主動層
80‧‧‧附加電極層
82‧‧‧內部電極
83、96‧‧‧第一陣列電極層
85、98‧‧‧第二陣列電極層
92、94‧‧‧浮動電極層
922、942‧‧‧內部電極圖樣
發明內容所述或其它本發明之範疇、特徵及其它優點係以實施方式搭配圖式所作的詳細說明而更能清楚理解，其中：第1圖係根據本發明具體實施例之積層晶片電容器的示意性剖面透視圖；第2圖係為第1圖之積層晶片電容器以長度及厚度方向的剖面圖； 第3圖係為第1圖之積層晶片電容器以表示維度之長度及厚度方向的示意性剖面圖；第4圖係為第1圖之積層晶片電容器嵌裝於印刷電路板(PCB)上的示意性透視圖；第5圖係為第4圖之積層晶片電容器嵌裝於該PCB上的示意性平面圖；第6圖係為第4圖之積層晶片電容器嵌裝於該PCB上在長度及厚度方向上的剖面圖；第7圖係為第4圖之積層晶片電容器嵌裝於經施加電壓即變形之PCB上的示意性剖面圖；第8A圖係為相關技藝積層晶片電容器之內部電極及該PCB呈垂直嵌裝以及與該PCB呈水平嵌裝時，顯示音頻雜訊隨電極接墊尺寸變化的圖表；第8B圖係根據本發明具體實施例之積層晶片電容器嵌裝在該PCB上，使得該內部電極對該PCB呈水平，以及下包覆層毗鄰該PCB時，音頻雜訊隨電極接墊尺寸變化的圖表；第9圖係根據本發明具體實施例，將積層晶片電容器嵌裝在封裝單元中的示意性透視圖；第10圖係為第9圖封裝單元呈捲狀彎曲的示意性剖面圖；第11圖係根據本發明具體實施例之附加電極層的示意性剖面圖；第12圖係根據本發明具體實施例，顯示該附加電極層 之第一變型的剖面圖；第13圖係根據本發明具體實施例，顯示該附加電極層之第二變型的剖面圖；第14圖係根據本發明具體實施例，顯示該附加電極層之第三變型的剖面圖；第15圖係根據本發明具體實施例，顯示該附加電極層之第四變型的剖面圖；第16圖係根據本發明具體實施例，顯示該附加電極層之第五變型的剖面圖；第17圖係根據本發明具體實施例，顯示該附加電極層之第六變型的剖面圖；第18圖係根據本發明具體實施例，顯示該附加電極層之第七變型的剖面圖；
10‧‧‧積層晶片電容器
42‧‧‧第一外部電極
44‧‧‧第二外部電極
60‧‧‧主動層
80‧‧‧附加電極層
100‧‧‧板體
120‧‧‧印刷電路板
122、124‧‧‧電極接墊
142、144‧‧‧焊接

Claims (24)

  1. 一種積層晶片電子元件，係包括：陶瓷體，包含內部電極及介電層；第一與第二外部電極，以長度方向形成第一及第二外部電極以包覆該陶瓷體兩端部位之；主動層，其中，該等內部電極係以相對方式予以設置，同時具有插置其間之該等介電層，用以形成電容；上包覆層及下包覆層，以厚度方向在該主動層之上部位及下部位形成；以及附加電極層，設置成與該下包覆層內電容之形成無關，其中，當該陶瓷體之一半厚度界定為A、該下包覆層之厚度界定為B、該主動層之一半厚度界定為C及該上包覆層之厚度界定為D，該上包覆層之厚度(D)滿足D4微米之範圍，以及該主動層中央部位偏離該陶瓷體中央部位的比率(B+C)/A滿足1.069(B+C)/A1.763之範圍。
  2. 如申請專利範圍第1項所述之積層晶片電子元件，其中，該上包覆層之厚度(D)與該下包覆層之厚度(B)之比率(D/B)滿足0.018D/B0.372。
  3. 如申請專利範圍第1項所述之積層晶片電子元件，其中，該下包覆層之厚度(B)與該陶瓷體之一半厚度(A)的比率(B/A)滿足0.215B/A1.553。
  4. 如申請專利範圍第1項所述之積層晶片電子元件，其 中，該主動層之一半厚度(C)與該下包覆層之厚度(B)的比率(C/B)滿足0.135C/B3.987。
  5. 如申請專利範圍第1項所述之積層晶片電子元件，其中，用於區分上部位及下部位的記號，係形成於該陶瓷體之上表面及下表面至少其中之一。
  6. 如申請專利範圍第1項所述之積層晶片電子元件，其中，該附加電極層包括：第一陣列電極層，藉由以厚度方向層壓由該第一外部電極以長度方向朝內延伸之第一電極圖樣所形成，同時具有插置於其間之介電層；以及第二陣列電極層，藉由以厚度方向層壓由該第二內部電極以長度方向朝內延伸之第二電極圖樣以面向該等第一電極圖樣所形成，同時具有插置於其間之介電層。
  7. 如申請專利範圍第1項所述之積層晶片電子元件，其中，該等附加電極層包括面向該第一外部電極及第二外部電極，並且以厚度方向予以層壓浮動電極層。
  8. 如申請專利範圍第1項所述之積層晶片電子元件，其中，該等附加電極層由該第一外部電極或該第二外部電極以長度方向朝內延伸，以面向具有不同極性之該第二外部電極或該第外部電極，並且以厚度方向予以層壓。
  9. 如申請專利範圍第1項所述之積層晶片電子元件，其中，該等附加電極為複數面向該第一外部電極及該第二外部電極，且以厚度方向予以層壓該浮動電極層，以及 該複數浮動電極層以長度方向朝內面向。
  10. 如申請專利範圍第1項所述之積層晶片電子元件，其中，該等附加電極層包括：第一陣列電極層，藉由以厚度方向層壓該第一外部電極，以長度方向朝內延伸之第一電極圖樣所形成，同時具有插置於其間之介電層；第二陣列電極層，藉由以厚度方向層壓由該第二外部電極，以長度方向朝內延伸，面向該等第一電極圖樣之第二電極圖樣所形成，同時具有插置於其間之介電層；以及浮動電極層，於該第一陣列電極層及該第二陣列電極層之間形成，且面向該第一陣列電極層及該第二陣列電極層。
  11. 如申請專利範圍第1項所述之積層晶片電子元件，其中，該等附加電極層包括：分別由該第一外部電極及該第二外部電極以長度方向朝內延伸且彼此相對之第一電極圖樣及第二電極圖樣；以及於該第一電極圖樣及該第二電極圖樣之間以相對方式放置之浮動電極圖樣，而該介電層係插置於該浮動電極圖樣及該第一電極圖樣及該第二電極圖樣之間。
  12. 如申請專利範圍第11項所述之積層晶片電子元件，其中，於該第一電極圖樣及該第二電極圖樣之間，以長度方向形成的間隙具有方向性，而使得該間隙以積層方向 縮小及增大。
  13. 如申請專利範圍第1項所述之積層晶片電子元件，其中，該等附加電極層包括：第一電極圖樣及第二電極圖樣，分別由該第一外部電極及該第二外部電極以長度方向朝內延伸，且彼此相對；以及第三電極圖樣及第四電極圖樣，係分別面向該第一電極圖樣及該第二電極圖樣而設置，同時具有插置於其間之介電層，並且係分別由該第一外部電極及該第二外部電極以長度方向朝內延伸以彼此面向，其中，以長度方向介於該第一電極圖樣及該第二電極圖樣之間的間隙以及以長度方向介於該第三電極圖樣及該第四電極圖樣之間的間隙以積層方向位移。
  14. 一種積層晶片電子元件，係包括：外部電極，以長度方向形成於具有六面體形狀之陶瓷體的兩端部位；主動層，係形成於該陶瓷體內並包含複數彼此面向而設置內部電極，同時具有插置於其間之介電層；上包覆層，係形成在該主動層之最上方內部電極之上部位；下包覆層，係形成在該主動層之最下方內部電極之下部位，並具有大於該上包覆層厚度之厚度；以及附加電極層，係設置成與該下包覆層內電容之形成無關。
  15. 如申請專利範圍第14項所述之積層晶片電子元件，其中，由於施加電壓時，介於該主動層之中央部位中產生之應力及該下包覆層中產生之應力之間的差異，於該陶瓷體之兩端部位以長度方向形成反曲點(PI)，該兩端部位係以厚度方向低於該陶瓷體之中央部位。
  16. 如申請專利範圍第14項所述之積層晶片電子元件，其中，當該陶瓷體整體厚度之一半界定為A、該下包覆層之厚度界定為B、以及該主動層整體厚度之一半界定為C時，該主動層中央部位偏離該陶瓷體中央部位之比率(B+C)/A滿足1.069(B+C)/A1.763。
  17. 一種用於嵌裝積層晶片電子元件的板體，係包括：申請專範圍第1或14項所述之積層晶片電子元件；電極接墊，藉由焊接電性連接至該等外部電極；以及印刷電路板(PCB)，係在該印刷電路板上形成該等電極接墊，以及該積層晶片電子元件係嵌裝在該等電子接墊上，使得該等內部電極呈水平，且該下包覆層以厚度方向設置於比該上包覆層較低的位置。
  18. 如申請專利範圍第17項所述之板體，其中，由於施加電壓時，介於該主動層中央部位中所產生之應力及該下包覆層中所產生之應力之間的差異，於陶瓷體兩端部位以長度方向形成反曲點(PI)，係低於該焊接之高度。
  19. 一種封裝單元，係包括：申請專利範圍第1或14項所述之積層晶片電子元 件；以及封裝片，用以接收該積層晶片電子元件之包括接收部位；其中，該等內部電極係基於該接收部位之下表面呈水平對準而設置。
  20. 如申請專利範圍第19項所述之封裝單元，復包括：封裝膜，耦接至該封裝片且包覆該積層晶片電子元件。
  21. 如申請專利範圍第19項所述之封裝單元，其中，所接收的該積層晶片電子元件之封裝片呈捲狀彎曲。
  22. 如申請專利範圍第19項所述之封裝單元，其中，該接收部位中所接收之該等積層晶片電子元件中的每一個積層晶片電子元件皆經設置，而使得該積層晶片電子元件之下包覆層面向該接收部位的下表面。
  23. 如申請專利範圍第22項所述之封裝單元，其中，在該陶瓷體之上表面形成用於區分上及下部位之記號。
  24. 如申請專利範圍第19項所述之封裝單元，其中，該接收部位中所接收之該等積層晶片電子元件中的每一個積層晶片電子元件皆具有方向性，而使得該上包覆層及該下包覆層中任何一層面向該接收部位之下表面，以及於該陶瓷體上形成記號，以便允許方向性，其中，該上包覆層及該下包覆層中之任一層面向該接收部位之該下表面，而得以從外側識別。
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