TW201320290A - 在半導體晶粒上用於電鍍特徵的熔合匯流排 - Google Patents

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Abstract

一種用於形成一半導體結構之方法包括：在一半導體基板上方形成複數個熔絲(208)；在該半導體基板上方形成複數個互連層(400至408)且在該複數個互連層上方形成複數個互連墊(502)。圍繞在該半導體基板(302)中及該半導體基板(302)上形成之作用電路、互連墊(502)及熔絲(208、320)形成一密封環(202)。將每一熔絲(208、320)電連接至一對應互連墊(502)及該密封環(202)。當每一熔絲(208)處於一導電狀態時，該熔絲(208)將該對應互連墊(502)電連接至該密封環(202)。

Description

在半導體晶粒上用於電鍍特徵的熔合匯流排
本發明一般而言係關於半導體器件，且更具體而言係關於電鍍用於半導體器件之互連墊。
為在一半導體晶圓上電鍍諸如互連或接合墊之特徵，必須將電鍍匯流排添加至該晶圓之頂表面上且然後在電鍍程序完成之後移除該等電鍍匯流排。該等匯流排之施加及移除增加成本。
已尋求對Au-Al線接合之一替換。開發用於接合墊之墊上冶金(Over Pad Metallurgy，OPM)程序以達成Au-Au及Cu-Au接合。當前，OPM沈積限於無電極電鍍程序，此乃因尚未設想出用於將個別接合墊連接至一電鍍匯流排之一方法且傳統圖案電鍍程序成本昂貴。
因此，在某些實施例中，如圖1至圖13中所展示及本文中所闡述，一種用於形成一半導體結構之一方法包括：在一半導體基板上方形成複數個熔絲208；在該半導體基板上方形成複數個互連層400至408且在該複數個互連層上方形成複數個互連墊502。圍繞在半導體基板302中及半導體基板302上形成之作用電路、互連墊502及熔絲208、320形成一密封環202。將每一熔絲208、320電連接至一對應互連墊502及密封環202。當每一熔絲208處於一導電狀態時，熔絲208將對應互連墊502電連接至密封環202。
在另一態樣中，在每一熔絲208處於該導電狀態時，提供電流穿過密封環202且穿過熔絲208中之每一者到達互連墊502中之每一者以在互連墊502中之每一者上電鍍一導電層602。
在另一態樣中，在提供電流以電鍍導電層602之步驟之後，提供電流穿過互連墊502之至少一子組以將電連接至互連墊502之該子組之熔絲208之一狀態改變至一非導電狀態。
在另一態樣中，依序施加電流穿過互連墊502之不同子組以將電連接至互連墊502之不同子組之熔絲208之一狀態改變至一非導電狀態直至每一熔絲208處於一非導電狀態為止。
在另一態樣中，互連墊502、熔絲208及密封環202形成於一半導體晶圓之一第一晶粒102內。形成第二複數個熔絲320。在互連層400至408之頂表面處形成第二複數個互連墊502。形成環繞在半導體基板302中及半導體基板302上形成之第二作用電路、第二互連墊502及第二熔絲320之一第二密封環202。每一熔絲320電連接至一對應互連墊502及第二密封環202。第二熔絲320中之每一者處於一導電狀態。熔絲320將第二互連墊502中之對應互連墊502電連接至第二密封環202。第二互連墊502、第二熔絲320及第二密封環202形成於毗鄰第一晶粒102的半導體晶圓之一第二晶粒102內。
在另一態樣中，形成將第一密封環202電連接至第二密 封環202之一密封環互連件214。在第一晶粒102與第二晶粒102之間的一劃線深蝕道206內形成密封環互連件214。
在另一態樣中，在每一熔絲208及第二熔絲320處於導電狀態時，提供電流穿過密封環202、第二密封環202、熔絲208中之每一者、熔絲320中之每一者到達互連墊502中之每一者及第二互連墊502中之每一者以在互連墊502及第二互連墊502中之每一者上電鍍一導電層602。
在另一態樣中，在於互連墊502中之每一者及第二互連墊502中之每一者上形成導電層602之後，將每一熔絲208及第二熔絲320之一狀態改變至一非導電狀態。
在另一態樣中，將每一熔絲208及第二熔絲320之狀態改變至非導電狀態之步驟包括：依序施加電流至第一互連墊502及第二互連墊502中之每一者之子組。
在另一態樣中，在將每一熔絲208及第二熔絲320之狀態改變至非導電狀態之步驟之後，測試並單粒化第一晶粒102及第二晶粒102。
在另一實施例中，如圖1至圖13中所展示及本文中所闡述，一種用於形成一半導體結構之方法包括：在一半導體基板302上方形成一閘極電極304及一熔絲208；在閘極電極304及熔絲208上方形成一介電層314；在介電層314中，形成一密封環202之一第一部分、至閘極電極304之一觸點306、至熔絲208之一第一端或端子之一第一觸點308及至熔絲208之一第二端或端子之一第二觸點310；在介電層314上方形成互連層400至互連層408，其中形成互連層400 至408包括：形成連續延伸穿過互連層400至408且連接至密封環202之第一部分的密封環202之一第二部分，其中密封環202透過互連層400至408中之至少一個互連層連接至第二觸點310；及在互連層400至408上方形成一互連墊502，其中互連墊502透過互連層400至408連接至第一觸點308。
在另一態樣中，在熔絲208處於一導電狀態時，提供電流穿過密封環202、穿過第二觸點310、穿過熔絲208、穿過第一觸點308且穿過互連層400至408到達互連墊502以在互連墊502上電鍍一導電層602。
在另一態樣中，在提供電流以在互連墊502上電鍍導電層602之步驟之後，將熔絲208之狀態自導電狀態改變至一非導電狀態。
在另一態樣中，改變熔絲208之狀態之步驟包括：提供一電流穿過經電鍍導電層602及互連墊502到達熔絲208以將該狀態改變至非導電狀態。
在另一態樣中，在半導體基板302上方形成閘極電極304及熔絲208之步驟包括：在半導體基板302上方形成一第二導電層；及圖案化該第二導電層以由該第二導電層形成閘極電極304及熔絲208兩者。
在另一態樣中，將熔絲208進一步特徵化為一多晶矽熔絲208。
在另一態樣中，閘極電極304、熔絲208、互連墊502及密封環202在一第一晶粒102內，且形成閘極電極304及熔 絲208之步驟包括：在半導體基板上方於毗鄰第一晶粒102之一第二晶粒102中形成一第二熔絲320，其中介電層314形成於第二熔絲320上方。形成密封環202之第一部分、至閘極電極304之觸點306、至熔絲208之第一端或端子之第一觸點308及至熔絲208之第二端或端子之第二觸點310之步驟包括：在介電層314中，形成一第二密封環202之一第一部分、至第二熔絲320之一第一端或端子之一第一觸點308及至第二熔絲320之一第二端或端子之一第二觸點318。形成互連層400至408之步驟包括：形成連續延伸穿過互連層400至408且連接至第二密封環202之第一部分的第二密封環202之一第二部分，其中第二密封環202透過互連層400至408中之至少一個互連層連接到至第二熔絲320之第二端或端子之第二觸點318。形成互連墊502之步驟包括：在互連層400至408上方形成一第二互連墊502，其中第二互連墊502透過互連層400至408連接至第二熔絲320之第一端或端子之第一觸點，其中第二熔絲320、第二互連墊502及第二密封環202在第二晶粒102內。
在另一態樣中，執行形成互連層400至408之步驟以使得密封環202透過第一晶粒102與第二晶粒102之間的一劃線深蝕道206中的互連層400至408中之至少一個互連層連接至第二密封環202。
在另一態樣中，在熔絲208及第二熔絲320處於導電狀態時，提供電流穿過密封環202、穿過熔絲208且穿過互連層400至408到達互連墊502且穿過第二密封環202、穿過第二 熔絲320且穿過互連層400至408到達第二互連墊502以在互連墊502及第二互連墊502上電鍍一導電層602。在提供電流以在互連墊502及第二互連墊502上電鍍一導電層602之步驟之後，將熔絲208及第二熔絲320中之每一者之一狀態自導電狀態改變至一非導電狀態。
在又一實施例中，如圖1至圖13中所展示及本文中所闡述，一種用於形成一半導體結構之方法包括：在一半導體基板302上形成複數個熔絲208；在半導體基板302及熔絲208上方形成複數個互連層400至408；在互連層400至408之一頂表面處形成複數個互連墊502；形成一密封環202，其中密封環202環繞在半導體基板302中及半導體基板302上形成之作用電路、互連墊502及熔絲208，其中每一熔絲208耦合於互連墊502中之一對應互連墊502與密封環202之間，且其中當每一熔絲208處於一導電狀態時，熔絲208將對應互連墊502電連接至密封環。在每一熔絲208處於導電狀態時，提供電流穿過密封環202且穿過熔絲208中之每一者到達互連墊502中之每一者以在互連墊502中之每一者上電鍍一導電層602。在提供電流以電鍍導電層602之步驟之後，將熔絲208中之每一者之一狀態自導電狀態改變至一非導電狀態。
藉由參考附圖，熟習此項技術者可更好地理解本發明且明瞭其眾多目的、特徵及優點。
除非另有說明，否則在不同圖式中使用相同之參考符號 來指示相同之物項。圖中所展示之特徵未必按比例繪製。
下文陳述用於實施本發明之一方式之一詳細說明。該說明意欲圖解說明本發明而不應視為限制性。
本發明揭示一密封環或其他連續晶粒或晶圓結構與晶粒之頂表面上之個別墊之間的一熔合電鍍匯流排連接之實施例。一項實施例包括接近密封環結構之晶圓之作用層處之一多晶矽熔絲。該密封環之觸點直接連接至該多晶矽熔絲之第一端。電耦合至最頂部墊導電層之一金屬/導通體堆疊連接至熔絲鏈接之第二端。可將該金屬/導通體堆疊置於接合墊覆蓋區與密封環之間或將其置於接合墊正下方。可經由至置於稍後在鋸切程序期間移除之劃線深蝕道中之一共同金屬跡線之一電連接將晶圓上多個晶粒之密封環聚集在一起。
用於電鍍之電流流動穿過劃線深蝕道中之共同金屬跡線、密封環、多晶矽熔絲、金屬堆疊且到達接合墊。一旦完成電鍍程序，便可藉由用高於用於電鍍程序之電流之一電流過驅動熔絲而燒斷該熔絲。因此，可電解電鍍接合墊且然後使接合墊與電鍍匯流排隔離。可在晶圓探針測試期間執行熔絲過驅動程序，其中可將熔絲燒斷程序分階段或定序以進一步限制所需要之總電流。
圖1圖解說明其上形成有複數個積體電路(IC)晶粒102之半導體晶圓100之一實施例之一俯視圖。在圖1中用交叉陰影線展示IC晶粒102以區分IC晶粒102與晶圓100之圓形邊緣周圍之未使用部分。在晶圓100上電鍍跡線104以一柵格 圖案連接至形成於每一IC晶粒102之邊緣周圍之密封環108。每一跡線104之端可延伸進入且超出邊緣銲珠區106而到達晶圓100之邊緣。可藉由使用此項技術中已知之程序及工具選擇性地移除介電材料來曝露邊緣銲珠區106中之金屬互連層。參考圖2，根據一實施例，由圖1中之晶圓100之區域B描繪之一部分之額外細節之一局部俯視圖展示在四個IC晶粒102之一交叉點處具有密封環202、單粒化路徑204、劃線深蝕道206、熔絲208、互連墊210、作用區212及密封環互連件214之拐角部分。
密封環202置於IC晶粒102之周邊周圍以密封IC晶粒102之邊緣而隔開在處理期間影響良率且在已製作IC晶粒102之後影響IC晶粒102之效能之污染離子。另外，將密封環202接地至晶圓200之一基板(未展示)。在另一實施例中，密封環202透過一井植入物(未展示)連接至該基板。單粒化路徑204由劃線深蝕道206中之虛線展示以指示可使用一鋸及/或一雷射將IC晶粒102彼此分離之位置。
IC晶粒102之作用區212由密封環202之周邊內部之一虛線描繪且包含用於一半導體器件之功能性之電路(未展示)。舉例而言，作用區212可包含用於邏輯或記憶體功能之電路。互連墊210耦合至作用區212中之電路且通常圍繞作用區212之內部周界配置成一或多列。熔絲208中之每一者耦合在一對應互連墊210與密封環202之間。每一密封環互連件214之一端耦合至一第一密封環202且密封環互連件214之另一端跨越劃線深蝕道206耦合至另一密封環202。 因此，密封環202直接地或藉由密封環互連件214間接地彼此互連。
圖3係根據本發明之一實施例晶圓200在一製造階段之後的一局部側視剖面圖。劃線深蝕道206以及第一及第二作用區212由垂直虛線描繪。晶圓200包含形成於基板302上方之介電層314、具有一閘極電極304及觸點306之電晶體以及熔絲208、320。穿過介電層314形成至本文中進一步闡述之對應組件之包含閘極觸點306、導電導通體308、310、312、316、318之電互連件。展示閘極電極304作為可包含於作用區212中之各種類型作用電路中之一者之一實例。基板302可係具有一作用區212之任一適合矽或絕緣體上矽(SOI)基板，諸如塊體矽基板、一砷化鎵基板或類似基板。
熔絲208、320之一第一端部分定位於各別作用區212中，且熔絲208、320之一第二端部分定位於各別作用區212與劃線深蝕道206之間。導通體308耦合至第一作用區212內部之熔絲208，而一對導通體310耦合至第一作用區212與劃線深蝕道206之間的熔絲208。另一導通體(未展示)耦合至第二作用區212內部之熔絲320，而一對導通體318耦合至第二作用區212與劃線深蝕道206之間的熔絲320。在基板302上形成有額外層時，導通體310將形成第一密封環202(圖2)之部分且導通體312將形成用於第一IC晶粒102之一裂痕停止件之部分。類似地，導通體318將形成第二密封環202(圖2)之部分且另一導通體316將形成用於第二IC 晶粒102之一裂痕停止件之部分。
圖4係圖3之晶圓在數個其他製造階段之後的一局部側視圖，該等其他製造階段包含形成未在圖4中詳細展示但包含可類似於金屬互連層402及導通體層404之交替金屬互連層及導通體層之若干(N)個互連層400。在一項實施例中，金屬互連層及導通體層之導電部分包含銅。在另一實施例中，金屬互連層之導電部分包含鋁且導通體層之導電部分包含鎢。可在毗鄰金屬互連層之導電部分之間形成任何數量的導通體。
垂直穿過互連層400中以及導通體層404、408中之介電層形成堆疊導通體306、308、310、312、316、318。在所展示之實施例中，在作用區212中，層402包含耦合至堆疊導通體308之金屬互連件410。在作用區212與劃線深蝕道206之間的區中，層402進一步包含：耦合至一對堆疊導通體310之金屬互連件418；耦合至導通體堆疊312之金屬互連件422；耦合至堆疊導通體316之金屬互連件434；及耦合至一對堆疊導通體318之金屬互連件438。
在作用區212中，層406包含耦合至堆疊導通體308之金屬互連件414。在作用區212與劃線深蝕道206之間的區中，層406進一步包含：耦合至堆疊導通體310之金屬互連件420；耦合至堆疊導通體312之金屬互連件424；耦合至堆疊導通體316之金屬互連件436；及耦合至一對堆疊導通體318之金屬互連件440。
另外，層406包含在劃線深蝕道206中之第一金屬互連件 426及第二金屬互連件430。層408包含耦合至層406中之各別金屬互連件426、430之導通體427、428、432、433。金屬互連件426及導通體427、428形成用於密封環互連件214(圖2)之一第一劃線深蝕道觸點429。金屬互連件430及導通體432、433形成用於密封環互連件214之一第二劃線深蝕道觸點435。
因此，藉由耦合於熔絲208、金屬互連件410、414之間的堆疊導通體308及耦合至金屬互連件414之一對導通體416在作用區212中形成電鍍匯流排部分417。電鍍匯流排部分417將互連墊210(圖2)耦合至作用區212中之熔絲208之第一端部分。作用區212中形成有用於IC晶粒102之其他互連墊之額外電鍍匯流排部分417，但在圖中未展示。此外，作用區212中形成有用於其他IC晶粒102之電鍍匯流排部分417，但在圖中未展示。
藉由連接至層314中之熔絲208且延伸穿過層400、404、408之該對堆疊導通體310在第一作用區212與劃線深蝕道206之間的區中形成第一邊緣密封件421。該對堆疊導通體310進一步連接至各別層402、406中之金屬互連件418、420。
因此，藉由自介電層314之底部延伸至介電層408之頂部且耦合至各別導電層402、406中之金屬互連件422、424之堆疊導通體312在邊緣密封件421與劃線深蝕道206之間的區中形成第一裂痕停止件425。
因此，藉由連接至介電層314中之熔絲320延伸穿過層 400、404、408之該對堆疊導通體318在第二作用區212與劃線深蝕道206之間的區中形成第二邊緣密封件442。該對堆疊導通體318進一步連接至各別層402、406中之金屬互連件438、440。
因此，藉由自介電層314之底部延伸至介電層408之頂部且耦合至各別導電層402、406中之金屬互連件434、436之堆疊導通體316在邊緣密封件442與劃線深蝕道206之間的區中形成第二裂痕停止件437。
密封環202環繞各別作用區212之周邊且可包含一各別邊緣密封件421、442且視情況包含裂痕停止件425、437。雖然已闡述用於晶圓100上之兩個毗鄰IC晶粒102之實例性密封環202，但圍繞IC晶粒102之周邊形成有額外密封環202以防止濕氣穿透進入各別IC晶粒102之作用區212中且提供至熔絲208及320之導電互連件。可形成額外裂痕停止件425、437以防止在單粒化(舉例而言，藉由一鋸或雷射)IC晶粒102時形成之裂痕穿透進入作用區212中。
圖5係圖4之晶圓在另一製造階段之後的一局部側視圖，在該製造階段期間在作用區212中於電鍍匯流排部分417之導通體416上方形成導電互連墊502。在該相同程序期間，在各別密封環202及導通體427、433上方形成電鍍匯流排觸點504、508；且在導通體428及432上方形成密封環互連件506，藉此導電互連密封環202、熔絲208、320、電鍍匯流排部分417及互連墊502。
然後，在介電層408及互連墊502、電鍍匯流排觸點 504、508及密封環互連件506上方形成鈍化層510。移除互連墊502及電鍍匯流排觸點504、508之部分上方之鈍化層510，但留下密封環互連件506上方之鈍化層510。
圖6係圖5之晶圓在另一製造階段之後的一局部側視圖，在該製造階段中使用習用電鍍方法在互連墊502及電鍍匯流排觸點504、508上形成或電鍍導電層602、604、606。在某些實施例中，藉由電鍍互連墊502及電鍍匯流排觸點504、508來形成導電層602、604、606。將一電位施加至密封環202(在圖1中亦稱作跡線104)以為電鍍程序提供所需之電流。在各項實施例中，可使用電鍍程序來電鍍諸如Ni、Ni-Au、Ni-Pd-Au、Cu、Cu-Pd之金屬或其他金屬。可使用熟習此項技術者已知的通常實踐之晶圓邊緣處理方法在晶圓製作程序中形成用於接觸電鍍工具之一金屬環。使互連墊502與密封環202電耦合。在電鍍程序期間使用之電流小於使熔絲208、320過載所需之電流。舉例而言，對於90 nm CMOS技術，可在電鍍一單個觸點墊期間使用2微安至10微安之範圍內之電流，而燒斷熔絲208、320需要40毫安至150毫安之範圍內之一電流。
圖7係圖6之晶圓在另一製造階段之後的一局部側視圖，在該製造階段中透過接觸導電層602之測試探針702將電流供應至互連墊502。可藉由接觸密封環202中之導電層604來做出使得電流能夠流動穿過熔絲208之一接地連接。該電流大於使熔絲208過載所需之電流，因此致使熔絲208失效且在作用區212中之電路與密封環202之間形成一開路 704。舉例而言，對於45 nm CMOS技術，可藉由由處於一1.5伏之一5微秒脈衝施加之100毫安之電流來使具有0.15微米寬度及1.0微米長度之主體尺寸之一熔絲過載。
圖8係圖7之晶圓在另一製造階段之後的一局部側視圖，在該製造階段期間將過載電流施加至連接至熔絲320之一互連墊(未展示)。熔絲320之失效在各別作用區212中之電路與密封環202之間形成一開路802。
可經由一各別導電層602將過載電流依序施加至每一互連墊502。使熔絲208、320過載所需之電流量少於損壞IC晶粒102上之作用電路所需之電流。
圖9係圖8之晶圓在另一製造階段之後的一局部側視圖，在該製造階段之後IC晶粒102已經單粒化且準備好封裝，舉例而言，該製造階段包含：將IC晶粒102附接至一引線框架或其他封裝基板(未展示)，在導電層602與該引線框架或其他封裝基板上之導電引線之間添加線接合，並將IC晶粒102囊封於一保護塗層中。
圖10係圖6之晶圓在另一製造階段之後的另一實施例之一局部剖面側視圖，在該製造階段期間在作用區212中於電鍍匯流排部分417之導通體416上方形成導電互連墊502。在該相同程序期間，在各別密封環202及導通體427、433上方形成電鍍匯流排觸點504、508；且在導通體428及432上方形成密封環互連件506，藉此導電互連密封環202、熔絲208、320、電鍍匯流排部分417及互連墊502。
然後，在介電層408及包含互連墊502、電鍍匯流排觸點504、508及密封環互連件506之金屬互連層1002上方形成鈍化層1004。移除互連墊502之一部分上方之鈍化層1004，但留下電鍍匯流排觸點504、508及密封環互連件506上方之鈍化層1004。因此，在該電鍍程序期間未曝露密封環互連件506之表面。不將金屬電鍍至密封環互連件506之表面上之優點在於不在劃線深蝕道中形成額外金屬。劃線深蝕道中之金屬可能在晶圓鋸切程序期間導致對晶粒之損壞。
然後，可藉由電鍍互連墊502在互連墊502上形成一導電層1006。將直流電位施加至密封環202以為電鍍程序提供所需之電流。互連墊502電耦合至密封環202。在該電鍍程序期間使用之電流小於使熔絲208、320過載所需之電流。
一旦該電鍍程序完成，便透過諸如接觸導電層1006之探針702(圖7)之一晶圓測試探針將電流施加至互連墊502以及其他互連墊(未展示)。以使得可控制施加至該晶圓之最大瞬時電流之一順序將該電流施加至該等互連墊。施加大於使熔絲208過載所需之電流之一電流以致使熔絲208失效且在作用區212中之電路與密封環202之間形成一開路。可藉由接觸電耦合至密封環202而非透過一介入熔絲208耦合至該密封環之另一互連墊之導電層1006來做出使得電流能夠流動穿過熔絲208之一接地連接。針對每一晶粒102之每一互連墊/熔絲組合重複測試及隨後誘導之熔絲失效程序。然後，可如先前所述單粒化並封裝IC晶粒102。
圖11係圖6之晶圓在一電鍍製造階段之後的另一實施例之一局部剖面側視圖，在該電鍍製造階段期間在互連墊502上方形成金屬互連件602，在電鍍匯流排觸點504、508上方形成金屬互連件604、606，且在密封環互連件506上方形成劃線深蝕道電鍍匯流排觸點1202。
圖12係圖1之晶圓之一局部俯視圖，其展示沿著連續密封環202以若干間隔而隔開之劃線深蝕道電鍍匯流排觸點1202。電鍍匯流排觸點1202提供用於在電鍍程序期間跨越晶圓均勻地施加電鍍電流之複數個觸點。
一旦電鍍程序完成，便經由諸如圖7之探針702之晶圓測試探針以使得可控制施加至晶圓之最大瞬時電流之一順序將大於使熔絲208過載所需之電流之一電流施加至導電層602以及其他互連墊(未展示)。可做出至劃線深蝕道電鍍匯流排觸點1202之一接地連接以使得電流能夠流動穿過熔絲208。針對每一晶粒102之每一互連墊/熔絲組合重複測試及隨後誘導之熔絲失效程序。然後，可按規定單粒化並封裝IC晶粒102。
圖13圖解說明可在圖2至圖12之晶圓中使用之熔絲208之一實施例之一俯視佈局圖。熔絲208包含第一端部分1302、中心部分1304及第二端部分1306。中心部分1304具有比端部分1302、1306窄之一剖面。第一端部分1302及第二端部分1306包含各別觸點308、310以提供互連墊電鍍匯流排部分417與邊緣密封電鍍匯流排部分421(圖4)之間的一電連接。注意，雖然展示六個觸點310及三個觸點308形成 每一電連接，但可使用任一數目及形狀之觸點來提供電連接。舉例而言，在另一實施例中，可藉由桿觸點做出至一或多個端部分之電連接。藉由驅動一足夠高之電流穿過熔絲208來燒斷熔絲208以導致熔絲208改變至一非導電狀態，藉此消除端部分1302、1306之間的電連接。
至此應瞭解，已提供用於形成及使用耦合至密封環202及互連墊502至508之多晶矽熔絲208、320作為用於半導體器件之電鍍匯流排之方法及結構。熔絲208、320之一端耦合至各別邊緣密封件421、442且熔絲208、320之另一端耦合至各別互連墊502。在一項實施例中，熔絲208、320之一端位於各別邊緣密封件421、442下方且熔絲208、320之另一端位於各別互連墊502下方。因此，熔絲208、320之添加不應影響IC晶粒102之大小。在另一實施例中，熔絲208、320之一端耦合至各別邊緣密封件421、442但不位於密封環202下面。在又一實施例中，熔絲208、320之另一端耦合至各別互連墊502，但不位於互連墊502下面。在再一實施例中，熔絲208、320可形成於複數個互連層400中之一層內。
當前已知的電鍍程序使用文本中所揭示之方法及結構中不需要之大量步驟。舉例而言，關於當前已知的方法，該等步驟包含：製作一晶圓、施加一電鍍匯流排、施加光阻劑、曝光並顯影待電鍍之元件、電鍍元件、剝除光阻劑、移除電鍍匯流排、測試晶圓之電連接及效能及單粒化IC晶粒。
相比而言，本發明之電鍍程序之實施例包含：製作具有耦合至密封環202之熔絲208、320之晶圓、電鍍曝露之元件、施加電流以燒斷耦合至一經電鍍元件之熔絲208、320、測試該晶圓上之IC晶粒之電連接及效能及將晶圓單粒化成個別IC晶粒。可使用與當前執行之形成作用電路及密封環202所需之程序相同之程序來製作新穎熔合電鍍匯流排結構之實施例且其不需要IC晶粒上之額外區域。在電鍍互連墊502之後燒斷熔絲之新穎程序將作用電路及互連墊502與密封環202切斷連接。因此，本文中所揭示之結構及方法之實施例提供電鍍之優點同時消除與電鍍相關聯之大部分程序步驟及成本。
由於實施本發明之裝置在很大程度上由熟習此項技術者已知的電子組件及電路構成，因此為理解及瞭解本發明之基本概念且為了不混淆或擾亂本發明之教示，將不在任何比以上所圖解說明之被視為必要之範圍大的範圍內解釋電路細節。
然本文參考特定實施例闡述了本發明，但可在不背離以下申請專利範圍中所陳述之本發明之範疇之情況下做出各種修改及改變。舉例而言，可將多晶矽熔絲耦合於一密封環與凸塊之間以用作用於倒裝晶片半導體器件之電鍍匯流排。因此，應將本說明書及各圖視作一說明性而非一限定性意義，且所有此等修改皆意欲包含於本發明之範疇內。本文中關於特定實施例所闡述之任何益處、優點或問題之解決方案並非意欲被理解為任何或所有請求項之一關鍵、 必需或基本特徵或元素。
如本文中所用，術語「耦合」並非意欲限於一直接耦合或一機械耦合。此外，在說明書及申請專利範圍中，術語「前部」、「後部」、「頂部」、「底部」、「在...上方」、「在...下方」及類似術語(若有的話)係用於闡述之目的而未必用於闡述永久的相對位置。應理解，如此使用之術語在適當情形下可互換，以使得本文中所闡述之本發明實施例能夠(例如)以不同於本文中所圖解說明或以其他方式闡述之彼等定向之定向而操作。此外，如本文中所用，將術語一(「a」或「an」)定義為一個或一個以上。此外，不應將申請專利範圍中諸如「至少一個」及「一或多個」之介紹性片語之使用理解為暗示由不定冠詞「一」介紹之另一請求項元素將任何含有此所介紹之請求項元素之特定請求項限於僅含有一個此元素之發明，甚至當同一請求項包含介紹性片語「一或多個」或「至少一個」及諸如「一」等不定冠詞時亦係如此。此同樣適用於定冠詞之使用。除非另有說明，否則使用諸如「第一」及「第二」之術語來任意區分此等術語所闡述之元素。因此，此等術語未必意欲指示此等元素之時間或其他優先次序。
100‧‧‧半導體晶圓/晶圓
102‧‧‧積體電路晶粒/第一積體電路晶粒/第二積體電路晶粒/晶粒/第一晶粒/第二晶粒
104‧‧‧電鍍跡線/跡線
106‧‧‧邊緣銲珠區
108‧‧‧密封環
200‧‧‧晶圓
202‧‧‧密封環/第一密封環/第二密封環
204‧‧‧單粒化路徑
206‧‧‧劃線深蝕道
208‧‧‧熔絲
210‧‧‧互連墊
212‧‧‧作用區/第一作用區/第二作用區
214‧‧‧密封環互連件
302‧‧‧半導體基板/基板
304‧‧‧閘極電極
306‧‧‧觸點/閘極觸點/堆疊導通體
308‧‧‧導電導通體/堆疊導通體/觸點/第一觸點
310‧‧‧導電導通體/導通體/堆疊導通體/觸點/第二觸點
312‧‧‧導電導通體/堆疊導通體
314‧‧‧介電層/層
316‧‧‧導電導通體/導通體/堆疊導通體
318‧‧‧導電導通體/堆疊導通體/第二觸點
320‧‧‧熔絲/第二熔絲
400‧‧‧互連層/層
402‧‧‧金屬互連層/層/導電層
404‧‧‧導通體層/層
406‧‧‧層/導電層
408‧‧‧導通體層/層/介電層
410‧‧‧金屬互連件
414‧‧‧金屬互連件
416‧‧‧導通體
417‧‧‧電鍍匯流排部分
418‧‧‧金屬互連件
420‧‧‧金屬互連件
421‧‧‧邊緣密封件/邊緣密封電鍍匯流排部分
422‧‧‧金屬互連件
424‧‧‧金屬互連件
425‧‧‧第一裂痕停止件/裂痕停止件/額外裂痕停止件
426‧‧‧金屬互連件/第一金屬互連件
427‧‧‧導通體
428‧‧‧導通體
429‧‧‧第一劃線深蝕道觸點
430‧‧‧金屬互連件/第二金屬互連件
432‧‧‧導通體
433‧‧‧導通體
434‧‧‧金屬互連件
435‧‧‧第二劃線深蝕道觸點
436‧‧‧金屬互連件
437‧‧‧第二裂痕停止件/裂痕停止件/額外裂痕停止件
438‧‧‧金屬互連件
440‧‧‧金屬互連件
442‧‧‧邊緣密封件
502‧‧‧互連墊
504‧‧‧電鍍匯流排觸點
506‧‧‧密封環互連件
508‧‧‧電鍍匯流排觸點
510‧‧‧鈍化層
602‧‧‧導電層
604‧‧‧金屬互連件
606‧‧‧金屬互連件
702‧‧‧探針/測試探針
704‧‧‧開路
802‧‧‧開路
1002‧‧‧金屬互連層
1004‧‧‧鈍化層
1006‧‧‧導電層
1202‧‧‧電鍍匯流排觸點
1302‧‧‧端部分/第一端部分
1304‧‧‧中心部分
1306‧‧‧端部分/第二端部分
圖1圖解說明半導體晶圓之一實施例之一俯視圖。
圖2係根據一實施例圖1之晶圓之額外細節之一局部俯視圖。
圖3係根據本發明之一實施例一晶圓在一製造階段之後 的一局部側視剖面圖。
圖4係圖3之晶圓在數個其他製造階段之後的一局部側視圖。
圖5係圖4之晶圓在另一製造階段之後的一局部側視圖。
圖6係圖5之晶圓在另一製造階段之後的一局部側視圖。
圖7係圖6之晶圓在另一製造階段之後的一局部側視圖。
圖8係圖7之晶圓在另一製造階段之後的一局部側視圖。
圖9係圖8之晶圓在另一製造階段之後的一局部側視圖。
圖10係圖4之晶圓在另一製造階段之後的另一實施例之一局部側視剖面圖。
圖11係圖4之該晶圓經過另一製造階段後另一實施例之一局部剖面側視圖。
圖12係圖11之晶圓在另一製造階段之後的一局部俯視圖。
圖13圖解說明可在圖2至圖12之晶圓中使用之一熔絲之一實施例之一俯視佈局示意圖。
202‧‧‧密封環/第一密封環/第二密封環
206‧‧‧劃線深蝕道
208‧‧‧熔絲
212‧‧‧作用區/第一作用區/第二作用區
302‧‧‧半導體基板/基板
304‧‧‧閘極電極
306‧‧‧觸點/閘極觸點/堆疊導通體
308‧‧‧導電導通體/堆疊導通體/觸點/第一觸點
310‧‧‧導電導通體/導通體/堆疊導通體/觸點/第二觸點
312‧‧‧導電導通體/堆疊導通體
314‧‧‧介電層/層
316‧‧‧導電導通體/導通體/堆疊導通體
318‧‧‧導電導通體/堆疊導通體/第二觸點
320‧‧‧熔絲/第二熔絲
400‧‧‧互連層/層
402‧‧‧金屬互連層/層/導電層
404‧‧‧導通體層/層
406‧‧‧層/導電層
408‧‧‧導通體層/層/介電層
410‧‧‧金屬互連件
414‧‧‧金屬互連件
416‧‧‧導通體
417‧‧‧電鍍匯流排部分
418‧‧‧金屬互連件
420‧‧‧金屬互連件
421‧‧‧邊緣密封件/邊緣密封電鍍匯流排部分
422‧‧‧金屬互連件
424‧‧‧金屬互連件
425‧‧‧第一裂痕停止件/裂痕停止件/額外裂痕停止件
426‧‧‧金屬互連件/第一金屬互連件
427‧‧‧導通體
428‧‧‧導通體
430‧‧‧金屬互連件/第二金屬互連件
432‧‧‧導通體
433‧‧‧導通體
434‧‧‧金屬互連件
436‧‧‧金屬互連件
437‧‧‧第二裂痕停止件/裂痕停止件/額外裂痕停止件
438‧‧‧金屬互連件
440‧‧‧金屬互連件
442‧‧‧邊緣密封件
502‧‧‧互連墊
504‧‧‧電鍍匯流排觸點
506‧‧‧密封環互連件
508‧‧‧電鍍匯流排觸點
510‧‧‧鈍化層
602‧‧‧導電層
604‧‧‧金屬互連件
606‧‧‧金屬互連件
702‧‧‧探針/測試探針
704‧‧‧開路

Claims (20)

  1. 一種用於形成一半導體結構之方法，其包括：在一半導體基板上方形成複數個熔絲；在該半導體基板上方形成複數個互連層且在該複數個互連層之一頂表面處形成複數個互連墊；及形成一密封環，其中該密封環環繞在該半導體基板中及該半導體基板上形成之作用電路、該複數個互連墊及該複數個熔絲，其中該複數個熔絲中之每一熔絲電連接至該複數個互連墊中之一對應互連墊及該密封環，且其中當該複數個熔絲中之每一熔絲處於一導電狀態時，該熔絲將該對應互連墊電連接至該密封環。
  2. 如請求項1之方法，其進一步包括：在該複數個熔絲中之每一熔絲處於該導電狀態時，提供電流穿過該密封環且穿過該複數個熔絲中之每一者到達該複數個互連墊中之每一者以在該複數個互連墊中之每一者上電鍍一導電層。
  3. 如請求項2之方法，其進一步包括：在提供電流以電鍍該導電層之該步驟後，提供電流穿過該複數個互連墊之至少一子組以將電連接至該複數個互連墊之該子組之該等熔絲之一狀態改變至一非導電狀態。
  4. 如請求項3之方法，其進一步包括：依序施加電流穿過該複數個互連墊之不同子組以將電連接至該複數個互連墊之該等不同子組之該等熔絲之一 狀態改變至一非導電狀態直至該複數個熔絲中之每一熔絲處於一非導電狀態為止。
  5. 如請求項1之方法，其中該複數個互連墊、該複數個熔絲及該密封環形成於一半導體晶圓之一第一晶粒內，該方法進一步包括：形成第二複數個熔絲；在該複數個互連層之該頂表面處形成第二複數個互連墊；及形成一第二密封環，其中該第二密封環環繞在該半導體基板中及該半導體基板上形成之第二作用電路、該第二複數個互連墊及該第二複數個熔絲，其中該第二複數個熔絲中之每一熔絲電連接至該第二複數個互連墊中之一對應互連墊及該第二密封環，其中當該第二複數個熔絲中之每一熔絲處於一導電狀態時，該熔絲將該第二複數個互連墊中之該對應互連墊電連接至該第二密封環，且其中該第二複數個互連墊、該第二複數個熔絲及該第二密封環形成於毗鄰該第一晶粒的該半導體晶圓之一第二晶粒內。
  6. 如請求項5之方法，其進一步包括：形成將該第一密封環電連接至該第二密封環之一密封環互連件，其中該密封環互連件形成於該第一晶粒與該第二晶粒之間的一劃線深蝕道中。
  7. 如請求項6之方法，其進一步包括：在該複數個熔絲及該第二複數個熔絲中之每一熔絲處 於該導電狀態時，提供電流穿過該密封環、該第二密封環、該複數個熔絲中之每一者及該第二複數個熔絲中之每一者到達該複數個互連墊中之每一者及該第二複數個互連墊中之每一者以在該複數個互連墊及該第二複數個互連墊中之每一互連墊上電鍍一導電層。
  8. 如請求項7之方法，其進一步包括：在於該複數個互連墊及該第二複數個互連墊中之每一互連墊上形成該導電層之後，將該複數個熔絲及該第二複數個熔絲中之每一熔絲之一狀態改變至一非導電狀態。
  9. 如請求項8之方法，其中將該複數個熔絲及該第二複數個熔絲中之每一熔絲之該狀態改變至該非導電狀態之該步驟包括：依序施加電流至該複數個互連墊及該第二複數個互連墊中之每一者之子組。
  10. 如請求項9之方法，其進一步包括：在將該複數個熔絲及該第二複數個熔絲中之每一熔絲之該狀態改變至該非導電狀態之該步驟之後，單粒化該第一晶粒及該第二晶粒。
  11. 一種用於形成一半導體結構之方法，其包括：在一半導體基板上方形成一閘極電極及一熔絲；在該閘極電極及該熔絲上方形成一介電層；在該介電層中，形成一密封環之一第一部分、至該閘極電極之一觸點、至該熔絲之一第一端子之一第一觸點 及至該熔絲之一第二端子之一第二觸點；在該介電層上方形成複數個互連層，其中形成該複數個互連層包括：形成連續延伸穿過該複數個互連層且連接至該密封環之該第一部分的該密封環之一第二部分，其中該密封環透過該複數個互連層中之至少一個互連層連接至該第二觸點；及在該複數個互連層上方形成一互連墊，其中該互連墊透過該複數個互連層連接至第一觸點。
  12. 如請求項11之方法，其進一步包括：在該熔絲處於一導電狀態時，提供電流穿過該密封環、穿過該第二觸點、穿過該熔絲、穿過該第一觸點且穿過該複數個互連層到達該互連墊以在該互連墊上電鍍一導電層。
  13. 如請求項12之方法，其進一步包括：在提供該電流以在該互連墊上電鍍該導電層之該步驟之後，將該熔絲之一狀態自該導電狀態改變至一非導電狀態。
  14. 如請求項13之方法，其中改變該熔絲之該狀態之該步驟包括：提供一電流穿過該經電鍍導電層及該互連墊到達該熔絲以將該狀態改變至該非導電狀態。
  15. 如請求項11之方法，其中在該半導體基板上方形成該閘極電極及該熔絲之該步驟包括：在該半導體基板上方形成一第二導電層；及 圖案化該第二導電層以由該第二導電層形成該閘極電極及該熔絲兩者。
  16. 如請求項11之方法，其中將該熔絲進一步特徵化為一多晶矽熔絲。
  17. 如請求項11之方法，其中該閘極電極、該熔絲、該互連墊及該密封環在一第一晶粒內，且其中：形成該閘極電極及該熔絲之該步驟包括：在該半導體基板上方於毗鄰該第一晶粒之一第二晶粒中形成一第二熔絲，其中該介電層形成於該第二熔絲上方；形成該密封環之該第一部分、至該閘極電極之該觸點、至該熔絲之該第一端子之該第一觸點及至該熔絲之該第二端子之該第二觸點之該步驟包括：在該介電層中，形成一第二密封環之一第一部分、至該第二熔絲之一第一端子之一第一觸點及至該第二熔絲之一第二端子之一第二觸點；形成該複數個互連層之該步驟包括：形成連續延伸穿過該複數個互連層且連接至該第二密封環之該第一部分的該第二密封環之一第二部分，其中該第二密封環透過該複數個互連層中之至少一個互連層連接至該第二熔絲之該第二端子之該第二觸點；且形成該互連墊之該步驟包括：在該複數個互連層上方形成一第二互連墊，其中該 第二互連墊透過該複數個互連層連接至該第二熔絲之該第一端子之該第一觸點，且其中該第二熔絲、該第二互連墊及該第二密封環在該第二晶粒內。
  18. 如請求項17之方法，其中執行形成該複數個互連層之該步驟以使得該密封環透過該第一晶粒與該第二晶粒之間的一劃線深蝕道中的該複數個互連層中之至少一個互連層連接至該第二密封環。
  19. 如請求項18之方法，其進一步包括：在該熔絲及該第二熔絲處於一導電狀態時，提供電流穿過該密封環、穿過該熔絲且穿過該複數個互連層到達該互連墊且穿過該第二密封環、穿過該第二熔絲且穿過該複數個互連層到達該第二互連墊以在該互連墊及該第二互連墊上電鍍一導電層；及在提供該電流以在該互連墊及該第二互連墊上電鍍該導電層之該步驟之後，將該熔絲及該第二熔絲中之每一者之一狀態自該導電狀態改變至一非導電狀態。
  20. 一種用於形成一半導體結構之方法，其包括：在一半導體基板上形成複數個熔絲；在該半導體基板及該複數個熔絲上方形成複數個互連層；在該複數個互連層之一頂表面處形成複數個互連墊；形成一密封環，其中該密封環環繞在該半導體基板中及該半導體基板上形成之作用電路、該複數個互連墊及該複數個熔絲，其中該複數個熔絲中之每一熔絲耦合於 該複數個互連墊中之一對應互連墊與該密封環之間，且其中當該複數個熔絲中之每一熔絲處於一導電狀態時，該熔絲將該對應互連墊電連接至該密封環；在該複數個熔絲中之每一熔絲處於該導電狀態時，提供電流穿過該密封環且穿過該複數個熔絲中之每一者到達該複數個互連墊中之每一者以在該複數個互連墊中之每一者上電鍍一導電層；及在提供電流以電鍍該導電層之該步驟之後，將該等熔絲中之每一者之一狀態自該導電狀態改變至一非導電狀態。
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