TWI645525B - 內連線結構 - Google Patents

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Abstract

本發明係關於半導體結構，尤其係關於在不同封裝組態之間連接的內連線結構及其製造方法。該結構包括一內連線，其包括複數個導電階層與柱，在一絕緣材料之內設置成一方格圖案，該等複數個導電階層與柱對齊連接至不同封裝組態；以及一控制電路，其提供一信號給該內連線，以連接至該等不同封裝組態的組合。

Description

內連線結構
本發明係關於半導體結構，尤其關於在不同封裝組態之間連接的內連線結構及其製造方法。
在電腦技術等領域當中，持續不斷在進步的是積體電路封裝。隨著許多裝置持續縮小尺寸，或需要使用不同連接技術來與更多晶片通訊，將積體電路封裝至侷限空間內變得越來越困難。不同連接技術的範例包括矽通孔(through silicon vias，TS V)以及微柱，用於不同的封裝組態。封裝組態可包括例如2D、2.5D、3D等。
通常，單連接設計用於單封裝組態。這造成針對許多不同封裝組態有許多不同連接設計，使得非常難以組裝內含不同封裝組態的模組。此外，這需要針對每一不同組態重新設計相同電路，導致成本增加以及昂貴的製造和設計考量。
在本發明的樣態中，一種結構包括：一內連線，其包括複數個導電階層與柱，在一絕緣材料之內設置成一方格圖案，該等複數個導電階層與柱對齊連接至不同封裝組態；以及一控制電路，其提供一信號給該內連線，以連接至該等不同封裝組態的組合。
在本發明的樣態中，一種內連線結構包括：一後端線路的內連線一包括一導電方格圖案，該圖案包括設置成連接至不同封裝組態的複數個柱；以及一控制電路，具有與該等不同封裝組態相關聯的可編程熔絲，並且在該熔絲熔斷時將該後端線路的內連線連接到該等不同封裝組態的任何組合。
在本發明的樣態中，一種處理包括：製造一控制電路以及一內連線結構；決定在一模組總成內將使用哪種封裝組態；以及熔斷用要在該模組總成內預期封裝類型的該控制電路之一適當熔絲，如此該內連線結構電連接至該預期封裝類型。
10‧‧‧結構
10'‧‧‧結構
10"‧‧‧結構
105‧‧‧內連線結構
1051-105n‧‧‧列
105'1-105'n‧‧‧行
110‧‧‧封裝組態
115‧‧‧封裝組態
115'‧‧‧基材
120‧‧‧高頻寬記憶體堆疊
125‧‧‧絕緣材料
130‧‧‧其他BEOL結構電絕緣
135‧‧‧控制電路
140‧‧‧配線結構
145‧‧‧蓋層
150‧‧‧虛置墊
利用本發明示範具體實施例的非限制範例，參考提及的許多圖式，從下列詳細描述當中描述本發明。
圖1顯示根據本發明態樣的其他部件之間一內連線結構與個別製程。
圖2顯示根據本發明額外態樣的其他部件之間一內連線結構與個別製程。
圖3顯示根據本發明額外態樣的其他部件之間一內連線結構與個別製程。
圖4為根據本發明態樣的一程式編輯流程圖。
圖5顯示根據本發明態樣，用於一高頻寬記憶體(HBM)實施的一範例Tx-Rx示意圖。
本發明係關於半導體結構，尤其關於在不同封裝組態之間連接的內連線結構及其製造方法。尤其是，本發明係關於用在雙I/O電路連接 的一3D互連柱及其製造方法。藉由範例，在具體實施例內，本文中說明的內連線結構可用矽通孔(TSV)和無TSV封裝有利地實施。
在具體實施例內，本文中說明的內連線結構包括一線後端線路(BEOL)的互連柱，其直接電連接至一晶粒佈局內排列的兩TSV I/O以及微柱I/O。雖然該內連線結構電連接至該I/O電路(例如TSV I/O及/或微柱I/O)，不過也可利用絕緣材料與其他BEOL線路電絕緣。此外，該互連柱與一控制電路配對，產生用於2.5D及/或3D封裝組態的I/O。在晶圓探測/測試期間可使用熔絲熔斷處理，來程式編輯該控制電路。
有利的是，利用實現本文內說明的內連線結構，此時不用重新設計就可將單一內連線結構用於不同封裝組態(即2D、2.5D、3D)。將該單一內連線結構用於不同封裝組態節省可觀的工程資源，同時免除針對每一不同封裝類型的額外設計、特徵化與合格處理之需要，因此能夠縮短新產品的上市時間。此外，本文內說明的該單一內連線結構滿足現有的技術設計規則。
本發明的內連線結構可用許多不同工具以許多方式來製造。一般來說，該等方法與工具用來形成尺寸為毫米與奈米等級的結構。用來製造本發明內連線結構的該等方法，即技術，採用積體電路(IC，integrated circuit)技術，例如：該內連線結構可建立在晶圓上，並且通過光微影蝕刻處理來製作圖案的材料膜來實現。尤其是，該內連線結構的製造使用三種基本構件：(i)材料的沉積，(ii)利用光微影蝕刻成像來應用一製圖光罩，以及(iii)依照該光罩的選擇來蝕刻該等材料。
圖1顯示根據本發明態樣的其他部件之間一內連線結構與個別製程。尤其是，結構10包括設置成方格圖案的一內連線結構105，其電連接不同的封裝組態110和115(使用一控制電路135)。不同的封裝組態110和115可包括例如排列在相同x-y位置內的I/O連接，並且直接電連接至內連線結構105。如此，此時可用單一控制電路控制不同封裝組態之間的 電連接，如本文內進一步說明。
在具體實施例內，封裝組態110包括用一蓋層145連接至內連線結構105的一微柱，例如鋁。在具體實施例內，封裝組態110，例如微柱，可電接線至另一個目標裝置。在另一方面，封裝組態115包括一TSV連接，其電連接至例如一高頻寬記憶體(HBM)堆疊120。精通技術人士應了解，藉由使用本文內說明的內連線結構105，可用圖1內所示組態電連接在一起的不同封裝組態(即2D、2.5D、3D、單晶片模組(single-chip module，SCM)、多晶片模組(multi-chip module，MCM)等)之任意組合都為示範說明。在具體實施例內，TSV 115形成於由任何合適半導體材料形成的一基材115'內，這些材料包含但不受限於Si、SiGe、SiGeC、SiC、GE合金、GaAs、InAs、InP以及其他III/V或II/VI族複合半導體。
仍舊參閱圖1，內連線結構105為一後端線路(BEOL)的堆疊，包括複數個列(例如階層)1051-105n以及複數個行105'1-105'n。在具體實施例內，複數個例1051-105n和行105'1-105'n可由絕緣材料125內形成的導電材料所構成。該導電材料可為例如用於內連線結構的任何導電材料，包括例如鎢、鋁、銅等。另外，絕緣材料125可為任何中間層介電材料，例如SiO2，使用傳統沉積處理來沉積，例如化學氣相沉積(chemical vapor deposition，CVD)處理。精通技術人士也應了解，內連線結構105可通過絕緣材料125，與一般以參考編號130表示的其他BEOL結構電絕緣。
在具體實施例內，可例如逐層，利用傳統微影、蝕刻以及沉積處理，包括例如雙鑲嵌處理，來形成每一階層以及複數個行的個別部分，來形成內連線結構105。例如：在沉積絕緣材料125的每一層之後，將在絕緣材料125之上形成的一光阻露出於能量(光線)之下，來形成一圖案(開口)。使用選擇性化學的蝕刻處理，例如反應離子蝕刻(reactive ion etching，RIE)，將用來在絕緣材料125內形成一或多個溝渠與穿孔，通過該光阻的個別開口(以及形成業界內已知結構所需的其他硬光罩材料)。然後用傳統氧 氣灰化處理或其他已知去光阻劑移除該光阻。緊接在該光阻移除之後，用任何傳統沉積處理，例如化學氣相沉積(CVD)處理，沉積該導電材料。利用傳統化學機械拋光(chemical mechanical polishing，CMP)處理，可移除絕緣材料125表面上的任何殘留材料。然後重複此處理來形成複數個階層1051-105n以及行105'1-105'n。
如圖1內進一步顯示，內連線結構105通過一配線結構140電連接至控制電路135。雖然顯示配線結構140連接至內連線結構105的最上層105n，應了解配線結構140可電連接至內連線結構105的任何行105'1....105'n或階層1051....105n。類似於有關內連線結構105的說明，通過傳統微影、蝕刻以及沉積處理，可形成配線結構140。例如在一個考量態樣中，配線結構140和內連線結構105可使用相同導電材料在相同處理步驟期間形成。
在具體實施例內，控制電路135包括在TSV或微柱組態這些不同封裝組態110和115之間切換，來對不同信號長度最佳化之功能。例如：控制電路135可包括一可程式編輯熔絲，用來控制該I/O電路將功率或信號完整度最佳化，以及指示在該模組之內要連接哪個封裝組態，例如電連接。如此，控制電路135可提供一控制信號(用虛線指示)來控制該I/O電路，該電路在圖1內顯示的具體實施例內提供電連接給兩封裝組態110、115。
圖2顯示根據本發明額外態樣的其他部件之間一內連線結構與個別製程。尤其是，圖2內所示的結構10'包括一虛置墊(dummy pad)150，可位於晶粒的兩側上，例如蓋層145或絕緣材料125。虛置墊150會將封裝組態110與內連線結構105和封裝組態115電絕緣。如此，將該電子信號(例如I/O連接)強制到封裝組態115。
圖3顯示根據本發明額外態樣的其他部件之間一內連線結構與個別製程。尤其是，圖3內所示的結構10"並不包括封裝組態115。因此在此額外態樣中，將該電子信號(例如I/O連接)強制到封裝組態110。
圖4為根據本發明態樣的一程式編輯流程圖。尤其是，圖4顯示程式編輯該控制電路，以便調整一已封裝晶片或裝置之步驟，例如控制IO電路來最佳化功率或信號完整度。在步驟400上，該控制電路與內連線結構以及其他特徵都在晶圓製造廠內製造。在具體實施例內，該控制電路將包括可熔斷的一或多個熔絲，如業界內所熟知。在步驟405上，做出哪種封裝組態將用於模組總成內之決策，例如3D、單晶片模組(single-chip module，SCM)、多晶片模組(multi-chip module，MCM)、2.5D等。在步驟410上，根據該模組內使用的該期望封裝類型熔斷一適當熔絲。在步驟415上，組裝該模組，例如封裝類型，並且在步驟420上，進行一方法最終測試。
圖5顯示根據本發明態樣，用於一HBM記憶體實施的一範例Tx-Rx示意圖。請注意，為了簡化起見並未顯示所有功能。尤其是，圖5顯示控制電路135具有三種不同熔絲，例如CLK1、CLK2、CLK3。精通技術人士應了解，該等三種不同熔絲係關於連接不同種組態，例如3D、2.5D、MCM組態。利用熔斷一個別熔絲(例如依照一e熔絲編碼表)，其可使用本文內說明的內連線結構，連接至任何該等不同組態。在具體實施例內，該等不同封裝組態也可共享一時脈，或具有一個別時脈用於每一封裝組態類型。
上述該(等)方法用於積體電路晶片製造。結果積體電路晶片可由製造廠以原始晶圓形式(也就是具有多個未封裝晶片的單一晶圓)、當成裸晶粒或已封裝形式來散佈。在後者案例中，晶片固定在單晶片封裝內(像是塑膠載體，具有導線黏貼至主機板或其他更高層載體)或固定在多晶片封裝內(像是一或兩表面都具有表面內連線或內嵌內連線的陶瓷載體)。然後在任何案例中，晶片與其他晶片、離散電路元件以及/或其他信號處理裝置整合成為(a)中間產品，像是主機板，或(b)末端產品。末端產品可為包括積體 電路晶片的任何產品，範圍從玩具與其他低階應用到具有顯示器、鍵盤或其它輸入裝置以及中央處理器的進階電腦產品。
許多本發明具體實施例的描述已經為了說明而呈現，但非要將本發明受限在所公布形式中。在不脫離所描述具體實施例之範疇與精神的前提下，所屬技術領域中具有通常知識者將瞭解許多修正例以及變化例。本文內使用的術語係為了能最佳解釋具體實施例的原理、市場上所發現技術的實際應用或技術改進，或可讓所屬技術領域中具有通常知識者能理解本文所揭示的具體實施例。

Claims (20)

  1. 一種內連線結構，包括：一內連線，其包括複數個導電階層與柱，在一絕緣材料之內設置成一方格圖案，該等複數個導電階層與柱對齊連接至不同封裝組態；以及一控制電路，其提供一信號給該內連線，以連接至該等不同封裝組態的組合。
  2. 如申請專利範圍第1項所述之結構，其中該等不同封裝組態包括2D、2.5D和3D組態。
  3. 如申請專利範圍第2項所述之結構，其中該等不同封裝組態使用不同的連接技術。
  4. 如申請專利範圍第3項所述之結構，其中該等不同連接技術包括一微柱連接以及一矽通孔(TSV)連接。
  5. 如申請專利範圍第3項所述之結構，其中該控制電路包括關連於該等不同封裝組態的可程式編輯熔絲。
  6. 如申請專利範圍第5項所述之結構，其中該控制電路連接至該內連線的任何階層。
  7. 如申請專利範圍第6項所述之結構，其中該內連線與該等線路配線的後端絕緣。
  8. 如申請專利範圍第4項所述之結構，進一步包括位於該微柱與該內連線之間的一虛置墊，強迫一I/O連接至一不同封裝組態。
  9. 如申請專利範圍第1項所述之結構，其中該導電材料為鋁、銅與鎢之一者。
  10. 如申請專利範圍第1項所述之結構，其中該內連線為該線路結構的一後端。
  11. 一種內連線結構，包括：一後端線路的內連線，其包括一導電方格圖案，該圖案包括設置成連接至不同封裝組態的複數個柱；以及一控制電路，具有與該等不同封裝組態相關聯的可編程熔絲，並且在該熔絲熔斷時將該後端線路的內連線連接到該等不同封裝組態的任何組合。
  12. 如申請專利範圍第11項所述之內連線結構，其中該等不同封裝組態包括使用不同連接技術的2D、2.5D和3D組態。
  13. 如申請專利範圍第12項所述之內連線結構，其中該等不同連接技術包括至少一微柱連接以及一矽通孔(TSV)連接之一者。
  14. 如申請專利範圍第13項所述之內連線結構，其中該控制電路連接至該後端線路的內連線中任何階層。
  15. 如申請專利範圍第13項所述之內連線結構，其中該後端線路的內連線 與該等線路配線的後端絕緣。
  16. 如申請專利範圍第11項所述之內連線結構，進一步包括位於該等不同封裝組態之一者的一微柱與該後端線路的內連線間之一虛置墊，強迫一I/O連接至一不同封裝組態。
  17. 如申請專利範圍第11項所述之內連線結構，其中該等不同封裝組態包括至少一單晶片模組(SCM)與一多晶片模組(MCM)。
  18. 一種內連線結構的處理方法，包括：製造一控制電路以及內連線結構；決定在一模組總成內將使用哪種封裝組態；以及熔斷用要在該模組總成內預期封裝類型的該控制電路之一適當熔絲，如此該內連線結構電連接至該預期封裝類型。
  19. 如申請專利範圍第18項所述之處理方法，進一步包括測試該模組總成。
  20. 如申請專利範圍第18項所述之處理方法，其中該預期封裝類型為至少3D、單晶片模組(SCM)、多晶片模組(MCM)、2.5D和2D封裝類型之一者。
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