TW201308570A - 讀寫控制電路 - Google Patents

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Abstract

一種讀寫控制電路，用於防止當CPU插接至CPU插槽時透過系統管理匯流排來更改數位集成晶片的參數，CPU插槽包括一存在訊號引腳，讀寫控制電路包括一PMOS、一NMOS、第一至第二電源及第一至第三電阻，第一電阻的一端與第一電源相連，另一端透過第二電阻接地，CPU插槽的存在訊號引腳及NMOS的閘極均連接於該第一、第二電阻之間的節點，源極接地，汲極透過第三電阻連接於第二電源，該NMOS的汲極與PMOS的閘極相連，PMOS的汲極與數位集成晶片相連，源極連接至系統管理匯流排的資料傳輸線。

Description

讀寫控制電路
本發明涉及一種讀寫控制電路。
在伺服器的主機板設計時，常常使用數位集成晶片（Digital Integrated Chip）來用於控制伺服器主機板上的各晶片的工作參數，如可用一數位脈衝集成晶片（Digital PWM IC）控制主機板上的記憶體工作電壓的參數。對伺服器的主機板進行調試時，一般需將該伺服器主機板上的CPU取下，之後，經由一上位機透過SMBus（System Management Bus，系統管理匯流排）來對該數位集成晶片的各參數進行設置，以調試整個伺服器主機板上的各晶片的工作參數，進而可控制主機板上各晶片均可工作在正常的狀態下，如設置記憶體的正常工作電壓為1.5V。然，當調試時，若該伺服器主機板上的CPU沒有取下，透過上位機錯誤的修改了該數位集成晶片的參數，則有可能會導致該數位集成晶片與CPU的損壞，更有可能導致其他晶片的損壞，如透過上位機錯誤的修改了記憶體的工作電壓為1.7V，而在此電壓下，記憶體可能因工作電壓過高而損壞。
鑒於以上內容，有必要提供一種防止CPU設置於主機板上時更改數位集成晶片參數的讀寫控制電路。
一種讀寫控制電路，用於防止當CPU插接至CPU插槽時透過系統管理匯流排來更改數位集成晶片的參數，該CPU插槽包括一存在訊號引腳，其中當該CPU插接至CPU插槽時，該存在訊號引腳為低電平，當該CPU未插接至CPU插槽時，該存在訊號引腳為高電平，該讀寫控制電路還包括一第一電子開關、一第二電子開關、第一至第二電源及第一至第三電阻，該第一電阻的一端與第一電源相連，另一端透過第二電阻接地，該第二電子開關的第一端連接於該第一、第二電阻之間的節點上，第二電子開關的第二端接地，第二電子開關的第三端透過該第三電阻連接於該第二電源，該第四電阻的一端與該第二電子開關的第三端相連，該第四電阻的另一端與該第一電子開關的第一端相連，該第一電子開關的第三端與該數位集成晶片相連，該第一電子開關的第二端連接於該系統管理匯流排的資料傳輸線，當該CPU未插接至CPU插槽時，該第一及第二電子開關均導通；當該CPU插接至CPU插槽時，第一及第二電子開關截止，該系統管理匯流排的資料傳輸線與該數位集成晶片的連接斷開。
上述讀寫控制電路透過獲知該CPU插槽的存在訊號是否為低電平，即當CPU插接於該CPU插槽時，防止用戶更改該數位集成晶片的參數，從而避免了因可能的錯誤更改該集成晶片的參數而導致該數位集成晶片的損壞。
請參考圖1，本發明讀寫控制電路用於當一插接於一CPU插槽10上的CPU（圖未示）時，防止用戶由一上位機（圖未示）透過SMBus來更改一數位集成晶片20的參數而導致CPU及數位集成晶片20的損壞，該讀寫控制電路的較佳實施方式包括一P溝道MOS電晶體（PMOS）Q1、一N溝道MOS電晶體（NMOS）Q2、兩電源P3V3、P5V_SB、及四個電阻R1-R4。該電阻R1的一端與該電源P3V3相連，另一端透過該電阻R2接地，該N溝道MOS電晶體Q2的閘極連接於該電阻R1、R2之間的節點上，源極接地，汲極透過該電阻R3與該電源P5V_SB相連，該電阻R4的一端與該N溝道MOS電晶體Q2的汲極相連，另一端與該P溝道MOS電晶體Q1的閘極相連，該P溝道MOS電晶體Q1的汲極與該數位集成晶片20相連，源極連接至SMBus的資料傳輸線SMBDAT。
該CPU插槽10包括一存在訊號引腳SKTOCC，該存在訊號引腳SKTOCC連接於該電阻R1與R2之間的節點上。
現有的CPU都規範定義了一存在訊號引腳，如Intel的CPU定義了一SKTOCC引腳，當CPU***CPU插槽10時，該存在訊號引腳SKTOCC為低電平；否則，該存在訊號引腳SKTOCC的電平為高電平。本發明讀寫控制電路根據該存在訊號引腳SKTOCC的電平來判斷是否有CPU插接於該CPU插槽10，進而來防止在CPU插接於該CPU插槽10後更改該數位集成晶片的參數。
當CPU未插接至該CPU插槽10時，該存在訊號引腳SKTOCC為高電平，此時，該N溝道MOS電晶體Q2與P溝道MOS電晶體Q1均導通，用戶可由上位機透過SMBus來更改該數位集成晶片20的參數，即透過SMBus來調試該數位集成晶片20的工作參數。
當CPU插接至該CPU插槽10時，該存在訊號引腳SKTOCC為低電平，此時，該N溝道MOS電晶體Q2與P溝道MOS電晶體Q1均截止，該數位集成晶片20則無法透過SMBus來傳輸資料，即當CPU插接至該CPU插槽10後，用戶無法透過上位機來更改該數位集成晶片20的參數。如此防止了因可能的錯誤更改該數位集成晶片20的參數而導致該數位集成晶片20的損壞。
從上述描述可知，該P溝道MOS電晶體Q1及N溝道MOS電晶體Q2均起到電子開關的作用，因此，其他實施方式中，該P溝道MOS電晶體Q1及N溝道MOS電晶體Q2亦可採用其他類型的電晶體來代替，甚至其他的具有電子開關功能的電子元件均可。比如，當使用一NPN型電晶體來代替該N溝道MOS電晶體Q2，一PNP型電晶體來代替該P溝道MOS電晶體Q1時，該NPN型電晶體的基極連接於該電阻R1、R2之間的節點處，射極接地，集極透過該電阻R3與電源P5V_SB相連，該PNP型電晶體基極、射極、集極分別相當於該P溝道MOS電晶體Q1的閘極、源極、汲極。如此，當CPU未插接至該CPU插槽10時，該存在訊號引腳SKTOCC為高電平，該NPN型電晶體及PNP型電晶體均導通；當CPU插接至該CPU插槽10時，該存在訊號引腳SKTOCC為低電平，該NPN型電晶體及PNP型電晶體均截止。
上述讀寫控制電路透過獲知該CPU插槽的存在訊號是否為低電平，即當CPU插接於該CPU插槽10時，防止用戶透過上位機來更改該數位集成晶片20的參數，從而避免了因可能的錯誤更改該數位集成晶片20的參數而導致該數位集成晶片20的損壞。
綜上所述，本發明確已符合發明專利的要件，爰依法提出專利申請。惟，以上該者僅為本發明的較佳實施方式，本發明的範圍並不以上述實施方式為限，舉凡熟悉本案技藝的人士援依本發明的精神所作的等效修飾或變化，皆應涵蓋於以下申請專利範圍內。
10．．．CPU插槽
20．．．數位集成晶片
R1-R4．．．電阻
Q1．．．P溝道MOS電晶體
Q2．．．N溝道MOS電晶體
圖1是本發明讀寫控制電路的較佳實施方式的電路圖。
10．．．CPU插槽
20．．．數位集成晶片
R1-R4．．．電阻
Q1．．．P溝道MOS電晶體
Q2．．．N溝道MOS電晶體

Claims (4)

  1. 一種讀寫控制電路，用於防止當CPU插接至CPU插槽時透過系統管理匯流排來更改數位集成晶片的參數，該CPU插槽包括一存在訊號引腳，當該CPU插接至CPU插槽時，該存在訊號引腳為低電平，當該CPU未插接至CPU插槽時，該存在訊號引腳為高電平，其改良在於：還包括一第一電子開關、一第二電子開關、第一至第二電源及第一至第三電阻，該第一電阻的一端與第一電源相連，另一端透過第二電阻接地，該存在訊號引腳及該第二電子開關的第一端連接於該第一、第二電阻之間的節點上，第二電子開關的第二端接地，第二電子開關的第三端透過該第三電阻連接於該第二電源，該第四電阻的一端與該第二電子開關的第三端相連，該第四電阻的另一端與該第一電子開關的第一端相連，該第一電子開關的第三端與該數位集成晶片相連，該第一電子開關的第二端連接於該系統管理匯流排的資料傳輸線，當該CPU未插接至CPU插槽時，該第一及第二電子開關均導通；當該CPU插接至CPU插槽時，第一及第二電子開關截止，該系統管理匯流排的資料傳輸線與該數位集成晶片的連接斷開。
  2. 如申請專利範圍第1項所述之讀寫控制電路，其中該第一電子開關為一P溝道場效應管電晶體或一PNP電晶體，該第一電子開關的第一端、第二端及第三端分別為該場效應管電晶體的閘極、源極及汲極，或該第一電子開關的第一端、第二端及第三端分別為該電晶體的基極、射極及集極。
  3. 如申請專利範圍第1項所述之讀寫控制電路，其中該第二電子開關為一N溝道場效應管電晶體或一NPN電晶體，該第二電子開關的第一端、第二端及第三端分別為該場效應管電晶體的閘極、源極及汲極，或該第一電子開關的第一端、第二端及第三端分別為該電晶體的基極、射極及集極。
  4. 如申請專利範圍第1項所述之讀寫控制電路，其中該數位集成晶片為一數位脈衝集成晶片。
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