TWI394369B - 時序改善電路 - Google Patents

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Description

時序改善電路
本發明涉及一種時序改善電路，尤指一種可使主機板上晶片組輸出控制電腦休眠狀態之信號時序與輸入輸出控制晶片內控制電腦休眠狀態信號時序一致之時序改善電路。
晶片組係主機板之重要組成部分，幾乎影響著主機板之全部功能。當電腦進入休眠狀態時，要求晶片組輸出控制休眠狀態之信號時序與輸入輸出控制晶片中控制休眠狀態之信號時序相一致，然而，由於生產晶片組之廠商與生產輸入輸出控制晶片之廠商會不同，難免存在主機板上晶片組之信號時序與輸入輸出控制晶片之信號時序不能相容之狀況，而影響電腦正常運行。
鑒於以上內容，有必要提供一種可使主機板上晶片組輸出控制電腦休眠狀態之信號時序與輸入輸出控制晶片內控制休眠狀態之信號時序一致之時序改善電路。
一種時序改善電路，可將一晶片組輸出控制電腦休眠狀態之控制信號轉換為與一輸入輸出控制晶片中用於控制電腦休眠狀態之第一休眠狀態控制信號及第二休眠狀態控制信號時序一致之信號，該時序改善電路包括一控制電路及一開關電路，該控制電路包括一高電位導通、低電位截止之第一開關元件及一高電位導通、低電位截止之第二開關元件，該第一開關元件之 輸入端與一節點相連，該節點電壓在開機時為高電位，關機及休眠時為低電位，該第一開關元件之輸出端分別與該晶片組輸出之控制信號端及該第二開關元件之輸入端相連，該第二開關元件之輸出端與該輸入輸出控制晶片相連，該開關電路之輸入端與該節點相連，該開關電路之輸出端與該輸入輸出控制晶片相連並輸出一開機時為高電位、關機與休眠時為低電位之信號至該輸入輸出控制晶片。
相對習知技術，本發明時序改善電路借助該主機板輔助電源端、該電源輸入端及該電源啟動信號端，將晶片組輸出之用於控制電腦休眠狀態之控制信號轉換為與輸入輸出控制晶片內用於控制電腦休眠狀態之第一休眠狀態控制信號及第二休眠狀態控制信號時序一致之兩信號，使該晶片組與該輸入輸出控制晶片之信號時序相容，保證電腦能夠正常運行。
10‧‧‧輸入輸出控制晶片
11‧‧‧節點
20‧‧‧比較器
21‧‧‧節點
23‧‧‧節點
30‧‧‧開關電路
31‧‧‧信號
50‧‧‧控制電路
51‧‧‧信號
100‧‧‧主機板輔助電源端
300‧‧‧電源輸入端
500‧‧‧電源啟動信號端
700‧‧‧電源供電端
R1‧‧‧電阻
R2‧‧‧電阻
R3‧‧‧電阻
R4‧‧‧電阻
R5‧‧‧電阻
R6‧‧‧電阻
R7‧‧‧電阻
R8‧‧‧電阻
R9‧‧‧電阻
C1‧‧‧電容
C2‧‧‧電容
Q1‧‧‧第一場效應電晶體
Q2‧‧‧第二場效應電晶體
Q3‧‧‧第三場效應電晶體
Q4‧‧‧場效應電晶體
Q5‧‧‧電晶體
S3‧‧‧第一休眠狀態控制信號
S4‧‧‧第二休眠狀態控制信號
S3’‧‧‧控制信號
圖1為本發明時序改善電路較佳實施方式之電路圖。
圖2為圖1中輸入輸出控制晶片之信號時序圖。
圖3為一晶片組輸出之控制信號時序圖。
請參閱圖1，本發明時序改善電路用於當電腦進入休眠狀態時，可將一晶片組輸出之用於控制電腦休眠狀態之控制信號S3’轉換為一信號31及一信號51，使該兩信號31、51與一輸入輸出控制晶片10內之第一休眠狀態控制信號S3及第二休眠狀態控制信號S4之時序一致。該第一休眠狀態控制信號S3用於將電腦運行之程式保存於記憶體中，其在電腦關機時處於低電位，開機時處於高電位，第一休眠狀態及第二休眠狀態時處於低電位；該第二休眠狀態控制信號S4用於將電腦運行之程式保存於硬碟機中，其在電腦關機時處於低電位，開機及第一休眠狀態時處於高電位，第二休眠狀態時處於 低電位；該控制信號S3’在電腦關機及開機時處於高電位，第一休眠狀態時處於低電位，第二休眠狀態時處於高電位。
該時序改善電路包括一主機板輔助電源端100、一電源輸入端300、一電源啟動信號端500、一比較器20、一開關元件、一開關電路30、一控制電路50及該控制信號S3’輸入端。該控制電路50包括一高電位導通、低電位截止之第一開關元件及一高電位導通、低電位截止之第二開關元件，該開關電路30包括一第三開關元件及一第四開關元件。在本實施方式中，該開關元件為一第一場效應電晶體Q1，該第一開關元件及該第二開關元件為一場效應電晶體Q4及一電晶體Q5，該第一開關元件之輸入端及輸出端分別為該場效應電晶體Q4之閘極及汲極，該第二開關元件之輸入端及輸出端分別為該電晶體Q5之基極及集極，第三開關元件及第四開關元件分別為一第二場效應電晶體Q2及一第三場效應電晶體Q3。
該主機板輔助電源端100與一電阻R2之一端相連，該電阻R2之另一端藉由一節點21與比較器20之反向輸入端相連，該電源輸入端300與一電阻R3之一端相連，該電阻R3之另一端藉由一節點23與比較器20之正向輸入端相連，該節點21藉由一電阻R1接地，該節點23藉由一電阻R4接地，該節點23還藉由一電容C1接地。該比較器20之其中一端接一電源供電端700，一端接地，其輸出端藉由一節點11連接該第一場效應電晶體Q1之汲極，該第一場效應電晶體Q1之閘極與該電源啟動信號端500相連，其閘極還藉由一電容C2接地，其源極接地。該節點11藉由一電阻R5與該電源供電端700相連，該節點11與該開關電路30中第二場效應電晶體Q2之閘極相連，該第二場效應電晶體Q2之汲極藉由一電阻R6連接該電源供電端700，其源極接地。該第三場效應電晶體Q3之閘極與該第二場效應電晶體Q2之汲極相連，該第三場效應電晶體Q3之汲極藉由一電阻R7連接該電源供電端700，其源極接地 。該第三場效應電晶體Q3之汲極即該信號31之輸出端與該輸入輸出控制晶片10之第一休眠狀態控制信號S3端相連。
該控制信號S3’端藉由一電阻R8與該控制電路50中場效應電晶體Q4之汲極相連，該場效應電晶體Q4之閘極連接該節點11，其源極接地。該電晶體Q5之基極與該場效應電晶體Q4之汲極相連，該電晶體Q5之集極藉由一電阻R9連接該電源供電端，其射極接地。該電晶體Q5之集極即該信號51之輸出端與該輸入輸出控制晶片10之第二休眠狀態控制信號S4端相連。
請參閱圖2，圖2為該輸入輸出控制晶片10中第一休眠狀態控制信號S3及第二休眠狀態控制信號S4之時序圖。當電腦處於關機狀態時，該第一休眠狀態控制信號S3及該第二休眠狀態控制信號S4均為低電位；當電腦開機後，該第一休眠狀態控制信號S3及該第二休眠狀態控制信號S4變為高電位；當電腦進入第一休眠狀態時，該第一休眠狀態控制信號S3變為低電位，該第二休眠狀態控制信號S4仍然保持高電位；當電腦進入第二休眠狀態時，該第一休眠狀態控制信號S3保持低電位不變，該第二休眠狀態控制信號S4變為低電位。
請繼續參閱圖3，圖3為該晶片組輸出之控制信號S3’時序圖，當電腦處於關機狀態時，該控制信號S3’為高電位；當電腦開機後，該控制信號S3’保持高電位不變；當電腦進入第一休眠狀態時，該控制信號S3’變為低電位；當電腦進入第二休眠狀態時，該控制信號S3’變為高電位。
下面詳細介紹本發明時序改善電路之工作過程。
該主機板輔助電源端100輸入+5V電壓至主機板，用於給主機板上元件供電，該電源輸入端300輸入+12V主電壓供電腦運行，當關機時，該主機板輔助電源端100及該電源輸入端300均為低電位輸入，因此該節點11之電壓為 一低電位，只有當開機時，待該節點23之電壓高於該節點21之電壓時，該節點11之電壓才為一高電位。該電源啟動信號端500之信號為一低電位有效信號，即當電腦處於開機狀態時，該電源啟動信號端500為一低電位輸入，當電腦處於關機及休眠狀態時，該電源啟動信號端500為一高電位輸入。
當電腦處於關機狀態時，該電源啟動信號端500為一高電位輸入，該第一場效應電晶體Q1導通，其汲極輸出低電位，因此該節點11之電壓為一低電位，該第二場效應電晶體Q2截止，其汲極輸出高電位至該第三場效應電晶體Q3之閘極，該第三場效應電晶體Q3導通，其汲極輸出低電位，即該信號31為一低電位；該控制信號S3’為一高電位，該節點11之電壓為一低電位，該場效應電晶體Q4截止，其汲極輸出一高電位至該晶體管Q5之基極，因此該電晶體Q5導通，其集極輸出低電位，即該信號51為一低電位。
當電腦處於開機狀態時，該主機板輔助電源端100及該電源輸入端300均為高電位輸入，該電源啟動信號端500為一低電位輸入，當該節點23之電壓高於該節點21之電壓時，該比較器20輸出一高電位，即該節點11之電壓為一高電位，由於該第一場效應電晶體Q1截止，該節點11之高電位輸入至該第二場效應電晶體Q2之閘極，該第二場效應電晶體Q2導通，其汲極輸出低電位至該第三場效應電晶體Q3之閘極，該第三場效應電晶體Q3截止，其汲極輸出高電位，即該信號31為一高電位；由於該節點11之電壓為一高電位，因此該場效應電晶體Q4導通，其汲極輸出低電位至該電晶體Q5之基極，該電晶體Q5截止，其集極輸出高電位，即該信號51為一高電位。
當電腦處於第一休眠狀態時，該電源輸入端300輸入一低電位，該節點11之電壓為低電位，因此該第三場效應電晶體Q3之汲極輸出低電位，即該信號31為一低電位；由於該控制信號S3’為低電位，該電晶體Q5截止，其集極輸出高電位，即該信號51為一高電位。
當電腦處於第二休眠狀態時，該電源輸入端300輸入一低電位，該節點11之電壓為低電位，因此該第三場效應電晶體Q3之汲極輸出低電位，即該信號31為一低電位；由於該控制信號S3’為高電位，且該場效應電晶體Q4截止，因此該電晶體Q5導通，其集極輸出低電位，即該信號51為一低電位。
在本發明時序改善電路中，可藉由其他電路來實現該信號31之時序與該第一休眠狀態控制信號S3之時序一致。
本發明時序改善電路借助該主機板輔助電源端100、該電源輸入端300及該電源啟動信號端500，將晶片組輸出之控制信號S3’轉換為與該輸入輸出控制晶片10內用於控制電腦休眠狀態之第一休眠狀態控制信號S3及第二休眠狀態控制信號S4時序一致之兩信號31、51，使該晶片組與該輸入輸出控制晶片10之時序相容，則電腦能夠正常運行。
10‧‧‧輸入輸出控制晶片
11‧‧‧節點
20‧‧‧比較器
21‧‧‧節點
23‧‧‧節點
30‧‧‧開關電路
31‧‧‧信號
50‧‧‧控制電路
51‧‧‧信號
100‧‧‧主機板輔助電源端
300‧‧‧電源輸入端
500‧‧‧電源啟動信號端
700‧‧‧電源供電端
R1‧‧‧電阻
R2‧‧‧電阻
R3‧‧‧電阻
R4‧‧‧電阻
R5‧‧‧電阻
R6‧‧‧電阻
R7‧‧‧電阻
R8‧‧‧電阻
R9‧‧‧電阻
C1‧‧‧電容
C2‧‧‧電容
Q1‧‧‧第一場效應電晶體
Q2‧‧‧第二場效應電晶體
Q3‧‧‧第三場效應電晶體
Q4‧‧‧場效應電晶體
Q5‧‧‧電晶體
S3‧‧‧第一休眠狀態控制信號
S4‧‧‧第二休眠狀態控制信號
S3’‧‧‧控制信號

Claims (7)

  1. 一種時序改善電路，可將一晶片組輸出之控制電腦休眠狀態之控制信號轉換為與一輸入輸出控制晶片中用於控制電腦休眠狀態之第一休眠狀態控制信號及第二休眠狀態控制信號時序一致之信號，該時序改善電路包括一控制電路及一開關電路，該控制電路包括一高電位導通、低電位截止之第一開關元件及一高電位導通、低電位截止之第二開關元件，該第一開關元件之輸入端與一節點相連，該節點電壓在開機時為高電位，關機及休眠時為低電位，該第一開關元件之輸出端分別與該晶片組輸出之控制信號端及該第二開關元件之輸入端相連，該第二開關元件之輸出端與該輸入輸出控制晶片相連，該開關電路之輸入端與該節點相連，該開關電路之輸出端與該輸入輸出控制晶片相連並輸出一開機時為高電位、關機與休眠時為低電位之信號至該輸入輸出控制晶片。
  2. 如申請專利範圍第1項所述之時序改善電路，其中該節點與一比較器之輸出端相連，該比較器之輸入端分別與一主機板輔助電源端及一電源輸入端相連，該比較器輸出該開機時為高電位，關機及休眠時為低電位之節點電壓。
  3. 如申請專利範圍第1項所述之時序改善電路，其中該開關電路之輸入信號為高電位時輸出高電位之信號、輸入信號為低電位時輸出低電位之信號。
  4. 如申請專利範圍第3項所述之時序改善電路，其中該開關電路包括兩場效應電晶體，並以其中一場效應電晶體之閘極作為輸入端與該節點相連，該場效應電晶體之汲極與另一場效應電晶體之閘極相連，該另一場效應電晶體之汲極與該輸入輸出控制晶片相連，用以輸出該開機時為高電位 、關機及休眠時為低電位之信號。
  5. 如申請專利範圍第1項所述之時序改善電路，其中該第一開關元件為一場效應電晶體，該第一開關元件之輸入端及輸出端分別為該場效應電晶體之閘極及汲極，該第二開關元件為一電晶體，該第二開關元件之輸入端及輸出端分別為該電晶體之基極及集極。
  6. 如申請專利範圍第1項所述之時序改善電路，其中該節點與一開關元件相連，該開關元件與一低電位有效之電源啟動信號端相連。
  7. 如申請專利範圍第6項所述之時序改善電路，其中該開關元件為一場效應電晶體，該場效應電晶體之閘極與該電源啟動信號端相連，其汲極與該節點相連，其汲極還藉由一電阻連接一電源供電端。
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