TW200941579A - Method for forming silicon oxide film, storage medium, and plasma processing apparatus - Google Patents

Method for forming silicon oxide film, storage medium, and plasma processing apparatus Download PDF

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TW200941579A
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film thickness
plasma
less
ruthenium oxide
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TW098103133A
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Hideo Nakamura
Yoshiro Kabe
Junichi Kitagawa
Original Assignee
Tokyo Electron Ltd
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200941579 六、發明說明： 【發明所屬之技術領域】 本發明是有關氧化矽膜的形成方法，詳細是有關例如 在半導體裝置的製造過程使形成於矽的溝槽內氧化，或藉 由蝕刻來形成電晶體的閘極電極後對線路（line ) &空間 (space )的凹凸圖案進行氧化處理時所能適用的氧化矽 膜的形成方法。 〇 【先前技術】 電性分離形成於矽基板上的元件之技術，有淺溝槽隔 離（Shallow Trench Isolation; STI)爲人所知。STI 是以 氮化矽膜等作爲遮罩來蝕刻矽而形成溝槽，其中埋入 Si〇2等的絕緣膜後，藉由化學機械硏磨（CMP ; Chemical Mechanical Polishing)處理實施以遮罩（氮化矽膜）作爲 阻擋層來平坦化的工程。在STI是進行氧化處理藉由蝕刻 〇 所形成的溝槽的內面而形成氧化矽膜的工程。此氧化處理 工程是以藉由氧化矽膜的形成來非銳角性地加工溝槽的形 狀，藉此防止洩漏電流的發生等爲目的。 並且，例如藉由鈾刻來形成電晶體的閘極電極後，以 修復鈾刻損傷的目的，使用和上述同樣的方法來對線路& 空間的凹凸圖案進行氧化處理。 在具有上述溝槽或線路&空間等的凹凸形狀的矽表面 形成氧化矽膜的方法，大致區分成使用氧化爐或RTP ( Rapid Thermal Procss)裝置的熱氧化處理、及使用電漿 200941579 處理裝置的電漿氧化處理。 例如，熱氧化處理之一，利用氧化爐的濕氧化處理是 將矽基板加熱至超過800 °C，使用 WVG ( Water Vapor Generator )裝置來暴露於氧化環境，藉此氧化矽表面而 形成氧化矽膜。 熱氧化處理可想像能夠形成良質的氧化矽膜之方法。 但，由於熱氧化處理必須爲超過800°C的高溫之處理，因 此熱預算（Thermal Budget)會增大，會有因爲熱應力而 使矽基板產生變形等的問題。 另一方面，電漿氧化處理是使用含氬氣體及氧氣體， 氧的流量比率約爲1%的處理氣體，使在133.3Pa的窒室 內壓力下形成的微波激發電漿作用於矽表面，而來進行電 漿氧化處理的方法被提案（例如專利文獻1)。由於此專 利文獻1的方法是處理溫度爲400°C前後以比較低溫進行 電漿氧化處理，因此可迴避熱氧化處理的熱預算的增大或 基板的變形等的問題。並且，藉由在處理壓力133.3Pa程 度、處理氣體中的〇2流量1%程度的條件（基於說明方 便起見稱爲「低壓力、低氧濃度條件」）下進行電漿氧化 處理，可取得高的氧化速率，且在氧化具有凹凸的矽表面 時，可在凹凸表面全體以均一的膜厚來形成氧化矽膜，且 對凸部上端的矽的角落導入圓弧形狀，具有可抑止來自此 部位的電場集中所產生的洩漏電流之長處。 [專利文獻 1] WO 2004/008519 號 200941579 【發明內容】 (發明所欲解決的課題） 近年來半導體裝置的微細化日益漸進，極力提高圖案 的尺寸精度的努力更進。因此，在STI的溝槽內面的氧化 處理、或閘極蝕刻後的損傷修復目的的氧化處理等具有凹 凸形狀的矽表面的氧化處理中，若在凹凸的側壁部分橫方 向的氧化膜形成更進，則製造裝置的領域（例如電晶體的 Φ 閘極電極、STI的元件形成領域等）會因氧化膜而狹窄， 裝置的微細設計困難。因此，最好是在凹凸的側壁部分與 底部提高氧化處理的選擇性，使形成於側壁的氧化膜薄， 藉此確保製造裝置的領域的尺寸精度。 本發明是有鑑於上述情事而硏發者，其目的是在於提 供一種在具有凹凸形狀的矽的氧化處理中，可使形成於側 壁的氧化砂膜的膜厚形成比底部薄之氧化矽膜的形成方法 (用以解決課題的手段） 本發明之氧化砂膜的形成方法，係於電漿處理裝置的 處理室內，使處理氣體的電漿作用於在具有凹凸形狀的被 處理體的表面露出的矽部分，而實施氧化處理，形成氧化 砂膜之氧化砂膜的形成方法，其特徵爲： 一邊以被處理體的每單位面積〇.2w/cm2以上 2.3 W/cm以下的範圍內的輸出來施加高頻電力至上述處 理室內載置被處理體的載置台，—邊在上述處理氣體中的 200941579 氧的比例爲體積比0.1%以上50%以下的範圍內’處理壓 力爲1.3Pa以上667Pa以下的範圍內的條件下使上述電漿 產生，藉此使形成於上述凹凸形狀的側壁面之上述氧化矽 膜的膜厚與形成於凹部的底壁面之上述氧化矽膜的膜厚的 比[側壁面的膜厚/底壁面的膜厚]成爲〇.6以下。 本發明之氧化矽膜的形成方法中，上述凹凸形狀的側 壁面的上述氧化矽膜的膜厚與上述凹部的底壁面的上述氧 化矽膜的膜厚的比[側壁面的膜厚/底壁面的膜厚]爲〇.01 0 以上0.6以下，上述處理氣體中的氧的比例爲0.5%以上 5 0%以下的範圍內，且上述處理壓力爲6.7Pa以上133Pa 以下的範圍內。 又，本發明之氧化矽膜的形成方法中，上述凹凸形狀 的側壁面的上述矽氧化膜的膜厚與上述凹部的底壁面的上 述氧化矽膜的膜厚的比[側壁面的膜厚/底壁面的膜厚]爲 0.01以上0.4以下，上述處理氣體中的氧的比例爲0.5% 以上25%以下的範圍內，且上述處理壓力爲20Pa以上 © 60Pa以下的範圍內爲理想。 又，本發明之氧化矽膜的形成方法中，上述處理氣體 中含有氣。此情況，氫流量對上述處理氣體中的氫與氧的 合計流量之體積比率爲1%以上90%以下的範圍內爲理想 〇 又，本發明之氧化矽膜的形成方法中，上述高頻電力 的頻率爲1〇〇 kHz以上60MHz以下的範圍內爲理想。 又，本發明之氧化矽膜的形成方法中，處理溫度爲室 -8- 200941579 溫以上600 °C以下的範圍內爲理想。 又，本發明之氧化矽膜的形成方法中，上述電漿係藉 由上述處理氣體及微波所形成的微波激發電漿，該微波係 藉由具有複數個細縫的平面天線來導入上述處理室內。此 情況，上述微波的功率密度爲被處理體的每單位面積 0.25 5W/cm2以上2.55W/cm2以下的範圍內爲理想。 本發明之第2觀點的電腦可讀取的記億媒體，係記憶 @ 有在電腦上動作的控制程式者。在此電腦可讀取的記憶媒 體中，上述控制程式係於實行時，使電腦控制電漿處理裝 置，而能夠進行氧化矽膜的形成方法，該氧化矽膜的形成 方法係於電漿處理裝置的處理室內，對露出於具有凹凸形 狀的被處理體的表面的矽部分，使一邊以被處理體的每單 位面積〇.2W/cm2以上2.3W/cm2以下的範圍內的輸出來施 加高頻電力至載置被處理體的載置台，一邊在處理氣體中 的氧的比例爲體積比0.1%以上50%以下的範圍內，且處 © 理壓力爲1.3Pa以上667Pa以下的範圍內的條件下產生的 處理氣體的電漿作用，藉此實施氧化處理，而以形成於上 述凹凸形狀的側壁面之上述氧化矽膜的膜厚與形成於凹部 的底壁面之上述氧化矽膜的膜厚的比[側壁面的膜厚/底壁 面的膜厚]能夠形成0.6以下的方式形成氧化矽膜。 本發明之第3觀點的電漿處理裝置係具備= 處理室，其係利用電漿來處理被處理體，上部開口； 電介體構件，其係堵塞上述處理室的上述開口部； 天線，其係設於上述電介體構件的外側，用以導入電 -9 - 200941579 磁波至上述處理室內； 氣體供給機構，其係供給原料氣體至上述處理室內； 排氣機構，其係將上述處理室內予以減壓排氣； 載置台，其係於上述處理室內載置被處理體； 高頻電源，其係連接至上述載置台； 控制部，其係於上述處理室內，對露出於具有凹凸形 狀的被處理體表面的矽部分實施利用處理氣體的電漿之氧 化處理來形成氧化矽膜時，以被處理體的每單位面積 0.2W/cm2以上2.3W/cm2以下的範圍內的輸出來施加高頻 電力至上述載置台的同時，將藉由上述氣體供給機構所供 給的上述處理氣體中的氧的比例設爲體積比0.1%以上50 %以下的範圍內，且藉由上述排氣機構來將處理壓力設爲 1.3Pa以上667Pa以下的範圍內，一邊藉由上述天線來導 入電磁波至上述處理室內，藉此使上述電漿產生，而以形 成於上述凹凸形狀的側壁面之上述氧化矽膜的膜厚與形成 於凹部的底壁面之上述氧化矽膜的膜厚的比[側壁面的膜 厚/底壁面的膜厚]能夠形成0.6以下的方式進行控制。 [發明的效果] 本發明的氧化矽膜的形成方法，是一邊以被處理體的 每單位面積0.2W/cm2以上2.3W/cm2以下的範圍內的輸出 來施加高頻電力至載置被處理體的載置台，一邊將處理氣 體中的氧的比例設爲0.1%以上50%以下的範圍內，且將 處理壓力設爲1.3Pa以上667Pa以下的範圍內進行電漿氧 200941579 化處理，使凹凸形狀的側壁面與底壁面的膜厚的比[側壁 面的膜厚/底壁面的膜厚]成爲0.6以下。如此以極端大的 選擇比來進行各向異性高的氧化處理下，例如在STI的溝 槽內的氧化矽膜形成或電晶體的閘極電極飩刻後的損傷修 復用的氧化矽膜形成中，可一面使凹凸形狀的側壁面的氧 化矽膜的膜厚極力形成薄，一面在凹部的底壁面以充分的 厚度形成氧化矽膜。因此，藉由將本發明的氧化矽膜的形 φ 成方法利用於各種裝置作製過程，可極力壓低橫方向的尺 寸損失，確保製造裝置的領域的尺寸精度，謀求對應於微 細化。 【實施方式】 以下，參照圖面詳細說明有關本發明的實施形態。圖 1是表示可利用於本發明的實施形態的氧化矽膜的形成方 法之電漿處理裝置100的槪略構成的模式剖面圖。又，圖 © 2是表示圖1的電漿處理裝置100的平面天線的平面圖。 電槳處理裝置100是以具有複數個細縫狀的孔的平面 天線、特別是 RLSA( Radial Line Slot Antenna;徑向縫 天線）來直接對處理室內導入微波，而使電漿產生於處理 室內，藉此構成可產生高密度且低電子溫度的微波激發電 漿之RLSA微波電漿處理裝置。在電漿處理裝置100是可 進行具有 lxlO10〜5xl012/cm3的電槳密度，且 0.7〜2eV 的低電子溫度之電漿的處理。產生電漿的方式，有電感耦 合型方式（ICP，Induction Couplet Plasma)、磁控管方 -11 - 200941579 式、ECR 方式（Electron Cyclotron Resonance)、及以表 面波方式產生的電漿被適用。因此，電漿處理裝置100是 在各種半導體裝置的製造過程中，可適宜利用於形成氧化 矽膜（例如Si02膜）的目的。
電漿處理裝置1〇〇的主要構成是具備：構成氣密的窒 室（處理室）1、及作爲對窒室1內供給氣體的氣體供給 部之氣體供給機構18、及作爲用以將窒室1內減壓排氣 的排氣機構之排氣裝置24、及設於窒室1的上部，對窒 Q 室1內導入微波的微波導入機構27、及控制該等電漿處 理裝置100的各構成部之控制部50。 窒室1是藉由被接地的大略圓筒狀的容器所形成。另 外，窒室1亦可藉由角筒形狀的容器所形成。窒室1是具 有由鋁等的材質所構成的底壁la及側壁lb。 窒室1的內部是設有用以將被處理體的矽基板（晶圓 W)支撐於水平的載置台2。載置台2是藉由熱傳導性高 的材質例如A1N等的陶瓷所構成。此載置台2是藉由從 〇 排氣室11的底部中央延伸至上方的圓筒狀的支撐構件3 所支撐。支撐構件3是例如藉由A1N等的陶瓷所構成。 並且，在載置台2設有罩住其外緣部，引導晶圓W， 用以覆蓋載置台2的罩環4。此罩環4可形成環狀，罩住 載置台2的全面爲理想。可藉由罩環4來防止雜質往晶圓 W混入。罩環4是例如以石英、單晶矽、多晶矽、非晶形 矽、SiN等的材質所構成，該等之中以石英最理想。而且 ，構成罩環4的上述材質較理想是鹼金屬、金屬等的雜質 -12- 200941579 的含量少的高純度者。 並且，在載置台2埋入有作爲溫度調節機構的電阻加 熱型的加熱器5。此加熱器5是由加熱器電源5a來給電 ，藉此加熱載置台2，以該熱來均一地加熱被處理體的晶 圓W。 並且，在載置台2配備有熱電耦（TC) 6。藉由此熱 電耦6來進行溫度計測，藉此可例如在室溫〜900°C的範 φ 圍控制晶圓W的加熱溫度。 並且，在載置台2設有用以支撐晶圓W而使昇降的 晶圓支撐銷（未圖示）。各晶圓支撐銷是設成可對載置台 2的表面突沒。 在窒室1的內周設有由石英所構成的圓筒狀的襯墊7 。並且，在載置台2的外周側’爲了使窒室1內均一排氣 ，環狀地設置具有多數個排氣孔8&的石英製的擋板8。 此擋板8是藉由複數的支柱9所支撐。 G 在窒室1的底壁la的大略中央部形成有圓形的開口 部10。在底壁la設有與該開口部1〇連通，朝下方突出 的排氣室1 1。在此排氣室1 1連接排氣管1 2 ’經由此排氣 -管12來連接至排氣裝置24° 在窒室1的上部接合環狀的上層板13。上層板13的 內周是朝內側（窒室內空間）突出’形成環狀的支撐部 1 3a ° 在窒室1的側壁lb設有成爲環狀的氣體導入部15。 此氣體導入部15是連接至供給含氧|氣體或電媛激發用氣 -13- 200941579 體的氣體供給機構18。另外，氣體導入部15可設成噴嘴 狀或淋浴狀。 並且，在窒室1的側壁lb設有：用以在電漿處理裝 置100與鄰接的搬送室（未圖示）之間進行晶圓W的搬 出入之搬出入口 16、及開閉此搬出入口 16的閘閥17。 氣體供給機構18是例如具有惰性氣體供給源19a及 含氧氣體供給源1 9b及氫氣供給源1 9c。另外，氣體供給 機構18亦可例如具有置換窒室1內環境時使用的淨化氣 體供給源、洗滌窒室1內時使用的洗滌氣體供給源等，作 爲上述以外未圖示的氣體供給源。 惰性氣體是作爲電漿激發用氣體使用，可產生安定的 電漿，例如可使用稀有氣體等。稀有氣體，例如可使用 Ar氣體、Kr氣體、Xe氣體、He氣體等。該等之中，在 經濟性佳的點，使用 Ar氣體特別理想。又，含氧氣體， 例如可使用氧氣體（〇2 )、水蒸氣（H20 )、一氧化氮（ NO )、一氧化二氮（N2〇)等。 惰性氣體、含氧氣體及氫氣，是從氣體供給機構18 的惰性氣體供給源1 9a、含氧氣體供給源1 9b及氫氣供給 源’經由氣體線路20來到達氣體導入部15，從氣體導入 部15導入窒室1內。在連接至各氣體供給源的各個氣體 線路20設有質量流控制器2 1及其前後的開閉閥22。藉 由如此的氣體供給機構18的構成’所被供給的氣體的轉 換或流量等的控制成爲可能。 作爲排氣機構的排氣裝置24是例如具備渦輪分子泵 -14- 200941579 等高速真空泵的真空泵。如上述般，真空泵24是經由排 氣管12來連接至窒室1的排氣室11。窒室1內的氣體是 均一地流至排氣室1 1的空間1 1 a內，更從空間1 1 a藉由 使真空泵24作動來經由排氣管12排氣至外部。藉此，可 將室室1內高速減壓至預定的真空度、例如〇.l33Pa。 其次，說明有關微波導入機構27的構成。微波導入 機構27的主要構成是具備：透過板28、作爲天線的平面 φ 天線31、慢波材33、金屬罩34、導波管37、匹配電路 38及微波產生裝置39。 使微波透過的透過板28是配備於上層板13中突出至 內周側的支撐部1 3 a上。透過板2 8是以電介體，例如石 英或Al2〇3、AlN等陶瓷的構件所構成。在此透過板28 與支撐部1 3a之間是隔著Ο型環等的密封構件29來氣密 地密封。因此，窒室1內是被保持於氣密。 作爲天線的平面天線31是在透過板28的上方（窒室 ® 1的外側），設成與載置台2對向。平面天線31是成爲 圓板狀。另外，平面天線3 1的形狀並非限於圓板狀，例 如亦可爲四角板狀。此平面天線31是卡止於上層板13的 上端。 平面天線31是例如以表面被鍍金或鍍銀的銅板、鋁 板、鎳板及該等的合金等的導電性構件所構成。平面天線 31是具有放射微波的多數個細縫狀的微波放射孔32。微 波放射孔32是以預定的圖案來貫通平面天線31而形成。 各個的微波放射孔3 2是例如圖2所示，形成細長的 -15- 200941579 長方形狀（細縫狀）。而且，典型的是鄰接的微波放射孔 32配置成「T」字狀。而且，如此組合成預定形狀（例如 T字狀）配置的微波放射孔32更全體配置成同心圓狀。 微波放射孔3 2的長度或配列間隔是按照微波的波長 (λ g )來決定。例如，微波放射孔32的間隔是配置成 Ag/4、Ag/2或Ag。另外，在圖2中是以△!·來表示形成 同心圓狀之鄰接的微波放射孔32彼此間的間隔。另外， 微波放射孔32的形狀亦可爲圓形狀、圓弧狀等其他的形 n 狀。又，微波放射孔32的配置形態並無特別加以限定， 除了同心圓狀以外，例如亦可配置成螺旋狀、放射狀等。 在平面天線31的上面設置具有比真空大的介電常數 的慢波材33。此慢波材33是因爲在真空中微波的波長會 變長，所以具有縮短微波的波長來調整電漿的機能。慢波 材的材質，例如可使用石英、聚四氟乙烯（ polytetrafluoroethylene)樹脂、聚醯亞胺樹脂等。 另外，在平面天線31與透過板28之間，又，在慢波 © 材3 3與平面天線3 1之間，分別可使接觸或離間，但較理 想是使接觸。 在窒室1的上部是以能夠覆蓋該等平面天線31及慢 波材33的方式設有金屬罩34。金屬罩34是例如藉由鋁 或不鏽鋼等的金屬材料所形成。藉由金屬罩34及平面天 線31來形成偏平導波路，可將微波均一地供給至窒室1 內。上層板13的上端與金屬罩34是藉由密封構件35來 密封。並且，在金屬罩34的內部形成有冷卻水流路34a -16- 200941579 。藉由使冷卻水通流於此冷卻水流路3 4 a ’可冷卻金屬罩 34、慢波材33、平面天線31及透過板28。另外’金屬罩 34是被接地。 在金屬罩34的上壁（頂部）的中央形成有開口部36 ，在此開口部36連接導波管37。在導波管37的他端側 是經由匹配電路38來連接產生微波的微波產生裝置39。 導波管37是具有：從上述金屬罩34的開口部36延 H 伸至上方的剖面圓形狀的同軸導波管3 7a、及經由模式變 換器40來連接至該同軸導波管37a的上端部之延伸於水 平方向的矩形導波管37b。模式變換器40是具有在矩形 導波管37b內將以TE模式傳播的微波變換成TEM模式的 機能。 在同軸導波管3 7a的中心延伸著內導體41。此內導 體41是其下端部連接固定於平面天線31的中心。藉由如 此的構造，微波會經由同軸導波管37a的內導體41來往 〇 藉由平面天線31所形成的偏平導波路，放射狀地效率佳 地均一傳播。 '並且，在載置台2的表面側埋設有電極42。在此電 極42經由匹配箱（Μ. B.) 43來連接偏壓施加用的高頻電 源44，形成可藉由對電極42供給高頻偏壓電力來對晶圓 W (被處理體）施加偏壓的構成。電極42的材質是例如 可使用鎢等的導電性材料。電極42是例如形成網目狀、 格子狀、渦捲狀等的形狀。 藉由以上那樣構成的微波導入機構27，在微波產生 -17- 200941579 裝置39所產生的微波會經由導波管37來傳播至平面天線 31’更可從微波放射孔32(細縫）經由透過板28來導入 窒室1內。另外，微波的頻率，較理想是例如使用 2.45GHz，其他亦可使用 8.35GHz、1.98GHz 等。 電漿處理裝置100的各構成部是形成連接至控制部 5 0來控制的構成。控制部5 0典型的是電腦，例如圖3所 示，具備：具有CPU的製程控制器51、及連接至此製程 控制器51的使用者介面52及記憶部53。製程控制器51 0 是統括控制電漿處理裝置1〇〇中，例如有關溫度、壓力、 氣體流量、微波輸出、偏壓施加用的高頻輸出等的製程條 件的各構成部（例如加熱器電源5a、氣體供給機構18、 排氣裝置24、微波產生裝置39、高頻電源44等）之控制 手段。
使用者介面52是具有鍵盤及顯示器等。該鍵盤是工 程管理者爲了管理電漿處理裝置100而進行指令的輸入操 作等。該顯示器是使電漿處理裝置100的操業狀況可視化 Q 顯示。並且，在記憶部53中保存處方等，其係記錄有用 以在製程控制器51的控制下實現在電漿處理裝置1〇〇所 被實行的各種處理之控制程式（軟體）或處理條件資料等 〇 然後，因應所需，以來自使用者介面52的指示等， 從記憶部5 3叫出任意的處方，而使實行於製程控制器51 ，藉由製程控制器51進行控制，在電漿處理裝置100的 窒室1內進行所望的處理。又，上述控制程式或處理條件 -18- 200941579 資料等的處方，可利用被儲存於電腦可讀取的記憶媒體、 例如CD-ROM、硬碟、軟碟、快閃記憶體、DVD、藍光碟 (Blu-ray Disc )等的狀態者。又，亦可從其他的裝置例 如經由專用線路來傳送上述處方而加以利用。 如此構成的電漿處理裝置100是在600 °C以下例如室 溫（25 °C程度）以上600 °C以下的低溫進行對被處理體上 所形成的底層膜或基板（晶圓W)等無損傷的電漿處理。 〇 又，由於電漿處理裝置1〇〇是電漿的均一性佳，所以對大 口徑的晶圓W (被處理體）也可實現製程的均一性。 其次，說明有關利用RLS A方式的電漿處理裝置100 的電漿氧化處理。首先，開啓閘閥17，從搬出入口 16搬 入晶圓W至窒室1內，載置於載置台2上。 其次，一邊藉由真空泵來對窒室1內進行減壓排氣， 一邊從氣體供給機構18的惰性氣體供給源19a、含氧氣 體供給源19b及氫氣供給源19c，以預定的流量來分別經 © 由氣體導入部15導入惰性氣體、含氧氣體及因應所需導 入氫氣至窒室1內。如此一來，將窒室1內調節至預定的 壓力。 — 其次’使在微波產生裝置39所產生之預定頻率例如 2.4 5 GHz的微波經由匹配電路38來引導於導波管37。被 導波管37引導的微波是依序通過矩形導波管37b及同軸 導波管37a，經由內導體41來供給至平面天線31。亦即 ’微波是在矩形導波管3 7b內以TE模式傳播，此TE模 式的微波是在模式變換器40被變換成TEM模式，在同軸 -19- 200941579 導波管37a內朝平面天線31傳播而去。然後，微波會從 貫通形成於平面天線3 1的細縫狀的微波放射孔3 2經由作 爲電介體的透過板28來放射至窒室1內的晶圓W的上方 空間。此時的微波輸出是例如在處理直徑200mm以上的 晶圓W時，功率密度可由0.255〜2.5 5 W/cm2的範圍內選 擇。 藉由從平面天線31經過透過板28來放射至窒室1的 微波，在窒室1內形成電磁場，分別使惰性氣體及含氧氣 _ 體電漿化。此微波激發電漿是藉由微波從平面天線31的 多數個微波放射孔32放射，以大略1χ101()〜5xl〇12/Cm3 的高密度，且在晶圓W附近，形成大略1.2eV以下的低 電子溫度電漿。如此形成的電漿是對基板（晶圓W)之離 子等所產生的電漿損傷少。其結果，藉由電漿中的活性種 例如自由基或離子的作用來對形成於晶圓W表面的矽（ 單晶矽、多結晶矽或非晶形矽）進行電漿氧化處理，形成 無損傷的氧化矽膜。 © 並且，在進行電漿氧化處理的期間，從高頻電源44 供給預定頻率及功率的高頻電力至載置台2。藉由從此高 頻電源44供給的高頻電力，對基板施加高頻偏壓電壓（ 高頻偏壓），其結果，一面維持電漿的低電子溫度，一面 電漿氧化處理的各向異性會被促進。亦即，藉由高頻偏壓 被施加於基板，在基板附近形成電磁場，此會作用成可使 電漿中的離子往基板（晶圓W)引入，因此減弱往矽的凹 部或凸部的側壁之離子所產生的氧化作用，抑制在該等的 -20- 200941579 部位之氧化速率，另一方面在凹部的底壁則是作用成可使 氧化速率增大。因此，在矽的凹部或凸部的側壁是各向同 性的氧化會被抑制，難以在橫方向形成氧化膜，可維持凹 凸圖案的尺寸精度。相對的，在凹部的底部是藉由高頻偏 壓來引入離子，可以充分的膜厚來形成氧化矽膜。 <電漿氧化處理條件> D 在此，針對在電漿處理裝置100中所進行的電漿氧化 處理的理想條件來進行說明。處理氣體較理想是使用 Ar 氣體及〇2氣體來分別作爲稀有氣體及含氧氣體。此時， 在處理氣體中所含的〇2氣體的流量比率（體積比率）， 由提高電漿處理的各向異性，一面抑制凹凸的側壁的氧化 ，一面使凹部的底部的氧化促進的觀點來看，較理想是 0.1%以上50%以下的範圍內，更理想是0.5%以上25% 以下的範圍內，更加理想是0.5%以上10%以下的範圍內 © ，最好是0.5%以上1%以下的範圍內。亦即，藉由降低 窒室內的氧分壓來產生電漿，凹凸的內部會因爲氧（離子 )分壓更低，所以藉由偏壓施加，氧離子會被引入至底部 ，往側壁部之氧離子的作用會被抑制。 並且，本實施形態亦可於處理氣體中含氫。藉由添加 氫，在電漿中會產生ΟΗ自由基，因此可使氧化速率增加 。使用氫時，爲了取得高的氧化速率，對於處理氣體全體 而言，氫與氧的合計流量比率（體積比率），較理想是設 爲0.1%以上50%以下的範圍內，更理想是設爲0.5%以 -21 - 200941579 上25%以下的範圍內，更加理想是設爲〇·5%以上ι〇%以 下的範圍內，最好是設爲0.5%以上1%以下的範圍內。 此情況，氫流量對氫與氧的合計流量之體積比率（[H2流 量/(H2 + 02的合計流量）]χι〇〇)，較理想是設定於1%
以上90%以下的範圍內，且由使凹部的底部的氧化速率 提升的觀點來看，較理想是10%以上60%以下的範圍內 ，特別是由使形成於凹凸部的側壁的氧化矽膜選擇性地比 形成於凹部的底部的氧化矽膜更薄的觀點來看，最好是設 Q 爲1%以上50%以下的範圍內。 又，處理壓力，由提高電漿氧化處理的各向異性，一 面抑制凹凸的側壁的氧化，一面使凹部的底部的氧化促進 的觀點來看，較理想是設定於1.3 Pa以上667Pa以下的範 圍內，更理想是6.7Pa以上133Pa以下的範圍內，最好是 20Pa以上60Pa以下的範圍內。 又，上述處理氣體中的氧流量比率與處理壓力的理想 組合是如以下所述。在將凹凸形狀的側壁面的氧化矽膜的 〇 膜厚與凹部的底壁面的氧化矽膜的膜厚的比[側壁面的膜 厚/底壁面的膜厚]設爲0.01以上〇·6以下時’較理想是將 處理氣體中的氧的比例設爲0.5%以上50%以下的範圍內 ，且將處理壓力設爲6.7pa以上1331>3以下的範圍內。 並且，在將凹凸形狀的側壁面的氧化砂膜的膜厚與凹 部的底壁面的氧化矽膜的膜厚的比[側壁面的膜厚/底壁面 的膜厚]設爲0·01以上〇·4以下時’較理想是將處理氣體 中的氧的比例設爲0.5%以上25%以下的範圍內’且將處 -22- 200941579 理壓力設爲20Pa以上60Pa以下的範圍內。 本實施形態是在進行電漿氧化處理的期間，從高頻電 源44供給預定頻率及功率的高頻電力至載置台2，對基 板（晶圓W)施加高頻偏壓。從高頻電源44供給的高頻 電力的頻率，較理想是例如100kHz以上60MHz以下的範 圍內，更理想是400kHz以上13.5MHz以下的範圍內。高 頻電力，較理想是在晶圓W的每單位面積的功率密度例 Q 如〇.2W/Cm2以上2.3W/cm2以下的範圍內施加，更理想是 在0.35W/cm2以上l_2W/cm2以下的範圍內施加。又，高 頻的功率，較理想是200W以上2000W以下的範圍內，更 理想是300W以上1200W以下的範圍內。被施加於載置台 2的高頻電力是具有一面維持電漿的低電子溫度，一面將 電漿中的離子種往晶圓W引入的作用。因此，藉由施加 高頻電力，可提高電漿氧化的各向異性，相較於凹凸部的 側壁部分，可使形成於底壁部分的氧化矽膜的膜厚極端地 © 大。並且，在本實施形態是即使往晶圓W施加高頻偏壓 ，還是會因爲是低電子溫度的電漿，所以無往氧化矽膜之 電漿中的離子等所產生的損傷，可低溫且短時間形成良質 的氧化矽膜。 又，電漿氧化處理的微波的功率密度，由減少自由基 成分，使各向異性提升的觀點來看，較理想設爲 〇.25 5W/cm2以上 2.55W/cm2以下的範圍內。另外，在本 發明中微波的功率密度是意指晶圓W的每單位面積1 cm2 的微波功率。例如在處理直徑3 00mm以上的晶圓W時， -23- 200941579 較理想是將微波功率設爲500W以上5000W未滿的範圍內 ，更理想是設爲1000W以上3000W以下。 又’晶圓W的加熱溫度，是作爲載置台2的溫度， 較理想是例如設爲室溫（2 5 °C程度）以上6 0 0。(：以下的範 圍內’更理想是設爲200 °C以上500。(：以下的範圍內，最 好是設爲400°C以上500°C以下的範圍內。 以上的條件是作爲處方來保存於控制部5 0的記億部 53。然後’製程控制器51會讀出該處方來往電漿處理裝 ◎ 置1〇〇的各構成部例如氣體供給機構18、排氣裝置24、 微波產生裝置39、加熱器電源5a、高頻電源44等送出控 制信號，藉此實現在所望的條件下的電漿氧化處理。 其次，舉例說明一邊參照圖4A〜圖41，一邊藉由本 發明的氧化矽膜的形成方法，在STI的溝槽內表面形成氧 化矽膜的情形。圖4A〜圖41是表示STI的溝槽的形成及 其後進行的氧化膜形成爲止的工程。 首先，在圖4A及圖4B中，在矽基板1〇1例如藉由 ❹ 熱氧化等的方法來形成Si02等的氧化矽膜1〇2。其次，圖 4C是在氧化砂膜102上例如藉由CVD ( Chemical Vapor Deposition)來形成Si3N4等的氮化砂膜1〇3。又，圖4D 是在氮化矽膜1 〇 3上塗佈光阻劑後，藉由微影技術（ photolithography )來圖案化而形成阻劑層1 〇4。 其次，將阻劑層1 04作爲蝕刻遮罩，例如使用鹵素系 的蝕刻氣體來選擇性地電漿蝕刻氮化矽膜1 03及氧化矽膜 102。如此一來，對應於阻劑層104的圖案，使矽基板 -24- 200941579 101露出（圖4E)。並且，藉由氮化矽膜103來 用的遮罩圖案。圖4F是表示藉由例如含氧等的 的含氧電漿，實施所謂的灰化處理，除去阻劑層 態。 在圖4G是以氮化矽膜103及氧化矽膜102 ，對矽基板101實施各向異性電漿蝕刻，而形成 。此蝕刻是例如可使用C 12、HBr、SF6、CF4等 φ 鹵素化合物、或在上述鹵素化合物中含〇2的蝕 進行。 圖4Η是表示對STI的蝕刻後的晶圓W的溝 成氧化矽膜的工程。在此是一邊以上述範圍的頻 (功率密度）來供給高頻電力至載置台2的電桓 邊在處理氣體中的氧的比例爲0.1%以上50%以 內，且處理壓力爲1.3Pa以上667Pa以下的範圍 下進行電漿氧化處理。藉由在如此的條件下進行 Ο 處理，如圖41所示，可將溝槽105的內表面氧 氧化矽膜1 1 1。藉由如此選擇性的氧化處理所形 矽膜111是形成於溝槽105的側壁的氧化矽膜1 厚與形成於溝槽105的底部的氧化矽膜111b的ffi 氧化矽膜111a的膜厚/氧化矽膜111b的膜厚]爲 例如0.01〜0.6的範圍內（較理想是0.01〜0.4 )，可極端地抑制溝槽1 05的側壁部分的氧化安 的厚度。此情況，在形成閘極電極時不用使閘極 實現裝置的更微細化。 形成溝槽 處理氣體 104的狀 作爲遮罩 溝槽105 的鹵素或 刻氣體來 槽105形 率及功率 i 42 > 一 下的範圍 內的條件 電漿氧化 化而形成 成的氧化 11a的膜 I厚的比[ 〇. 6以下 的範圍內 ?膜 1 1 la 長減少， -25- 200941579 若用以埋入STI的元件分離膜之溝槽105 化矽膜1 1 1 a在矽基板1 0 1內於橫方向（將側 膜化，則裝置形成領域（例如若爲DRAM則 成領域）的面積會縮小。例如，若形成於溝槽 的氧化矽膜111a的膜厚與形成於溝槽105的 矽膜111b的膜厚的比[氧化矽膜111a的膜H 111b的膜厚]超過0.6，則尺寸精度會產生誤 應於微細化。因此，爲了 一面充分確保裝置形 積，一面謀求微細化，必須將形成於溝槽1 05 化矽膜1 1 1 a的膜厚予以選擇性地極力形成薄 態是在溝槽105的內面的氧化處理中，提高底 氧化的選擇性，使形成於側壁的氧化矽膜1 1 1 的氧化矽膜111b來得極端地形成薄，藉此可 裝置的微細化。 另外，藉由本實施形態的氧化矽膜的形成 氧化矽膜1 1 1後，按照STI的元件分離領域形 例如藉由CVD法在溝槽105內埋入Si02等的 以氮化矽膜 103作爲阻擋層，利用 CMP Mechanical Polishing)來進行硏磨而平坦化。 藉由蝕刻或CMP來除去氮化矽膜103及埋入 部，藉此形成元件分離構造。 又，本實施形態的氧化矽膜的形成方法亦 晶體的閘極蝕刻後所進行的蝕刻損傷修復用的 例如，圖5A是表示對成爲電晶體的閘極電極 的側壁的氧 壁部分）厚 是記憶格形 105的側壁 底部的氧化 ί /氧化矽膜 差而難以對 成領域的面 的側壁的氧 。本實施形 部與側壁的 a要比底部 謀求對應於 方法來形成 成的程序， 絕緣膜後， (Chemical 平坦化後， 絕緣膜的上 可適用於電 氧化處理。 的多晶砂電 200941579 極200實施電漿氧化處理的狀態。在矽基板ι〇1上隔著 Si02等的絕緣膜202來形成多晶矽層，利用阻劑等的蝕刻 遮罩201來將此多晶矽層予以電漿蝕刻成線路&空間的圖 案形狀’藉此形成多晶矽電極200。此電漿触刻時，在多 晶矽電極200的側面及基板表面有電漿損傷。此例是利用 圖1的電漿處理裝置100來對形成有多晶矽電極200的矽 基板1 〇 1進行電漿氧化處理，藉此可修復蝕刻所產生的電 φ 漿損傷。電漿氧化處理是一邊以上述範圍的頻率及功率（ 功率密度）來供給高頻電力至載置台2，一邊在處理氣體 中的氧的比例爲5 0 %以下例如〇 . 1 %以上5 0 %以下的範圍 內，且處理壓力爲667Pa以下例如1.3Pa以上667Pa以下 的範圍內的條件下進行。另外，藉由電漿氧化處理，如圖 5B所示，在多晶矽電極200的側面形成薄的氧化矽膜203 〇 電晶體設計上，若成爲閘極電極的多晶矽電極200的 © 側壁部分的氧化矽膜203在橫方向（側壁部分）厚膜化， 則在多晶矽電極200內電晶體形成部分的面積（通道寬） 會縮小而與藉由蝕刻所形成的線路&空間的尺寸之間會產 生誤差。例如，若形成於多晶矽電極200的側壁的氧化矽 膜203的膜厚變厚，則上述誤差會過大，難以對應於微細 化。因此，爲了確保電晶體形成部分的面積，必須將多晶 矽電極200的側壁部分的氧化矽膜203的厚度予以極端地 抑制成薄。本實施形態的氧化矽膜的形成方法是提高矽基 板101與多晶矽電極200的側壁之氧化處理的選擇性，使 -27- 200941579 形成於側壁的氧化矽膜203薄，藉此維持尺寸精度’即使 謀求微細化照樣可充分確保電晶體形成部分的面積。
並且，使用電漿處理裝置100來對具有凹凸形狀的矽 表面進行電漿氧化處理時，主要是調節供給至載置台2的 高頻電力、處理壓力及處理氣體中的氧比率，藉此可控制 凹部的底部與側壁之氧化處理的選擇性。例如圖6A所示 ，若提高處理壓力，則電漿中的自由基會增加’因此氧化 的各向同性會變強，相反的，若降低處理壓力，則電漿中 U 的離子會增加，因此氧化的各向異性會增強。又，如圖 6B所示，若使處理氣體中的〇2氣體的比率增加，則電漿 中的離子會減少，因此氧化的各向同性會變強，若降低 〇2氣體的比率，則電漿中的離子會增加，因此氧化的各 向異性會增強。又，如圖6C所示，若供給至載置台2的 高頻電力小，則氧化的各向同性會變強，隨著增大高頻電 力，電漿中的離子會容易被引往晶圓W，因此氧化的各向 異性會極端地變強。 © 本實施形態的氧化矽膜的形成方法是對載置台2供給 高頻電力而於基板（晶圓W)施加高頻偏壓，將電漿中的 離子引入至基板（晶圓W)，藉此極端地提高氧化的各向 異性，且將處理壓力設定於6 67Pa以下’將處理氣體中的 〇2比率設定於5 0 %以下。藉由如此的條件設定，進行作 爲氧化活性種之離子主體的氧化，選擇性地控制形成於凹 凸形狀的底部與側壁的氧化矽膜的厚度。 其次，說明有關確認本發明的效果的試驗結果。將本 -28- 200941579 實施形態的氧化矽膜的形成方法適用於形成有凹凸形狀（ 線路&空間）的圖案之矽表面的氧化膜形成。圖7是表示 將具有凹凸形狀的圖案120之矽基板101的矽表面予以氧 化而形成氧化矽膜1 2 1後之晶圓W的表面附近的剖面構 造模式圖。本試驗是使用圖1的電漿處理裝置100，以下 記的條件來對矽表面進行電漿氧化處理，形成氧化矽膜 121。然後，攝取TEM照片，由該畫像來測定凹凸形狀的 φ 圖案120的凸部的頂端的膜厚a、凹部的側壁的膜厚b及 底部的膜厚c，算出各部的氧化速率及側壁/底部膜厚比（ b/c)。另外，圖案120的凹部的開口寬度1^是130nm， 此開口寬度與凹部的深度L2的比（Aspect Ratio )爲5。 將該等的結果顯示於表1〜表3及圖8〜圖14。側壁/ 底部膜厚比（b/c )是側壁與底部的氧化的選擇性的指標 ，此値越小選擇性越良好。爲了對應於裝置的微細化，側 〇 壁的氧化矽膜的膜厚b是極力形成薄爲理想。側壁/底部 膜厚比（b/ c )例如0.6以下爲理想，0 · 4以下更理想。 <實施例1〜4的共通條件> 高頻偏壓的頻率：13.56MHz 高頻偏壓的功率：600W (功率密度0.702W/cm2) 微波功率：1 200W (功率密度〇.614W/cm2 )
處理溫度：465 °C 目標膜厚：6nm (作爲頂端膜厚a ) -29- 200941579 晶圓徑：300mm <比較例1的條件> 除了不施加高頻偏壓的點以外，其餘與實施例1〜4 相同。 [表1] 實施例1 0.5%〇2 實施例2 1%〇2 實施例3 25%02 實施例4 1%02 比較例1 1%〇2 Ar/02/H2體積比 [mL/minl 199/1/0 198/2/0 150/50/0 198/2/0 500/5/0 氧分壓[pa] 0.2 0.4 10 1.33 1.32 處理壓力[pa] 40 40 40 133 133 處理時間[秒] 180 135 120 320 315 側壁膜厚b[nm，] 2.31 2.10 2.92 3.15 5.6 底部膜厚c[nm] 9.82 7.62 7.76 8.62 4.4 側壁氧化速率[nm/min] 0.77 0.93 1.46 0.59 1.06 底部氧化速率[nm/min] 3.27 3.39 3.88 1.62 0.84 膜厚比b/c 0.235 0.276 0.376 0.365 1.272 c=6nm 時的 b[nm] 1.41 1.65 2.26 2.19 處理時間0 [秒] 110 106 93 223 429
※底部的氧化矽膜的膜厚到達6nm爲止的處理時間 由表1有關電漿氧化處理的側壁與底部的選擇性的指 標之側壁/底部膜厚比b/c，在不對載置台2施加高頻偏壓 來進行電漿氧化處理的比較例1是側壁的膜厚比底部的膜 厚更厚，其膜厚比b/c是形成1.272，顯示大致各向同性 地氧化進行的情形。相對的，一邊對載置台2供給高頻電 -30- 200941579 力’ 一邊以40Pa〜13 3Pa的範圍內之比較低的壓力條件來 進行電漿氧化處理的實施例1〜實施例4是側壁/底部膜厚 比b/c爲0.235〜0.376的範圍內，顯示良好的結果。由該 等的結果可明確，爲了提高電漿氧化處理的側壁與底部的 選擇性使側壁的膜厚薄，一邊對載置台2施加高頻偏壓電 力，一邊選擇133Pa以下例如6.7Pa以上133Pa以下之比 較低的壓力條件爲有效，且越降低壓力越可縮小側壁/底 φ 部膜厚比b/c，可使側壁的膜厚薄。此亦可由〇2比率爲同 1 %的實施例2及實施例4的膜厚比b/c的比較來證明。 並且，由處理壓力同爲40Pa的實施例1〜實施例3 的比較，顯示〇2比率越低，越可壓低側壁/底部膜厚比 b/c。亦即，在〇2比率爲0.5%〜1 %的範圍內的實施例1 及實施例2是側壁/底部膜厚比b/c爲0.235〜0.276的範 圍內，相較於〇2比率爲25%的實施例3 (側壁/底部膜厚 比b/c=〇.376 )，顯示可使側壁的膜厚薄的良好結果。這 φ 是在溝內的氧離子、自由基的分壓變低’而往側壁的氧化 作用被抑制所致。 圖8是使實施例1〜3的電漿氧化處理的側壁與底部 的膜厚比b/c與處理氣體中的氧氣體的比例的關係圖表化 者。由此圖8可明確，在處理壓力爲40Pa的條件下’若 將處理氣體中的氧氣體的體積比率設成50%以下’則可 使側壁/底部膜厚比b/c形成0·6以下，若將同體積比率設 爲25%以下，則可使側壁/底部膜厚比b/c形成〇_4以下 -31 - 200941579 圖9是使實施例2〜4的電漿氧化處理的側壁與底部 的膜厚比b/c與處理壓力的關係圖表化者。由此圖9可明 確，在1% 02的條件下，若將處理壓力設成267Pa以下 ，則可使側壁/底部膜厚比b/c形成0.6以下，若將處理壓 力設成133Pa以下，則可使側壁/底部膜厚比b/c形成0.4 以下，可使側壁的膜厚薄。 圖10的圖表是繪製實施例1〜4及比較例1的氧化矽 膜的側壁/底部膜厚比b/c與處理氣體中的氧分壓的關係 @ 者。由此圖1 〇可知，爲了形成側壁/底部膜厚比b/c爲 0.4以下之膜厚薄的側壁，較理想是將處理氣體中的氧分 壓設爲10以下，更理想是設爲2以下。 圖11是表示實施例1的電漿氧化處理時間與頂端膜 厚a的平均膜厚及該平均膜厚的晶圓面內均一性的關係。 如此圖1 1所示，在實施例1的條件下進行電漿氧化處理 時，約180秒達到目標膜厚（頂端膜厚a = 6nm )，可取 得充分的氧化速率。並且’電漿氧化處理的晶圓面內均一 © 性是4%以下推移，爲良好的結果。另外，圖11的晶圓 面內均一性是藉由（晶圓面內的最大膜厚一最小膜厚）/ (晶圓面內的平均膜厚X2)的百分率（χΙΟΟ%)來算出（ 圖12，圖14也是同樣）。 圖12是表示實施例2的電漿氧化處理時間與頂端膜 厚a的平均膜厚及該平均膜厚的晶圓面內均一性的關係。 如該圖1 2所示，在實k例1的條件下進行電漿氧化處理 時，約135秒達到目標膜厚（頂端膜厚a=6nm)，可取 -32- 200941579 得充分的氧化速率。並且’電獎氧化處理的晶圓面內均一 性是大致2%以下推移’爲極良好的結果。 由圖1 1及圖12可確認，側壁/底部膜厚比b/c爲0.4 以下的實施例1及實施例2的電漿氧化處理條件，實用上 亦可取得充分的氧化速率及晶圓面內均一性。 其次，一邊參照表2、表3、圖13及圖14 一邊說明 有關在處理氣體中添加氫的實施例5〜8及比較例2、3的 0 試驗結果。 <實施例5〜8、比較例3的共通條件> 高頻偏壓的頻率：13.56MHz 微波功率：1200W (功率密度0.614W/cm2 )
處理溫度：4 6 5 °C 目標膜厚：6nm (作爲頂端膜厚a ) 晶圓徑：300mm <比較例2的條件> 除了不施加高頻偏壓的點以外，其餘則與實施例5〜 8、比較例3相同。 -33- 200941579 [表2] 實施例5 (23%02/2%H2) 實施例6 (0.5%02/0.5%H2) 實施例7 (0.5%02/0.5%H2) 實施例8 (0.5%02/0.5%H2) Ar/02/H2體積比 fmL/minl 1200/370/32 198/1/1 198/1/1 198/1/1 氧分壓[Pa] 154 0.2 0.2 0.2 氫分壓[Pa] 12.5 0.2 0.2 0.2 偏壓電力密度[W/cm2] 0.67 0.2 0.35 0.7 處理壓力[Pa] 667 40 40 40 處理時間[秒] 45 55 80 90 側壁膜厚b[nm] 4.1 4.7 4.2 3.56 底部膜厚c[_ 6.7 7.6 10.5 10.65 側壁氧化速率[nm/min] 2.05 5.12 3.15 2.37 底部氧化速率[nm/ηύη] 8.93 8.5 7.9 7.10 膜厚比b/c 0.6 0.6 0.4 0.3 h2/(h2+o2)流量比率[%] 7.5 50 50 50 處理時間& [秒] 40 42 46 51 ※底部的氧化矽膜的膜厚到達6 nm爲止的處理時間 -34- 200941579 [表3] 比較例2 (23%02/2%H2) 比較例3 (23%0,/2%H,) Αγ/02/Η2 體積比[mL/min] 1200/370/30 1200/370/31 氧分壓[Pa] 154 154 氫分壓[Pa] 12.5 12.5 偏壓電力密度[W/cm2] 0 0.16 處理壓力[Pa] 667 667 處理時間[秒] 710 105 側壁膜厚b[_ 7.2 4.7 底部膜厚c[mn] 6.5 6.1 側壁氧化速率[nrn/min] 0.61 2.68 底部氧化速率[nm/min] 0.55 3.48 膜厚比b/c 1.2 0.8 Η2/(Η2+02)流量比率[%] 7.5 7.5 處理時間* [秒] 652 103 ※底部的氧化矽膜的膜厚到達6nm爲止的處理時間 從表2及表3顯示，藉由在處理氣體中添加H2，且 一邊對載置台2施加高頻偏壓電力，一邊進行電漿氧化處 理，可使氧化速率大幅度提升。氫的比例，較理想是0.1 %以上2%未滿，更理想是0.1%〜1%。又’即使添加H2 ，照樣如實施例5〜8那樣，一邊以0.2[W/cm2]以上的電 力密度來施加高頻偏壓電力至載置台2’ 一邊進行電漿氧 化處理，藉此側壁與底部的選擇性（亦即側壁/底部膜厚 比b/c)實用上爲充分的値（側壁/底部膜厚比b/c=0.3〜 0.6 )。特別是在40P a的處理壓力下進行電漿氧化處理的 實施例8是膜厚比b/c=0.3，可兼顧高的氧化速率及側壁 與底部的高選擇性，可使側壁的膜厚成薄。如此可明確’ -35- 200941579 藉由在處理氣體中添加H2，可提高氧化速率，使總處理 能力提升。 並且，將實施例5〜8及比較例2、3的氧化矽膜的側 壁/底部膜厚比b/c與高頻偏壓的電力密度（偏壓功率） 的關係顯示於圖13。由表2及圖13可判斷，處理壓力爲 667Pa時，藉由將施加於被處理體的高頻偏壓的電力密度 設爲0.2[w/em2]以上，可使側壁/底部膜厚比b/c形成0.6 以下，可使側壁的膜厚薄。又，處理壓力爲40Pa時，藉 @ 由將施加於被處理體的高頻偏壓的電力密度設爲 0.2[W/cm2]以上，可使側壁/底部膜厚比b/c形成0.6以下 ，更藉由將高頻偏壓的電力密度設爲〇.35[W/cm2]以上’ 可使側壁/底部膜厚比b/c形成0·4以下，可使側壁的膜厚 薄。 另一方面，即使在處理氣體中添加氫’照樣不對被處 理體（晶圓W)施加高頻偏壓的比較例2’或高頻偏壓的 電力密度小（〇· 1 6[w/cm2])的比較例3是無法取得充分 〇 的氧化速率，且膜厚比b/e爲〇.8〜I2，形成選擇性低的 結果。因此，所欲一邊取得電漿氧化處理的側壁與底部的 高選擇性，一邊使側壁的膜厚薄’增大氧化速率時’可明 確較理想是一邊對載置台2供給高頻偏壓電力’一邊在處 理氣體中添加H2 ° 圖14是表示實施例8的電漿氧化處理時間與頂端膜 厚a的平均膜厚及該平均膜厚的晶圓面內均一性的關係。 如該圖1 4所示’在實施例8的條件下進行電黎氧化處理 -36 - 200941579 時，是以約90秒來到達目標膜厚（頂端膜厚a = 6nm)， 可取得非常大的氧化速率。如此’可確認藉由在處理氣體 中添加H2，可實現7. lnm/min之大的氧化速率，—面使 側壁的膜厚維持薄，一面可使總處理能力提升。 如以上詳述那樣，使用電漿處理裝置1〇〇，對露出於 具有凹凸圖案的晶圓W表面的矽部分實施根據處理氣體 的電漿之氧化處理來形成氧化矽膜時，藉由將處理氣體中 0 的氧的比例設爲0.1%以上50%以下的範圍內，且將處理 壓力設爲1.3Pa以上667Pa以下的範圍內，可使側壁/底 部膜厚比b/c形成於0.6以下例如0.01以上0.6以下的範 圍內。因此，例如在STI的溝槽內的氧化處理、或電晶體 的閘極蝕刻後的蝕刻損傷修復用的氧化等中，可一邊使側 壁部分的氧化膜厚極力形成薄，一邊在底部以必要的膜厚 來選擇性地形成氧化矽膜。其結果，可確保凹凸圖案的橫 方向的尺寸精度，對應於裝置的微細設計。 φ 並且，藉由在處理氣體中添加H2，可提高氧化速率 ，而於短時間在凹凸形狀的凹部的底壁面以20 urn以下例 如6 nm以上20 nm以下的範圍內的膜厚來薄薄地形成氧 化矽膜，且在側壁是以〇.6nm以上12nm以下的膜厚來薄 薄地形成氧化矽膜。 以上舉本發明的實施形態來進行說明，但本發明並非 限於上述實施形態，亦可實施各種的變形。例如在上述實 施形態中作爲進行本發明的氧化矽膜的形成方法的裝置是 舉最適的RLS A方式的電漿處理裝置爲例來進行說明。但 -37- 200941579 ，亦可例如使用ICP電漿方式、ECR電漿方式、表面反射 波電漿方式、磁控管電漿方式等的其他電漿處理裝置。 又’上述實施形態，作爲對凹凸圖案之氧化矽膜形成 的例子，是說明有關STI之單晶的矽基板101的溝槽！ 05 內部的氧化處理、及藉由蝕刻來形成電晶體的多晶矽閘極 電極之後的蝕刻損傷修復用的氧化處理。但，本發明的氧 化矽膜的形成方法是在凹凸圖案的表面形成氧化矽膜之必 要性高的其他各種的應用亦可適用。又，亦可適用於根據 凹凸依部位而面方位不同的矽表面例如散熱片構造或溝閘 構造等的3次元電晶體的製造過程中，使作爲閘極絕緣膜 等的氧化矽膜選擇性地薄薄地形成於側壁時。又，亦可適 用於所欲相反的在凹凸矽的底部選擇性厚厚地形成氧化矽 膜時。 在圖15A〜15D中顯示將本發明的氧化矽膜的形成方 法適用於製造快閃記憶體的工程之事例。如圖1 5 A所示 ，首先，在矽基板301上，將基板予以熱氧化處理，而形 成Si02的第1絕緣膜層302，在其上藉由CVD來積層形 成第1多晶矽層303、以Si3N4層及Si02層所構成的第2 絕緣膜層304，更在其上形成第2多晶矽層305。如周知 般，在快閃記憶體裝置中，第1絕緣層302是作爲隧道氧 化膜作動，第1多晶矽層3 0 3是作爲浮動閘極作動’第2 多晶矽層3 05是作爲控制閘極作動。有關將該等的層形成 於矽基板301上的方法也是周知。 在圖15A中雖未顯示，但其次是在第2多晶矽層305 200941579 上塗佈光阻劑，予以藉由微影技術來圖案化而成爲蝕刻用 的遮罩3 06。然後，利用如此形成的遮罩3 06，例如進行 電漿蝕刻，藉此如圖15B所示，在矽基板301 —口氣形成 溝槽3 07，分離各記憶領域。 其次，如圖15C所示，對溝槽307按照本發明的方法 來進行電漿氧化處理，在溝槽3 07的內表面形成氧化矽膜 3 08。如此一來，可使溝槽307的側壁的氧化矽膜308a的 φ 膜厚形成比底部的氧化矽膜308b的膜厚來得極端地薄， 因此本裝置是在各個的記憶元件中可長取閘極長。 其次，如圖15D所示，例如藉由灰化來除去遮罩306 ，適當形成金屬配線（未圖示）後，例如藉由CVD或電 漿CVD來形成Si02等的層間絕緣膜309，而埋入各記憶 領域，完成快閃記憶體。如上述般，由於此快閃記憶體可 使形成於各記憶元件的側壁之氧化矽膜的膜厚形成非常薄 ’因此可一面使元件微細化，一面長取閘極長。藉此，可 © 取得記憶容量大且動作的可靠度高的快閃記憶體。 【圖式簡單說明】 圖1是表示適於本發明的氧化矽膜的形成方法的實施 之電漿處理裝置的一例槪略剖面圖。 圖2是表示平面天線的構造圖面。 圖3是表示控制部的構成說明圖。 圖4A〜圖41是表示STI的溝槽內的氧化矽膜形成的 適用例說明圖。 -39- 200941579 圖5A〜圖5B是表示電晶體的閘極電極蝕刻後的損傷 修復目的的氧化矽膜形成的適用例說明圖。 圖6A〜圖6C是表示電漿處理條件與氧化處理的各向 同性或各向異性的關係說明圖。 圖7是表示形成有凹凸圖案的晶圓的表面附近的剖面 構造的說明圖。 圖8是表示實施例1〜3的處理氣體中的氧的比率與 側壁/底部的膜厚比的關係圖表。 内 圖9是表示實施例2〜4的處理壓力與側壁/底部的膜 厚比的關係圖表。 圖10是表示實施例1〜4及比較例1的處理氣體中的 氧分壓與側壁/底部膜厚比的關係圖表。 圖11是表示實施例1的電漿氧化處理時間與平均膜 厚及晶圓面內均一性的關係圖表。
圖12是表示實施例2的電漿氧化處理時間與平均膜 厚及晶圓面內均一性的關係圖表。 Q 圖13是表示實施例5〜8及比較例2、3的側壁/底部 膜厚比與高頻偏壓電流的電流密度的關係圖表。 圖14是表示實施例8的電漿氧化處理時間與平均膜 厚及晶圓面內均一性的關係圖表。 圖1 5 Α〜1 5 D是表示快閃記憶體的溝槽內的氧化矽膜 形成的適用例說明圖。 【主要元件符號說明】 -40- 200941579 1 :窒室（處理室） 2 :載置台 3 :支撐構件 5 :加熱器 1 2 :排氣管 15 :氣體導入部 1 6 :搬出入口 0 1 7 :閘閥 1 8 :氣體供給機構 19a :惰性氣體供給源 19b :含氧氣體供給源 19c :氫氣供給源 24 :排氣裝置 28 :透過板 29 :密封構件 〇 3 1 :平面天線 3 2 :微波放射孔 3 7 :導波管 37a :同軸導波管 3 7b :矩形導波管 39 :微波產生裝置 50 :控制部 5 1 :製程控制器 52 :使用者介面 -41 200941579 5 3 :記憶部 100 :電漿處理裝置 101 :矽基板 1 0 2 :氧化矽膜 1 〇 3 :氮化矽膜 1 〇 5 :溝槽 200:多晶矽電極 1 20 :圖案 1 2 1 :氧化矽膜 W :半導體晶圓（基板） -42-

Claims (1)

  1. 200941579 七、申請專利範圍： 1. 一種氧化矽膜的形成方法，係於電漿處理裝置的 處理室內，使處理氣體的電漿作用於在具有凹凸形狀的被 處理體的表面露出的矽部分，而實施氧化處理，形成氧化 矽膜之氧化矽膜的形成方法，其特徵爲： 一邊以被處理體的每單位面積 〇.2W/cm2以上 2.3 W/cm2以下的範圍內的輸出來施加高頻電力至上述處理 φ 室內載置被處理體的載置台，一邊在上述處理氣體中的氧 的比例爲體積比0.1 %以上5 0 %以下的範圍內，處理壓力 爲1.3Pa以上667Pa以下的範圍內的條件下使上述電漿產 生，藉此使形成於上述凹凸形狀的側壁面之上述氧化矽膜 的膜厚與形成於凹部的底壁面之上述氧化矽膜的膜厚的比 [側壁面的膜厚/底壁面的膜厚]成爲0.6以下。 2. 如申請專利範圍第1項所記載之氧化矽膜的形成 方法，其中，將上述處理氣體中的氧的比例以體積比設爲 G 0.5%以上50%以下，且將上述處理壓力設爲6.7Pa以上 133Pa以下，藉此使上述凹凸形狀的側壁面的上述氧化矽 膜的膜厚與上述凹部的底壁面的上述氧化矽膜的膜厚的比 [側壁面的膜厚/底壁面的膜厚]成爲〇.〇1以上0.6以下。 3. 如申請專利範圍第1項所記載之氧化矽膜的形成 方法，其中，將上述處理氣體中的氧的比例以體積比設爲 0.5%以上25%以下，且將上述處理壓力設爲20Pa以上 60Pa以下，藉此使上述凹凸形狀的側壁面的上述氧化矽膜 的膜厚與上述凹部的底壁面的上述氧化矽膜的膜厚的比[ -43- 200941579 側壁面的膜厚/底壁面的膜厚]成爲0.01以上0.4以下。 4. 如申請專利範圍第1項所記載之氧化矽膜的形成 方法，其中，使氫含於上述處理氣體中。 5. 如申請專利範圍第4項所記載之氧化矽膜的形成 方法，其中，氫流量對上述處理氣體中的氫與氧的合計流 量之體積比率爲1%以上90%以下的範圍內。 6. 如申請專利範圍第1項所記載之氧化矽膜的形成 方法，其中，上述高頻電力的頻率爲100 kHz以上60MHz 以下的範圍內。 7. 如申請專利範圍第1項所記載之氧化矽膜的形成 方法，其中，處理溫度爲室溫以上600 °C以下的範圍內。 8 .如申請專利範圍第1項所記載之氧化矽膜的形成 方法’其中，上述電漿係藉由上述處理氣體及微波所形成 的微波激發電漿，該微波係藉由具有複數個細縫的平面天 線來導入上述處理室內。 9.如申請專利範圍第8項所記載之氧化矽膜的形成 方法’其中，上述微波的功率密度爲被處理體的每單位面 積0.255W/cm2以上2_55W/cm2以下的範圍內。 1 〇 · —種電腦可讀取的記憶媒體，係記憶有在電腦上 動作的控制程式之電腦可讀取的記憶媒體，其特徵爲： 上述控制程式係於實行時，使電腦控制電漿處理裝置 ’而能夠進行氧化矽膜的形成方法，該氧化矽膜的形成方 法係於電漿處理裝置的處理室內，對露出於具有凹凸形狀 的被處理體的表面的矽部分，使一邊以被處理體的每單位 -44- 200941579 面積0.2W/cm2以上2.3W/cm2以下的範圍內的輸出來施加 高頻電力至載置被處理體的載置台，一邊在處理氣體中的 氧的比例爲體積比0.1%以上50%以下的範圍內’且處理 壓力爲1.3Pa以上667Pa以下的範圍內的條件下產生的處 理氣體的電漿作用，藉此實施氧化處理，而以形成於上述 凹凸形狀的側壁面之上述氧化矽膜的膜厚與形成於凹部的 底壁面之上述氧化矽膜的膜厚的比[側壁面的膜厚/底壁面 φ 的膜厚]能夠形成0.6以下的方式形成氧化矽膜。 11. 一種電漿處理裝置，其特徵係具備： 處理室，其係利用電漿來處理被處理體，上部開口； 電介體構件，其係堵塞上述處理室的上述開口部； 天線，其係設於上述電介體構件的外側，用以導入電 磁波至上述處理室內； 氣體供給機構，其係供給原料氣體至上述處理室內； 排氣機構，其係將上述處理室內予以減壓排氣； 〇 載置台，其係於上述處理室內載置被處理體； 高頻電源，其係連接至上述載置台； 控制部，其係於上述處理室內，對露出於具有凹凸形 狀的被處理體表面的矽部分實施利用處理氣體的電漿之氧 化處理來形成氧化矽膜時，以被處理體的每單位面積 〇.2W/cm2以上2.3W/cm2以下的範圍內的輸出來施加高頻 電力至上述載置台的同時，將藉由上述氣體供給機構所供 給的上述處理氣體中的氧的比例設爲體積比0.1%以上50 %以下的範圍內，且藉由上述排氣機構來將處理壓力設爲 -45- 200941579 1.3Pa以上667Pa以下的範圍內，一邊藉由上述天線來導 入電磁波至上述處理室內，藉此使上述電漿產生，而以形 成於上述凹凸形狀的側壁面之上述氧化矽膜的膜厚與形成 於凹部的底壁面之上述氧化矽膜的膜厚的比[側壁面的膜 厚/底壁面的膜厚]能夠形成0.6以下的方式進行控制。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI456690B (zh) * 2011-07-14 2014-10-11 Nanya Technology Corp 半導體裝置內開口之形成方法
TWI476832B (zh) * 2011-09-28 2015-03-11 Tokyo Electron Ltd 蝕刻方法及裝置

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4845917B2 (ja) 2008-03-28 2011-12-28 株式会社東芝 半導体装置の製造方法
JP2011097029A (ja) * 2009-09-30 2011-05-12 Tokyo Electron Ltd 半導体装置の製造方法
JP2011077321A (ja) * 2009-09-30 2011-04-14 Tokyo Electron Ltd 選択的プラズマ窒化処理方法及びプラズマ窒化処理装置
JP2012216667A (ja) * 2011-03-31 2012-11-08 Tokyo Electron Ltd プラズマ処理方法
KR101854609B1 (ko) 2011-12-27 2018-05-08 삼성전자주식회사 게이트 절연층의 형성 방법
US20130320453A1 (en) * 2012-06-01 2013-12-05 Abhijit Jayant Pethe Area scaling on trigate transistors
JP2014209515A (ja) * 2013-04-16 2014-11-06 東京エレクトロン株式会社 エッチング方法
JP6125467B2 (ja) * 2014-06-16 2017-05-10 富士フイルム株式会社 プリント注文受付機とその作動方法および作動プログラム
WO2018179038A1 (ja) * 2017-03-27 2018-10-04 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、プログラム及び基板処理装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0519296A (ja) * 1991-07-12 1993-01-29 Matsushita Electric Ind Co Ltd 絶縁膜の形成方法及び絶縁膜形成装置
JPH11219950A (ja) * 1998-02-03 1999-08-10 Hitachi Ltd 半導体集積回路の製造方法並びにその製造装置
JP3505493B2 (ja) * 1999-09-16 2004-03-08 松下電器産業株式会社 半導体装置の製造方法
JP2002033381A (ja) * 2000-07-19 2002-01-31 Mitsubishi Electric Corp 素子分離絶縁膜の形成方法及び、半導体装置の製造方法
EP1361605A4 (en) * 2001-01-22 2006-02-15 Tokyo Electron Ltd METHOD FOR PRODUCING MATERIAL OF AN ELECTRONIC COMPONENT
JP2002280369A (ja) * 2001-03-19 2002-09-27 Canon Sales Co Inc シリコン基板の酸化膜形成装置及び酸化膜形成方法
JP2004047950A (ja) * 2002-04-03 2004-02-12 Hitachi Kokusai Electric Inc 半導体装置の製造方法および半導体製造装置
WO2004023549A1 (ja) * 2002-08-30 2004-03-18 Fujitsu Amd Semiconductor Limited 半導体装置及びその製造方法
JP4694108B2 (ja) * 2003-05-23 2011-06-08 東京エレクトロン株式会社 酸化膜形成方法、酸化膜形成装置および電子デバイス材料
JP2005286339A (ja) * 2004-03-29 2005-10-13 Sharp Corp シリコンカーバイド基板上に二酸化シリコンを生成する高密度プラズマプロセス
JP4643168B2 (ja) * 2004-03-31 2011-03-02 株式会社東芝 シリコン基板の酸化処理方法
US20060105114A1 (en) * 2004-11-16 2006-05-18 White John M Multi-layer high quality gate dielectric for low-temperature poly-silicon TFTs
JP2006286662A (ja) * 2005-03-31 2006-10-19 Toshiba Corp シリコン系被処理物の酸化処理方法、酸化処理装置および半導体装置の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI456690B (zh) * 2011-07-14 2014-10-11 Nanya Technology Corp 半導體裝置內開口之形成方法
TWI476832B (zh) * 2011-09-28 2015-03-11 Tokyo Electron Ltd 蝕刻方法及裝置
US9263283B2 (en) 2011-09-28 2016-02-16 Tokyo Electron Limited Etching method and apparatus

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