JP2009200483A - シリコン酸化膜の形成方法 - Google Patents

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Abstract

【課題】 凹凸形状を有するシリコンの酸化処理において、側壁に形成されるシリコン酸化膜の膜厚を底部に比べて極力薄く形成する。
【解決手段】 複数のマイクロ波放射孔３２を有する平面アンテナ板３１によりチャンバー１内にマイクロ波を導入するプラズマ処理装置１００を用い、載置台２に高周波電力を印加しながら、処理ガス中の酸素の割合が０．１％以上５０％以下の範囲内であり、かつ処理圧力が１．３Ｐａ異常６６７Ｐａ以下の範囲内の条件でプラズマを生成させる。このプラズマにより、ウエハＷ上に形成された凹凸形状のシリコンの側壁面に形成されるシリコン酸化膜の膜厚と、凹部の底壁面に形成されるシリコン酸化膜の膜厚との比［側壁面の膜厚／底壁面の膜厚］が０．６以下の範囲内となるようにする。
【選択図】図１

Description

本発明は、シリコン酸化膜の形成方法に関し、詳細には、例えば、半導体装置の製造過程でシリコンに形成されたトレンチ内を酸化したり、トランジスタのゲート電極をエッチングにより形成した後でライン＆スペースの凹凸パターンに酸化処理を行ったりする場合に適用可能なシリコン酸化膜の形成方法に関する。
シリコン基板上に形成される素子を電気的に分離する技術として、シャロートレンチアイソレーション（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ；ＳＴＩ）が知られている。ＳＴＩでは、シリコン窒化膜などをマスクとしてシリコンをエッチングしてトレンチを形成し、その中にＳｉＯ2などの絶縁膜を埋め込んだ後、化学機械研磨（ＣＭＰ；Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理によりマスク（シリコン窒化膜）をストッパーとして平坦化する工程が実施される。ＳＴＩにおいては、エッチングによって形成されたトレンチの内面を酸化処理してシリコン酸化膜を形成する工程が行われている。この酸化処理工程は、シリコン酸化膜の形成によってトレンチの形状を非鋭角的に加工することにより、リーク電流の発生などを防止することを目的としている。
また、例えばトランジスタのゲート電極をエッチングによって形成した後に、エッチングダメージを修復する目的で、ライン＆スペースの凹凸パターンに上記と同様の方法で酸化処理を行うことも行われている。
上記トレンチやライン＆スペースなどの凹凸形状を有するシリコン表面にシリコン酸化膜を形成する方法としては、酸化炉やＲＴＰ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓ）装置を用いる熱酸化処理と、プラズマ処理装置を用いるプラズマ酸化処理に大別される。
例えば、熱酸化処理の一つである酸化炉によるウェット酸化処理では、８００℃超の温度にシリコン基板を加熱し、ＷＶＧ（Ｗａｔｅｒ Ｖａｐｏｒ Ｇｅｎｅｒａｔｏｒ）装置を用いて酸化雰囲気に曝すことによりシリコン表面を酸化してシリコン酸化膜を形成する。
熱酸化処理は、良質なシリコン酸化膜を形成できる方法であると考えられている。しかし、熱酸化処理は、８００℃超の高温による処理が必要であることから、サーマルバジェットが増大し、熱応力によってシリコン基板に歪みなどを生じさせてしまうという問題があった。
一方、プラズマ酸化処理としては、アルゴンガスと酸素ガスを含み、酸素の流量比率が約１％の処理ガスを用い、１３３．３Ｐａのチャンバー内圧力で形成されたマイクロ波励起プラズマをシリコン表面に作用させてプラズマ酸化処理を行なう方法が提案されている（例えば、特許文献１）。この特許文献１の方法では、処理温度が４００℃前後と比較的低温でプラズマ酸化処理が行われるため、熱酸化処理におけるサーマルバジェットの増大や基板の歪みなどの問題を回避することができる。また、処理圧力１３３．３Ｐａ程度、処理ガス中のＯ2流量１％程度の条件（説明の便宜上、「低圧力、低酸素濃度条件」という）でプラズマ酸化処理を行なうことによって、高い酸化レートが得られるとともに、凹凸を有するシリコン表面を酸化した場合に、凹凸表面全体に均一な膜厚でシリコン酸化膜を形成できるとともに、凸部上端のシリコンのコーナーに丸み形状を導入し、この部位からの電界集中によるリーク電流を抑制できるという長所を有している。
ＷＯ２００４／００８５１９号
近年では、半導体デバイスの微細化が益々進んでおり、パターンの寸法精度を極力高める努力が進められている。このため、ＳＴＩにおけるトレンチ内面の酸化処理や、ゲートエッチング後のダメージ修復目的の酸化処理など凹凸形状を有するシリコン表面の酸化処理において、凹凸の側壁部分で横方向の酸化膜形成が進むと、デバイスを製造する領域（例えばトランジスタのゲート電極、ＳＴＩにおける素子形成領域など）が酸化膜によって狭められてしまい、デバイスの微細設計が困難になる。従って、凹凸の側壁部分と底部で酸化処理の選択性を高め、側壁に形成される酸化膜を薄く形成することにより、デバイスを製造する領域の寸法精度を確保することが望まれている。
本発明は、上記事情に鑑みてなされたものであって、凹凸形状を有するシリコンの酸化処理において、側壁に形成されるシリコン酸化膜の膜厚を底部に比べて薄く形成することが可能なシリコン酸化膜の形成方法を提供することを目的とする。
本発明のシリコン酸化膜の形成方法は、プラズマ処理装置の処理室内で、凹凸形状を有する被処理体の表面に露出したシリコン部分に処理ガスのプラズマを作用させて酸化処理を施し、シリコン酸化膜を形成するシリコン酸化膜の形成方法であって、前記処理室内で被処理体を載置する載置台に被処理体の面積当り０．２Ｗ／ｃｍ2以上２．３Ｗ／ｃｍ2以下の範囲内の出力で高周波電力を印加しながら、前記処理ガス中の酸素の割合が０．１％以上５０％以下の範囲内であり、処理圧力が１．３Ｐａ以上６６７Ｐａ以下の範囲内の条件で前記プラズマを生成させることにより、前記凹凸形状の側壁面に形成される前記シリコン酸化膜の膜厚と、凹部の底壁面に形成される前記シリコン酸化膜の膜厚との比［側壁面の膜厚／底壁面の膜厚］を０．６以下とするものである。
本発明のシリコン酸化膜の形成方法では、前記凹凸形状の側壁面の前記シリコン酸化膜の膜厚と、前記凹部の底壁面の前記シリコン酸化膜の膜厚との比［側壁面の膜厚／底壁面の膜厚］が０．０１以上０．６以下であり、前記処理ガス中の酸素の割合が０．５％以上５０％以下の範囲内であり、かつ前記処理圧力が６．７Ｐａ以上１３３Ｐａ以下の範囲内である。
また、本発明のシリコン酸化膜の形成方法では、前記凹凸形状の側壁面の前記シリコン酸化膜の膜厚と、前記凹部の底壁面の前記シリコン酸化膜の膜厚との比［側壁面の膜厚／底壁面の膜厚］が０．０１以上０．４以下であり、前記処理ガス中の酸素の割合が０．５％以上２５％以下の範囲内であり、かつ前記処理圧力が２０Ｐａ以上６０Ｐａ以下の範囲内が好ましい。
また、本発明のシリコン酸化膜の形成方法では、前記処理ガス中に水素を含有するものである。この場合、前記処理ガス中の水素と酸素の合計流量に対する水素流量の比率が１％以上９０％以下の範囲内が好ましい。
また、本発明のシリコン酸化膜の形成方法では、前記高周波電力の周波数は、１００ｋＨｚ以上６０ＭＨｚ以下の範囲内が好ましい。
また、本発明のシリコン酸化膜の形成方法では、処理温度が室温以上６００℃以下の範囲内が好ましい。
また、本発明のシリコン酸化膜の形成方法において、前記プラズマは、前記処理ガスと、複数のスロットを有する平面アンテナにより前記処理室内に導入されるマイクロ波と、によって形成されるマイクロ波励起プラズマである。この場合、前記マイクロ波のパワー密度が、被処理体の面積あたり０．２５５Ｗ／ｃｍ2以上２．５５Ｗ／ｃｍ2以下の範囲内が好ましい。
本発明の第２の観点のコンピュータ読み取り可能な記憶媒体は、コンピュータ上で動作する制御プログラムが記憶されたものである。このコンピュータ読み取り可能な記憶媒体において、前記制御プログラムは、実行時に、プラズマ処理装置の処理室内で、凹凸形状を有する被処理体の表面に露出したシリコン部分に対し、被処理体を載置する載置台に被処理体の面積当り０．２Ｗ／ｃｍ2以上２．３Ｗ／ｃｍ2以下の範囲内の出力で高周波電力を印加しながら、処理ガス中の酸素の割合が０．１％以上５０％以下の範囲内であり、かつ処理圧力が１．３Ｐａ以上６６７Ｐａ以下の範囲内である条件で生成させた処理ガスのプラズマを作用させることによって酸化処理を施し、前記凹凸形状の側壁面に形成される前記シリコン酸化膜の膜厚と、凹部の底壁面に形成される前記シリコン酸化膜の膜厚との比［側壁面の膜厚／底壁面の膜厚］が０．６以下になるようにシリコン酸化膜を形成するシリコン酸化膜の形成方法が行われるようにコンピュータに前記プラズマ処理装置を制御させるものである。
本発明の第３の観点のプラズマ処理装置は、プラズマを用いて被処理体を処理する上部が開口した処理室と、前記処理室の前記開口部を塞ぐ誘電体部材と、前記誘電体部材の外側に設けられ、前記処理室内に電磁波を導入するためのアンテナと、前記処理室内に原料ガスを供給するガス供給機構と、前記処理室内を減圧排気する排気機構と、前記処理室内で被処理体を載置する載置台と、前記載置台に接続された高周波電源と、前記処理室内で、凹凸形状を有する被処理体表面に露出したシリコン部分に処理ガスのプラズマによる酸化処理を施してシリコン酸化膜を形成するにあたり、前記載置台に被処理体の面積当り０．２Ｗ／ｃｍ2以上２．３Ｗ／ｃｍ2以下の範囲内の出力で高周波電力を印加するとともに、前記ガス供給機構によって供給される前記処理ガス中の酸素の割合を０．１％以上５０％以下の範囲内とし、かつ前記排気機構により処理圧力を１．３Ｐａ以上６６７Ｐａ以下の範囲内としながら、前記アンテナによって前記処壇室内に電磁波を導入することにより前記プラズマを生成させて、前記凹凸形状の側壁面に形成される前記シリコン酸化膜の膜厚と、凹部の底壁面に形成される前記シリコン酸化膜の膜厚との比［側壁面の膜厚／底壁面の膜厚］が０．６以下となるように制御する制御部と、を備えている。
本発明のシリコン酸化膜の形成方法では、被処理体を載置する載置台に被処理体の面積当り０．２Ｗ／ｃｍ2以上２．３Ｗ／ｃｍ2以下の範囲内の出力で高周波電力を印加しながら、処理ガス中の酸素の割合を０．１％以上５０％以下の範囲内とし、かつ処理圧力を１．３Ｐａ以上６６７Ｐａ以下の範囲内としてプラズマ酸化処理を行い、凹凸形状の側壁面と底壁面の膜厚の比［側壁面の膜厚／底壁面の膜厚］を０．６以下とする。このように極端に大きな選択比で異方性の高い酸化処理を行うことで、例えばＳＴＩのトレンチ内のシリコン酸化膜形成やトランジスタのゲート電極エッチング後のダメージ修復のためのシリコン酸化膜形成において、凹凸形状の側壁面のシリコン酸化膜の膜厚を極力薄く形成しつつ、凹部の底壁面に十分な厚みでシリコン酸化膜を形成できる。従って、本発明のシリコン酸化膜の形成方法を各種デバイス作製過程で利用することにより、横方向の寸法ロスを極力抑え、デバイスを製造する領域の寸法精度を確保し、微細化への対応を図ることが可能になる。
本発明のシリコン酸化膜の形成方法の実施に適したプラズマ処理装置の一例を示す概略断面図である。 平面アンテナの構造を示す図面である。 制御部の構成を示す説明図である。 ＳＴＩにおけるトレンチ内のシリコン酸化膜形成への適用例を示す説明図である。 トランジスタのゲート電極エッチング後のダメージ修復目的のシリコン酸化膜形成への適用例を示す説明図である。 プラズマ処理条件と酸化処理における等方性または異方性の関係を示す説明図である。 凹凸パターンが形成されたウエハの表面付近の断面構造を示す説明図である。 実施例１〜３における処理ガス中の酸素の比率と側壁／底部の膜厚比との関係を示すグラフ図面である。 実施例２〜４における処理圧力と側壁／底部の膜厚比との関係を示すグラフ図面である。 実施例１〜４および比較例１における処理ガス中の酸素分圧と側壁／底部膜厚比との関係示すグラフ図面である。 実施例１におけるプラズマ酸化処理時間と、平均膜厚およびウエハ面内均一性との関係を示すグラフ図面である。 実施例２におけるプラズマ酸化処理時間と、平均膜厚およびウエハ面内均一性との関係を示すグラフ図面である。 実施例５〜８および比較例２、３における側壁／底部膜厚比と高周波バイアス電流の電流密度との関係を示すグラフ図面である。 実施例８におけるプラズマ酸化処理時間と、平均膜厚およびウエハ面内均一性との関係を示すグラフ図面である。 フラッシュメモリにおけるトレンチ内へのシリコン酸化膜形成への適用例を示す説明図である。 フラッシュメモリにおけるトレンチ内へのシリコン酸化膜形成への適用例を示す説明図である。
以下、本発明の実施の形態について図面を参照して詳細に説明する。図１は、本発明の実施の形態にかかるシリコン酸化膜の形成方法に利用可能なプラズマ処理装置１００の概略構成を模式的に示す断面図である。また、図２は、図１のプラズマ処理装置１００の平面アンテナを示す平面図である。
プラズマ処理装置１００は、複数のスロット状の孔を有する平面アンテナ、特にＲＬＳＡ（Ｒａｄｉａｌ Ｌｉｎｅ Ｓｌｏｔ Ａｎｔｅｎｎａ；ラジアルラインスロットアンテナ）にて直接処理室内にマイクロ波を導入して処理室内でプラズマを発生させることにより、高密度かつ低電子温度のマイクロ波励起プラズマを発生させ得るＲＬＳＡマイクロ波プラズマ処理装置として構成されている。プラズマ処理装置１００では、１×１０10〜５×１０12／ｃｍ3のプラズマ密度で、かつ０．７〜２ｅＶの低電子温度を有するプラズマによる処理が可能である。プラズマを生成する方式としては、誘導結合型方式（ＩＣＰ，Ｉｎｄｕｃｔｉｏｎ Ｃｏｕｐｌｅｔ Ｐｌａｓｍａ）、マグネトロン方式、ＥＣＲ方式（Ｅｌｅｃｔｒｏｎ ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）、表面波方式で生成したプラズマも適用される。従って、プラズマ処理装置１００は、各種半導体装置の製造過程において、シリコン酸化膜（例えばＳｉＯ2膜）を形成する目的で好適に利用できる。
プラズマ処理装置１００は、主要な構成として、気密に構成されたチャンバー（処理室）１と、チャンバー１内にガスを供給するガス供給部としてのガス供給機構１８と、チャンバー１内を減圧排気するための排気機構としての排気装置２４と、チャンバー１の上部に設けられ、チャンバー１内にマイクロ波を導入するマイクロ波導入機構２７と、これらプラズマ処理装置１００の各構成部を制御する制御部５０と、を備えている。
チャンバー１は、接地された略円筒状の容器により形成されている。なお、チャンバー１は角筒形状の容器により形成してもよい。チャンバー１は、アルミニウム等の材質からなる底壁１ａと側壁１ｂとを有している。
チャンバー１の内部は、被処理体であるシリコン基板（ウエハＷ）を水平に支持するための載置台２が設けられている。載置台２は、熱伝導性の高い材質例えばＡｌＮ等のセラミックスにより構成されている。この載置台２は、排気室１１の底部中央から上方に延びる円筒状の支持部材３により支持されている。支持部材３は、例えばＡｌＮ等のセラミックスにより構成されている。
また、載置台２には、その外縁部をカバーし、ウエハＷをガイドし、載置台２を覆うためのカバーリング４が設けられている。このカバーリング４は、環状に形成されていてもよく、載置台２の全面をカバーしていることが好ましい。カバーリング４によって、ウエハＷへの不純物の混入防止を図ることができる。カバーリング４は、例えば石英、単結晶シリコン、ポリシリコン、アモルファスシリコン、ＳｉＮ等の材質で構成され、これらの中でも石英がもっとも好ましい。また、カバーリング４を構成する前記材質は、アルカリ金属、金属などの不純物の含有量が少ない高純度のものが好ましい。
また、載置台２には、温度調節機構としての抵抗加熱型のヒータ５が埋め込まれている。このヒータ５は、ヒータ電源５ａから給電されることにより載置台２を加熱して、その熱で被処理体であるウエハＷを均一に加熱する。
また、載置台２には、熱電対（ＴＣ）６が配備されている。この熱電対６によって温度計測を行うことにより、ウエハＷの加熱温度を例えば室温から９００℃までの範囲で制御可能となっている。
また、載置台２には、ウエハＷを支持して昇降させるためのウエハ支持ピン（図示せず）が設けられている。各ウエハ支持ピンは、載置台２の表面に対して突没可能に設けられている。
チャンバー１の内周には、石英からなる円筒状のライナー７が設けられている。また、載置台２の外周側には、チャンバー１内を均一排気するため、多数の排気孔８ａを有する石英製のバッフルプレート８が環状に設けられている。このバッフルプレート８は、複数の支柱９により支持されている。
チャンバー１の底壁１ａの略中央部には、円形の開口部１０が形成されている。底壁１ａにはこの開口部１０と連通し、下方に向けて突出する排気室１１が設けられている。この排気室１１には、排気管１２が接続されており、この排気管１２を介して排気装置２４に接続されている。
チャンバー１の上部には、環状のアッパープレート１３が接合されている。アッパープレート１３の内周は、内側（チャンバー内空間）へ向けて突出し、環状の支持部１３ａを形成している。
チャンバー１の側壁１ｂには、環状をなすガス導入部１５が設けられている。このガス導入部１５は、酸素含有ガスやプラズマ励起用ガスを供給するガス供給機構１８に接続されている。なお、ガス導入部１５はノズル状またはシャワー状に設けてもよい。
また、チャンバー１の側壁１ｂには、プラズマ処理装置１００と、これに隣接する搬送室（図示せず）との間で、ウエハＷの搬入出を行うための搬入出口１６と、この搬入出口１６を開閉するゲートバルブ１７とが設けられている。
ガス供給機構１８は、例えば不活性ガス供給源１９ａおよび酸素含有ガス供給源１９ｂおよび水素ガス供給源１９ｃを有している。なお、ガス供給機構１８は、上記以外の図示しないガス供給源として、例えばチャンバー１内雰囲気を置換する際に用いるパージガス供給源、チャンバー１内をクリーニングする際に用いるクリーニングガス供給源等を有していてもよい。
不活性ガスはプラズマ励起用ガスとして使われ、安定したプラズマを生成することができ、例えば希ガスなどを用いることができる。希ガスとしては、例えばＡｒガス、Ｋｒガス、Ｘｅガス、Ｈｅガスなどを用いることができる。これらの中でも、経済性に優れている点でＡｒガスを用いることが特に好ましい。また、酸素含有ガスとしては、例えば酸素ガス（Ｏ2）、水蒸気（Ｈ2０）、一酸化窒素（ＮＯ）、一酸化二窒素（Ｎ2０）などを用いることができる。
不活性ガス、酸素含有ガスおよび水素ガスは、ガス供給機構１８の不活性ガス供給源１９ａ、酸素含有ガス供給源１９ｂおよび水素ガス供給源から、ガスライン２０を介してガス導入部１５に至り、ガス導入部１５からチャンバー１内に導入される。各ガス供給源に接続する各々のガスライン２０には、マスフローコントローラ２１およびその前後の開閉バルブ２２が設けられている。このようなガス供給機構１８の構成により、供給されるガスの切替えや流量等の制御が出来るようになっている。
排気機構としての排気装置２４は、例えばターボ分子ポンプなどの高速真空ポンプ等の真空ポンプを備えている。前記のように、真空ポンプ２４は、排気管１２を介してチャンバー１の排気室１１に接続されている。チャンバー１内のガスは、排気室１１の空間１１ａ内へ均一に流れ、さらに空間１１ａから真空ポンプ２４を作動させることにより、排気管１２を介して外部へ排気される。これにより、チャンバー１内を所定の真空度、例えば０．１３３Ｐａまで高速に減圧することが可能となっている。
次に、マイクロ波導入機構２７の構成について説明する。マイクロ波導入機構２７は、主要な構成として、透過板２８、アンテナとしての平面アンテナ３１、遅波材３３、金属カバー３４、導波管３７、マッチング回路３８およびマイクロ波発生装置３９を備えている。
マイクロ波を透過させる透過板２８は、アッパープレート１３において内周側に突出した支持部１３ａ上に配備されている。透過板２８は、誘電体、例えば石英やＡ１2０3、ＡｌＮ等のセラミックス等の部材で構成されている。この透過板２８と支持部１３ａとの間は、Ｏリング等のシール部材２９を介して気密にシールされている。したがって、チャンバー１内は気密に保持される。
アンテナとしての平面アンテナ３１は、透過板２８の上方（チャンバ１の外側）において、載置台２と対向するように設けられている。平面アンテナ３１は、円板状をなしている。なお、平面アンテナ３１の形状は、円板状に限らず、例えば四角板状でもよい。この平面アンテナ３１は、アッパープレート１３の上端に係止されている。
平面アンテナ３１は、例えば表面が金または銀メッキされた銅板、アルミニウム板、ニッケル板およびそれらの合金などの導電性部材で構成されている。平面アンテナ３１は、マイクロ波を放射する多数のスロット状のマイクロ波放射孔３２を有している。マイクロ波放射孔３２は、所定のパターンで平面アンテナ３１を貫通して形成されている。
個々のマイクロ波放射孔３２は、例えば図２に示すように、細長い長方形状（スロット状）をなしている。そして、典型的には隣接するマイクロ波放射孔３２が「Ｔ」字状に配置されている。また、このように所定の形状（例えばＴ字状）に組み合わせて配置されたマイクロ波放射孔３２は、さらに全体として同心円状に配置されている。
マイクロ波放射孔３２の長さや配列間隔は、マイクロ波の波長（λｇ）に応じて決定される。例えば、マイクロ波放射孔３２の間隔は、λｇ／４、λｇ／２またはλｇとなるように配置される。なお、図２においては、同心円状に形成された隣接するマイクロ波放射孔３２どうしの間隔を△ｒで示している。なお、マイクロ波放射孔３２の形状は、円形状、円弧状等の他の形状であってもよい。さらに、マイクロ波放射孔３２の配置形態は特に限定されず、同心円状のほか、例えば、螺旋状、放射状等に配置することもできる。
平面アンテナ３１の上面には、真空よりも大きい誘電率を有する遅波材３３が設けられている。この遅波材３３は、真空中ではマイクロ波の波長が長くなることから、マイクロ波の波長を短くしてプラズマを調整する機能を有している。遅波材の材質としては、例えば石英、ポリテトラフルオロエチレン樹脂、ポリイミド樹脂などを用いることができる。
なお、平面アンテナ３１と透過板２８との間、また、遅波材３３と平面アンテナ３１との間は、それぞれ接触させても離間させてもよいが、接触させることが好ましい。
チャンバー１の上部には、これら平面アンテナ３１および遅波材３３を覆うように、金属カバー３４が設けられている。金属カバー３４は、例えばアルミニウムやステンレス鋼等の金属材料によって形成されている。金属カバー３４と平面アンテナ３１によって、偏平導波路が形成され、マイクロ波をチャンバー１内に均一に供給できるようになっている。アッパープレート１３の上端と金属カバー３４とは、シール部材３５によりシールされている。また、金属カバー３４の内部には、冷却水流路３４ａが形成されている。この冷却水流路３４ａに冷却水を通流させることにより、金属カバー３４、遅波材３３、平面アンテナ３１および透過板２８を冷却できるようになっている。なお、金属カバー３４は接地されている。
金属カバー３４の上壁（天井部）の中央には、開口部３６が形成されており、この開口部３６には導波管３７が接続されている。導波管３７の他端側には、マッチング回路３８を介してマイクロ波を発生するマイクロ波発生装置３９が接続されている。
導波管３７は、上記金属カバー３４の開口部３６から上方へ延出する断面円形状の同軸導波管３７ａと、この同軸導波管３７ａの上端部にモード変換器４０を介して接続された水平方向に延びる矩形導波管３７ｂとを有している。モード変換器４０は、矩形導波管３７ｂ内をＴＥモードで伝播するマイクロ波をＴＥＭモードに変換する機能を有している。
同軸導波管３７ａの中心には内導体４１が延在している。この内導体４１は、その下端部において平面アンテナ３１の中心に接続固定されている。このような構造により、マイクロ波は、同軸導波管３７ａの内導体４１を介して平面アンテナ３１により形成される偏平導波路へ放射状に効率よく均一に伝播される。
また、載置台２の表面側には電極４２が埋設されている。この電極４２にマッチングボックス（Ｍ．Ｂ．）４３を介してバイアス印加用の高周波電源４４が接続されており、電極４２に高周波バイアス電力を供給することにより、ウエハＷ（被処理体）にバイアスを印加できる構成となっている。電極４２の材質としては、例えばモリブデン、タングステンなどの導電性材料を用いることができる。電極４２は、例えば網目状、格子状、渦巻き状等の形状に形成されている。
以上のような構成のマイクロ波導入機構２７により、マイクロ波発生装置３９で発生したマイクロ波が導波管３７を介して平面アンテナ３１へ伝搬され、さらにマイクロ波放射孔３２（スロット）から透過板２８を介してチャンバー１内に導入されるようになっている。なお、マイクロ波の周波数としては、例えば２．４５ＧＨｚが好ましく用いられ、他に８．３５ＧＨｚ、１．９８ＧＨｚ等を用いることもできる。
プラズマ処理装置１００の各構成部は、制御部５０に接続されて制御される構成となっている。制御部５０は、典型的にはコンピュータであり、例えば図３に示したように、ＣＰＵを備えたプロセスコントローラ５１と、このプロセスコントローラ５１に接続されたユーザーインターフェース５２および記憶部５３を備えている。プロセスコントローラ５１は、プラズマ処理装置１００において、例えば温度、圧力、ガス流量、マイクロ波出力、バイアス印加用の高周波出力などのプロセス条件に関係する各構成部（例えば、ヒータ電源５ａ、ガス供給機構１８、排気装置２４、マイクロ波発生装置３９、高周波電源４４など）を統括して制御する制御手段である。
ユーザーインターフェース５２は、工程管理者がプラズマ処理装置１００を管理するためにコマンドの入力操作等を行うキーボードや、プラズマ処理装置１００の稼働状況を可視化して表示するディスプレイ等を有している。また、記憶部５３には、プラズマ処理装置１００で実行される各種処理をプロセスコントローラ５１の制御にて実現するための制御プログラム（ソフトウエア）や処理条件データ等が記録されたレシピなどが保存されている。
そして、必要に応じて、ユーザーインターフェース５２からの指示等にて任意のレシピを記憶部５３から呼び出してプロセスコントローラ５１に実行させることで、プロセスコントローラ５１により制御されてプラズマ処理装置１００のチャンバー１内で所望の処理が行われる。また、前記制御プログラムや処理条件データ等のレシピは、コンピュータ読み取り可能な記憶媒体、例えばＣＤ−ＲＯＭ、ハードディスク、フレキシブルディスク、フラッシュメモリ、ＤＶＤ、ブルーレイディスクなどに格納された状態のものを利用できる。さらに、前記レシピを他の装置から例えば専用回線を介して伝送させて利用することも可能である。
このように構成されたプラズマ処理装置１００では、６００℃以下例えば室温（２５℃程度）以上６００℃以下の低温で、被処理体上に形成された下地膜や基板（ウエハＷ）等へのダメージフリーなプラズマ処理を行うことができる。また、プラズマ処理装置１００は、プラズマの均一性に優れていることから、大口径のウエハＷ（被処理体）に対してもプロセスの均一性を実現できる。
次に、ＲＬＳＡ方式のプラズマ処理装置１００を用いたプラズマ酸化処理について説明する。まず、ゲートバルブ１７を開にして搬入出口１６からウエハＷをチャンバー１内に搬入し、載置台２上に載置する。
次に、チャンバー１内を真空ポンプにより減圧排気しながら、ガス供給機構１８の不活性ガス供給源１９ａ、酸素含有ガス供給源１９ｂおよび水素ガス供給源１９ｃから、不活性ガス、酸素含有ガスおよび必要に応じて水素ガスを所定の流量でそれぞれガス導入部１５を介してチャンバー１内に導入する。このようにして、チャンバー１内を所定の圧力に調節する。
次に、マイクロ波発生装置３９で発生させた所定周波数例えば２．４５ＧＨｚのマイクロ波を、マッチング回路３８を介して導波管３７に導く。導波管３７に導かれたマイクロ波は、矩形導波管３７ｂおよび同軸導波管３７ａを順次通過し、内導体４１を介して平面アンテナ３１に供給される。つまり、マイクロ波は、矩形導波管３７ｂ内ではＴＥモードで伝搬し、このＴＥモードのマイクロ波はモード変換器４０でＴＥＭモードに変換されて、同軸導波管３７ａ内を平面アンテナ３１に向けて伝搬されていく。そして、マイクロ波は、平面アンテナ３１に貫通形成されたスロット状のマイクロ波放射孔３２から誘電体としての透過板２８を介してチャンバー１内におけるウエハＷの上方空間に放射される。この際のマイクロ波出力は、例えば２００ｍｍ径以上のウエハＷを処理する場合には、パワー密度として０．２５５〜２．５５Ｗ／ｃｍ2の範囲内から選択することができる。
平面アンテナ３１から透過板２８を経てチャンバー１に放射されたマイクロ波により、チャンバー１内で電磁界が形成され、不活性ガスおよび酸素含有ガスがそれぞれプラズマ化する。このマイクロ波励起プラズマは、マイクロ波が平面アンテナ３１の多数のマイクロ波放射孔３２から放射されることにより、略１×１０10〜５×１０12／ｃｍ3の高密度で、かつウエハＷ近傍では、略１．２ｅＶ以下の低電子温度プラズマとなる。このようにして形成されるプラズマは、基板（ウエハＷ）へのイオン等によるプラズマダメージが少ない。その結果、プラズマ中の活性種例えばラジカルやイオンの作用によりウエハＷ表面に形成されたシリコン（単結晶シリコン、多結晶シリコンまたはアモルファスシリコン）に対してプラズマ酸化処理が行われ、ダメージのないシリコン酸化膜が形成される。
また、プラズマ酸化処理を行なっている間、載置台２に高周波電源４４から所定の周波数およびパワーの高周波電力を供給する。この高周波電源４４から供給される高周波電力によって、基板に高周波バイアス電圧（高周波バイアス）が印加され、その結果、プラズマの低い電子温度を維持しつつ、プラズマ酸化処理の異方性が促進される。すなわち、高周波バイアスが基板に印加されることにより、基板近傍に電磁界が形成され、これがプラズマ中のイオンを基板（ウエハＷ）へ引き込むように作用するため、シリコンの凹部や凸部の側壁へのイオンによる酸化作用を弱め、これらの部位での酸化レートを抑制する一方で、凹部の底壁では酸化レートを増大させるように作用する。従って、シリコンの凹部や凸部の側壁では等方性の酸化が抑制されて横方向に酸化膜が形成されにくくなり、凹凸パターンの寸法精度を維持できる。それに対して、凹部の底部では、高周波バイアスによってイオンが引き込まれ、十分な膜厚でシリコン酸化膜を形成することができる。
＜プラズマ酸化処理条件＞
ここで、プラズマ処理装置１００において行なわれるプラズマ酸化処理の好ましい条件について説明を行う。処理ガスとしては、希ガスとしてＡｒガスを、酸素含有ガスとしてＯ2ガスをそれぞれ使用することが好ましい。このとき、処理ガス中に含まれるＯ2ガスの流量比率（体積比率）は、プラズマ処理の異方性を高め、凹凸の側壁の酸化を抑制しつつ、凹部の底部の酸化を促進させる観点から、０．１％以上５０％以下の範囲内が好ましく、０．５％以上２５％以下の範囲内がより好ましく、０．５％以上１０％以下の範囲内がさらに好ましく、０．５％以上１％以下の範囲内が望ましい。つまり、チャンバー内の酸素分圧を低くしてプラズマを生成することによって、凹凸の内部はさらに酸素（イオン）分圧が低くなるので、バイアス印加により、酸素イオンが底部に引き込まれ、側壁部への酸素イオンの作用が抑制されるからである。
また、本実施の形態では、処理ガス中に水素を含めることも可能である。水素を添加することにより、プラズマ中にＯＨラジカルが生成するため、酸化レートを増加させることが可能である。水素を使用する場合、高い酸化レートを得るために、処理ガス全体に対して水素と酸素の合計の流量比率（体積比率）を、０．１％以上５０％以下の範囲内とすることが好ましく、０．５％以上２５％以下の範囲内とすることがより好ましく、０．５％以上１０％以下の範囲内とすることがさらに好ましく、０．５％以上１％以下の範囲内とすることが望ましい。この場合、水素と酸素の合計流量に対する水素流量の体積比率（［Ｈ2流量／（Ｈ2＋Ｏ2の合計流量）］×１００）を１％以上９０％以下の範囲内に設定することが好ましく、凹部の底部の酸化レートを向上させる観点からは１０％以上６０％以下の範囲内がより好ましく、特に凹凸部の側壁に形成されるシリコン酸化膜を凹部の底部に形成されるシリコン酸化膜よりも選択的に薄く形成する観点からは１％以上５０％以下の範囲内とすることが望ましい。
また、処理圧力は、プラズマ酸化処理の異方性を高め、凹凸の側壁の酸化を抑制しつつ、凹部の底部の酸化を促進させる観点から、１．３Ｐａ以上６６７Ｐａ以下の範囲内に設定することが好ましく、６．７Ｐａ以上１３３Ｐａ以下の範囲内がより好ましく、２０Ｐａ以上６０Ｐａ以下の範囲内が望ましい。
また、上記処理ガス中の酸素流量比率と処理圧力の好ましい組み合わせは以下のとおりである。凹凸形状の側壁面のシリコン酸化膜の膜厚と、凹部の底壁面のシリコン酸化膜の膜厚との比［側壁面の膜厚／底壁面の膜厚］を０．０１以上０．６以下とする場合には、処理ガス中の酸素の割合を０．５％以上５０％以下の範囲内とし、かつ処理圧力を６．７Ｐａ以上１３３Ｐａ以下の範囲内とすることが好ましい。
また、凹凸形状の側壁面のシリコン酸化膜の膜厚と、凹部の底壁面のシリコン酸化膜の膜厚との比［側壁面の膜厚／底壁面の膜厚］を０．０１以上０．４以下とする場合には、処理ガス中の酸素の割合を０．５％以上２５％以下の範囲内とし、かつ処理圧力を２０Ｐａ以上６０Ｐａ以下の範囲内とすることが好ましい。
本実施の形態では、プラズマ酸化処理を行なっている間、高周波電源４４から所定の周波数およびパワーの高周波電力を載置台２に供給し、基板（ウエハＷ）に高周波バイアスを印加する。高周波電源４４から供給される高周波電力の周波数は、例えば１００ｋＨｚ以上６０ＭＨｚ以下の範囲内が好ましく、４００ｋＨｚ以上１３．５ＭＨｚ以下の範囲内がより好ましい。高周波電力は、ウエハＷの面積当たりのパワー密度として例えば０．２Ｗ／ｃｍ2以上２．３Ｗ／ｃｍ2以下の範囲内で印加することが好ましく、０．３５Ｗ／ｃｍ2以上１．２Ｗ／ｃｍ2以下の範囲内で印加することがより好ましい。また、高周波のパワーは２００Ｗ以上２０００Ｗ以下の範囲内が好ましく、３００Ｗ以上１２００Ｗ以下の範囲内がより好ましい。載置台２に印加された高周波電力は、プラズマの低い電子温度を維持しつつ、プラズマ中のイオン種をウエハＷへ引き込む作用を有している。従って、高周波電力を印加することにより、プラズマ酸化の異方性を高め、凹凸部の側壁部分に比べて底壁部分に形成されるシリコン酸化膜の膜厚を極端に大きくすることができる。また、本実施の形態では、ウエハＷへ高周波バイアスを印加しても、低電子温度のプラズマであるため、シリコン酸化膜へのプラズマ中のイオン等によるダメージがなく、低温かつ短時間で良質なシリコン酸化膜を形成することが出来る。
また、プラズマ酸化処理におけるマイクロ波のパワー密度は、ラジカル成分を減らし、異方性を向上させる観点から、０．２５５Ｗ／ｃｍ2以上２．５５Ｗ／ｃｍ2以下の範囲内とすることが好ましい。なお、本発明においてマイクロ波のパワー密度は、ウエハＷの面積１ｃｍ2あたりのマイクロ波パワーを意味する。例えば３００ｍｍ径以上のウエハＷを処理する場合には、マイクロ波パワーを５００Ｗ以上５０００Ｗ未満の範囲内とすることが好ましく、１０００Ｗ以上３０００Ｗ以下とすることがより好ましい。
また、ウエハＷの加熱温度は、載置台２の温度として、例えば室温（２５℃程度）以上６００℃以下の範囲内とすることが好ましく、２００℃以上５００℃以下の範囲内に設定することがより好ましく、４００℃以上５００℃以下の範囲内に設定することが望ましい。
以上の条件は、制御部５０の記憶部５３にレシピとして保存されている。そして、プロセスコントローラ５１がそのレシピを読み出してプラズマ処理装置１００の各構成部例えばガス供給機構１８、排気装置２４、マイクロ波発生装置３９、ヒータ電源５ａ、高周波電源４４などへ制御信号を送出することにより、所望の条件でのプラズマ酸化処理が実現する。
次に、図４（ａ）〜図４（ｉ）を参照しながら、本発明のシリコン酸化膜の形成方法によりＳＴＩにおけるトレンチ内表面にシリコン酸化膜を形成する場合を例に挙げて説明する。図４（ａ）〜図４（ｉ）は、ＳＴＩにおけるトレンチの形成とその後で行なわれる酸化膜形成までの工程を図示したものである。
まず、図４（ａ）および図４（ｂ）において、シリコン基板１０１に例えば熱酸化などの方法によりＳｉＯ2などのシリコン酸化膜１０２を形成する。次に、図４（ｃ）では、シリコン酸化膜１０２上に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によりＳｉ3Ｎ4などのシリコン窒化膜１０３を形成する。さらに、図４（ｄ）では、シリコン窒化膜１０３の上に、フォトレジストを塗布した後、フォトリソグラフィー技術によりパターニングしてレジスト層１０４を形成する。
次に、レジスト層１０４をエッチングマスクとし、例えばハロゲン系のエッチングガスを用いてシリコン窒化膜１０３とシリコン酸化膜１０２を選択的にプラズマエッチングする。このようにして、レジスト層１０４のパターンに対応してシリコン基板１０１を露出させる（図４（ｅ））。また、シリコン窒化膜１０３により、トレンチのためのマスクパターンが形成される。図４（ｆ）は、例えば酸素などを含む処理ガスを用いた酸素含有プラズマにより、いわゆるアッシング処理を実施し、レジスト層１０４を除去した状態を示している。
図４（ｇ）では、シリコン窒化膜１０３およびシリコン酸化膜１０２をマスクとして、シリコン基板１０１に対し異方性プラズマエッチングを実施して、トレンチ１０５を形成する。このエッチングは、例えばＣｌ2、ＨＢｒ、ＳＦ6、ＣＦ4などのハロゲンまたはハロゲン化合物や、前記ハロゲン化合物にＯ2を含むエッチングガスを使用して行なうことができる。
図４（ｈ）は、ＳＴＩにおけるエッチング後のウエハＷのトレンチ１０５に対し、シリコン酸化膜を形成する工程を示している。ここでは、載置台２の電極４２に上記範囲の周波数およびパワー（パワー密度）で高周波電力を供給しながら、処理ガス中の酸素の割合が０．１％以上５０％以下の範囲内で、かつ処理圧力が１．３Ｐａ以上６６７Ｐａ以下の範囲内の条件でプラズマ酸化処理を行う。このような条件でプラズマ酸化処理を行なうことにより、図４（ｉ）に示したように、トレンチ１０５の内表面を酸化してシリコン酸化膜１１１を形成することができる。このように選択的な酸化処理によって形成されたシリコン酸化膜１１１は、トレンチ１０５の側壁に形成されたシリコン酸化膜１１１ａの膜厚と、トレンチ１０５の底部に形成されたシリコン酸化膜１１１ｂの膜厚との比［シリコン酸化膜１１１ａの膜厚／シリコン酸化膜１１１ｂの膜厚］が、０．６以下例えば０．０１から０．６の範囲内（好ましくは、０．０１から０．４の範囲内）であり、トレンチ１０５の側壁部分のシリコン酸化膜１１１ａの厚みを極端に抑えることができる。この場合、ゲート電極を形成する際にゲート長を減少させずに済み、デバイスのより微細化が実現される。
ＳＴＩにおける素子分離膜を埋めこむためのトレンチ１０５の側壁のシリコン酸化膜１１１ａがシリコン基板１０１内で横方向に（側壁部分を）厚膜化すると、その分デバイス形成領域（例えば、ＤＲＡＭであればメモリセル形成領域）の面積が縮小させられてしまう。例えば、トレンチ１０５の側壁に形成されたシリコン酸化膜１１１ａの膜厚と、トレンチ１０５の底部に形成されたシリコン酸化膜１１１ｂの膜厚との比［シリコン酸化膜１１１ａの膜厚／シリコン酸化膜１１１ｂの膜厚］が０．６を超えると、寸法精度に誤差が生じて微細化への対応が困難になる。従って、デバイス形成領域の面積を十分に確保しつつ微細化を図るためには、トレンチ１０５の側壁に形成されるシリコン酸化膜１１１ａの膜厚を選択的に極力薄くすることが必要になる。本実施の形態では、トレンチ１０５の内面の酸化処理において、底部と側壁の酸化の選択性を高くして、側壁に形成されるシリコン酸化膜１１１ａを底部のシリコン酸化膜１１１ｂに比べて極端に薄く形成することにより、デバイスの微細化への対応を図ることが可能になる。
なお、本実施の形態のシリコン酸化膜の形成方法によってシリコン酸化膜１１１を形成した後は、ＳＴＩによる素子分離領域形成の手順に従い、例えばＣＶＤ法によりトレンチ１０５内にＳｉＯ2などの絶縁膜を埋込んだ後、シリコン窒化膜１０３をストッパー層としてＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によって研磨を行ない平坦化する。平坦化した後は、エッチングまたはＣＭＰによってシリコン窒化膜１０３および埋込み絶縁膜の上部を除去することにより、素子分離構造が形成される。
また、本実施の形態のシリコン酸化膜の形成方法は、トランジスタのゲートエッチング後に行われるエッチングダメージ修復のための酸化処理にも適用可能である。例えば、図５（ａ）は、トランジスタのゲート電極となるポリシリコン電極２００に対し、プラズマ酸化処理を施している状態を示している。シリコン基板１０１上にＳｉＯ2等の絶縁膜２０２を介してポリシリコン層を形成し、このポリシリコン層をレジスト等のエッチングマスク２０１を利用してライン＆スペースのパターン形状にプラズマエッチングすることにより、ポリシリコン電極２００が形成される。このプラズマエッチングの際に、ポリシリコン電極２００の側面および基板表面にプラズマダメージが入る。この例では、ポリシリコン電極２００が形成されたシリコン基板１０１に、図１のプラズマ処理装置１００を用いてプラズマ酸化処理を行うことにより、エッチングによるプラズマダメージを修復するようにしている。プラズマ酸化処理は、載置台２に上記範囲の周波数およびパワー（パワー密度）で高周波電力を供給しながら、処理ガス中の酸素の割合が５０％以下例えば０．１％以上５０％以下の範囲内で、かつ処理圧力が６６７Ｐａ以下例えば１．３Ｐａ以上６６７Ｐａ以下の範囲内の条件で行う。なお、プラズマ酸化処理により、図５（ｂ）に示すように、ポリシリコン電極２００の側面に薄いシリコン酸化膜２０３が形成される。
トランジスタ設計上、ゲート電極となるポリシリコン電極２００の側壁部分のシリコン酸化膜２０３が横方向（側壁部分）に厚膜化すると、その分ポリシリコン電極２００内でトランジスタ形成部分の面積（チャンネル幅）が縮小してエッチングにより形成されたライン＆スペースの寸法との間に誤差が生じてしまう。例えば、ポリシリコン電極２００の側壁に形成されたシリコン酸化膜２０３の膜厚が厚くなると、上記誤差が大きくなり過ぎて、微細化への対応が困難になる。したがって、トランジスタ形成部分の面積を確保するためには、ポリシリコン電極２００の側壁部分のシリコン酸化膜２０３の厚みを極端に薄く抑制する必要がある。本実施の形態のシリコン酸化膜の形成方法では、シリコン基板１０１とポリシリコン電極２００の側壁との酸化処理の選択性を高め、側壁に形成されるシリコン酸化膜２０３を薄くすることにより寸法精度を維持し、微細化を図る上でもトランジスタ形成部分の面積を十分に確保することができるようになる。
また、プラズマ処理装置１００を用いて、凹凸形状を有するシリコン表面に対してプラズマ酸化処理を行なう場合、主として載置台２へ供給する高周波電力、処理圧力および処理ガス中の酸素比率を調節することにより、凹部の底部と側壁との酸化処理の選択性を制御できる。例えば、図６（ａ）に示したように、処理圧力を高くするとプラズマ中のラジカルが増加するため酸化の等方性が強くなり、逆に、処理圧力を低くするとプラズマ中のイオンが増加するため酸化の異方性が強まる。また、図６（ｂ）に示したように、処理ガス中のＯ2ガスの比率を増加させるとプラズマ中のイオンが減少するために酸化の等方性が強くなり、Ｏ2ガスの比率を低くするとプラズマ中のイオンが増加するために酸化の異方性が強まる。さらに、図６（ｃ）に示したように、載置台２に供給する高周波電力が小さいと酸化の等方性が強くなり、高周波電力を大きくするに従い、プラズマ中のイオンがウエハＷへ引き込まれやすくなるために酸化の異方性が極端に強くなる。
本実施の形態のシリコン酸化膜の形成方法では、載置台２に高周波電力を供給して基板（ウエハＷ）に高周波バイアスを印加し、プラズマ中のイオンを基板（ウエハＷ）に引き込むことによって酸化の異方性を極端に高めるとともに、処理圧力を６６７Ｐａ以下に設定し、かつ処理ガス中のＯ2比率を５０％以下に設定した。このような条件設定により、酸化活性種としてイオン主体の酸化を行い、凹凸形状の底部と側壁とに形成されるシリコン酸化膜の厚みを選択的に制御している。
次に、本発明の効果を確認した試験結果について説明する。本実施の形態のシリコン酸化膜の形成方法を、凹凸形状（ライン＆スペース）のパターンが形成されたシリコン表面の酸化膜形成に適用した。図７は、凹凸形状のパターン１２０を有するシリコン基板１０１のシリコン表面を酸化してシリコン酸化膜１２１を形成した後のウエハＷの表面付近の断面構造を模式的に示したものである。本試験では、図１のプラズマ処理装置１００を用い、下記の条件でシリコン表面に対してプラズマ酸化処理を行ない、シリコン酸化膜１２１を形成した。その後、ＴＥＭ写真を撮影し、その画像から、凹凸形状のパターン１２０における凸部のトップの膜厚ａ、凹部の側壁の膜厚ｂおよび底部の膜厚ｃを測定し、各部の酸化レートと側壁／底部膜厚比（ｂ／ｃ）を算出した。なお、パターン１２０における凹部の開口幅Ｌ1は１３０ｎｍであり、この開口幅Ｌ1と凹部の深さＬ2との比（アスペクト比Ｌ2／Ｌ1）は５であった。
これらの結果を表１から表３および図８から図１４に示した。側壁／底部膜厚比（ｂ／ｃ）は、側壁と底部との酸化の選択性の指標であり、この値が小さいほど選択性が良好である。デバイスの微細化に対応するために、側壁のシリコン酸化膜の膜厚ｂは極力薄く形成することが好ましいからである。側壁／底部膜厚比（ｂ／ｃ）は、例えば０．６以下が好ましく、０．４以下がより好ましい。
＜実施例１〜４の共通条件＞
高周波バイアスの周波数：１３．５６ＭＨｚ
高周波バイアスのパワー：６００Ｗ（パワー密度０．７０２Ｗ／ｃｍ2）
マイクロ波パワー：１２００Ｗ（パワー密度０．６１４Ｗ／ｃｍ2）
処理温度：４６５℃
目標膜厚：６ｎｍ（トップ膜厚ａとして）
ウエハ径：３００ｍｍ
＜比較例１の条件＞
高周波バイアスを印加しない点以外は、実施例１〜４と同じである。
Figure 2009200483
表１から、プラズマ酸化処理における側壁と底部の選択性の指標である側壁／底部膜厚比ｂ／ｃに関しては、載置台２に高周波バイアスを印加せずにプラズマ酸化処理を行った比較例１では、側壁の膜厚が底部の膜厚より厚くなっており、その膜厚比ｂ／ｃは、１．２７２となっており、略等方的に酸化が進行したことを示している。これに対して、載置台２に高周波電力を供給しながら、４０Ｐａから１３３Ｐａの範囲内の比較的低い圧力条件でプラズマ酸化処理を行った実施例１〜実施例４では、側壁／底部膜厚比ｂ／ｃが０．２３５〜０．３７６の範囲内であり、良好な結果を示した。これらの結果から、プラズマ酸化処理における側壁と底部の選択性を高め側壁の膜厚を薄くするには、載置台２に高周波バイアス電力を印加しながら１３３Ｐａ以下例えば６．７Ｐａ以上１３３Ｐａ以下の比較的低い圧力条件を選択することが有効であり、しかも圧力を低くするほど側壁／底部膜厚比ｂ／ｃを小さくでき側壁の膜厚を薄くできることが判明した。このことは、Ｏ2比率が１％と同じである実施例２と実施例４における膜厚比ｂ／ｃの比較からも裏付けられた。
また、処理圧力が同じ４０Ｐａである実施例１〜実施例３の比較から、Ｏ2比率が低いほど側壁／底部膜厚比ｂ／ｃを低く抑制できることが示された。すなわち、Ｏ2比率が０．５％から１％の範囲内の実施例１および実施例２では、側壁／底部膜厚比ｂ／ｃが０．２３５〜０．２７６の範囲内であり、Ｏ2比率が２５％の実施例３（側壁／底部膜厚比ｂ／ｃ＝０．３７６）に比べて側壁の膜厚を薄くできるという優れた結果を示した。これは、溝内の酸素イオン、ラジカルの分圧が低くなることで、側壁への酸化作用が抑制されることによるものである。
図８は、実施例１から実施例３におけるプラズマ酸化処理での側壁と底部の膜厚比ｂ／ｃと処理ガス中の酸素ガスの割合との関係をグラフ化したものである。この図８から、処理圧力が４０Ｐａの条件で、処理ガス中の酸素ガスの体積比率を５０％以下にすれば、側壁／底部膜厚比ｂ／ｃを０．６以下にすることが可能であり、同体積比率を２５％以下にすれば側壁／底部膜厚比ｂ／ｃを０．４以下にできることが判明した。
図９は、実施例２〜４におけるプラズマ酸化処理での側壁と底部の膜厚比ｂ／ｃと処理圧力との関係をグラフ化したものである。この図９から、１％Ｏ2の条件で、処理圧力２６７Ｐａ以下にすれば、側壁／底部膜厚比ｂ／ｃを０．６以下にすることが可能であり、処理圧力を１３３Ｐａ以下にすれば、側壁／底部膜厚比ｂ／ｃを０．４以下にでき側壁の膜厚を薄くできることが判明した。
図１０のグラフは、実施例１〜４および比較例１におけるシリコン酸化膜の側壁／底部膜厚比ｂ／ｃと処理ガス中の酸素分圧との関係をプロットしたものである。この図１０より、側壁／底部膜厚比ｂ／ｃが０．４以下の、薄い膜厚の側壁にするためには処理ガス中の酸素分圧を１０以下とすることが好ましく、２以下とすることがより好ましいことがわかる。
図１１は、実施例１におけるプラズマ酸化処理時間と、トップ膜厚ａの平均膜厚および該平均膜厚のウエハ面内均一性との関係を示している。この図１１に示されるように、実施例１の条件でプラズマ酸化処理を行った場合には、約１８０秒で目標膜厚（トップ膜厚ａ＝６ｎｍ）に達しており、十分な酸化レートが得られている。また、プラズマ酸化処理におけるウエハ面内均一性は、４％以下で推移しており良好な結果であった。なお、図１１におけるウエハ面内均一性は、（ウエハ面内の最大膜厚−同最小膜厚）／（ウエハ面内の平均膜厚×２）の百分率（×１００％）により算出した（図１２、図１４も同様である）。
図１２は、実施例２におけるプラズマ酸化処理時間と、トップ膜厚ａの平均膜厚および該平均膜厚のウエハ面内均一性との関係を示している。この図１２に示されるように、実施例１の条件でプラズマ酸化処理を行った場合には、約１３５秒で目標膜厚（トップ膜厚ａ＝６ｎｍ）に達しており、十分な酸化レートが得られている。また、プラズマ酸化処理におけるウエハ面内均一性は、ほぼ２％以下で推移しており極めて良好な結果であった。
図１１および図１２から、側壁／底部膜厚比ｂ／ｃが０．４以下であった実施例１および実施例２のプラズマ酸化処理条件においても、実用上十分な酸化レートとウエハ面内均一性が得られることが確認された。
次に、処理ガス中に水素を添加した実施例５〜８および比較例２、３の試験結果について、表２、表３、図１３および図１４を参照しながら説明する。
＜実施例５〜８、比較例３の共通条件＞
高周波バイアスの周波数：１３．５６ＭＨｚ
マイクロ波パワー：１２００Ｗ（パワー密度０．６１４Ｗ／ｃｍ2）
処理温度：４６５℃
目標膜厚：６ｎｍ（トップ膜厚ａとして）
ウエハ径：３００ｍｍ
＜比較例２の条件＞
高周波バイアスを印加しない点以外は、実施例５〜８、比較例３と同じである。
Figure 2009200483
Figure 2009200483
表２および表３から、処理ガス中にＨ2を添加し、かつ載置台２に高周波バイアス電力を印加しながらプラズマ酸化処理を行うことによって、酸化レートを大幅に向上させ得ることが示された。水素の割合は０．１％以上２％未満が好ましく、０．１％〜１％がより好ましい。また、Ｈ2を添加しても、実施例５から８のように、載置台２に高周波バイアス電力を０．２［W／ｃｍ2］以上の電力密度で印加しながらプラズマ酸化処理を行うことによって、側壁と底部の選択性（つまり、側壁／底部膜厚比ｂ／ｃ）が実用上十分な値（側壁／底部膜厚比ｂ／ｃ＝０．３〜０．６）であった。特に、４０Ｐａの処理圧力でプラズマ酸化処理を行った実施例８は、膜厚比ｂ／ｃ＝０．３であり、高い酸化レートと側壁と底部の高い選択性とを両立でき、側壁の膜厚を薄くすることが出来た。このように、処理ガス中にＨ2を添加することにより、酸化レートを高め、スループットを向上させ得ることが判明した。
また、実施例５から実施例８および比較例２、３におけるシリコン酸化膜の側壁／底部膜厚比ｂ／ｃと高周波バイアスの電力密度（バイアスパワー）との関係を図１３に示した。表２および図１３より、処理圧力が６６７Ｐａのときは、被処理体に印加する高周波バイアスの電力密度を０．２［W／ｃｍ2］以上とすることによって、側壁／底部膜厚比ｂ／ｃを０．６以下にでき、側壁の膜厚を薄くできることが判明した。また、処理圧力が４０Ｐａのときは、被処理体に印加する高周波バイアスの電力密度を０．２［W／ｃｍ2］以上とすることによって側壁／底部膜厚比ｂ／ｃを０．６以下にすることが可能であり、さらに高周波バイアスの電力密度を０．３５［W／ｃｍ2］以上とすることによって、側壁／底部膜厚比ｂ／ｃを０．４以下にでき、側壁の膜厚を薄く出来ることが判明した。
一方、処理ガス中に水素を添加した場合でも、被処理体（ウエハＷ）に高周波バイアスを印加しなかった比較例２や、高周波バイアスの電力密度が０．１６［W／ｃｍ2］と小さかった比較例３では、十分な酸化レートが得られず、しかも膜厚比ｂ／ｃが０．８〜１．２と選択性が低い結果となった。従って、プラズマ酸化処理における側壁と底部の高い選択性を得ながら、側壁の膜厚を薄くし、酸化レートを大きくしたい場合には、載置台２に高周波バイアス電力を供給しながら、処理ガス中にＨ2を添加することが好ましいことが判明した。
図１４は、実施例８におけるプラズマ酸化処理時間と、トップ膜厚ａの平均膜厚および該平均膜厚のウエハ面内均一性との関係を示している。この図１４に示されるように、実施例８の条件でプラズマ酸化処理を行った場合には、約９０秒で目標膜厚（トップ膜厚ａ＝６ｎｍ）に達しており、非常に大きな酸化レートが得られている。このように、処理ガス中にＨ2を添加することにより、７．１ｎｍ／ｍｉｎという大きな酸化レートを実現することができ、側壁の膜厚を薄く維持しつつスループットを向上させ得ることが確認できた。
以上詳述したように、プラズマ処理装置１００を使用し、凹凸パターンを有するウエハＷの表面に露出したシリコン部分に処理ガスのプラズマによる酸化処理を施してシリコン酸化膜を形成する場合に、処理ガス中の酸素の割合を０．１％以上５０％以下の範囲内とし、かつ処理圧力を１．３Ｐａ以上６６７Ｐａ以下の範囲内とすることにより、側壁／底部膜厚比ｂ／ｃを０．６以下例えば０．０１以上０．６以下の範囲内にすることができる。従って、例えばＳＴＩにおけるトレンチ内の酸化処理や、トランジスタのゲートエッチング後のエッチングダメージ修復のための酸化などにおいて、側壁部分の酸化膜厚を極力薄くしながら、底部に必要な膜厚でシリコン酸化膜を選択的に形成することができる。その結果、凹凸パターンの横方向の寸法精度が確保され、デバイスの微細設計への対応が可能になる。
また、処理ガス中にＨ2を添加することにより、酸化レートを高くして短時間に凹凸形状の凹部の底壁面に２０ｎｍ以下例えば６ｎｍ以上２０ｎｍ以下の範囲内の膜厚でかつ、側壁には０．６ｎｍ以上１２ｎｍ以下の膜厚でシリコン酸化膜を薄く形成することができる。
以上、本発明の実施の形態を挙げて説明したが、本発明は上記実施の形態に限定されることなく、種々の変形が可能である。例えば上記実施の形態では、本発明のシリコン酸化膜の形成方法を行う装置として最適なＲＬＳＡ方式のプラズマ処理装置を例に挙げて説明した。しかし、例えばＩＣＰプラズマ方式、ＥＣＲプラズマ方式、表面反射波プラズマ方式、マグネトロンプラズマ方式等の他のプラズマ処理装置を使用することも可能である。
また、上記実施の形態では、凹凸パターンに対するシリコン酸化膜形成の例として、ＳＴＩにおける単結晶のシリコン基板１０１のトレンチ１０５内部の酸化処理、およびエッチングによってトランジスタのポリシリコンゲート電極を形成した後のエッチングダメージ修復のための酸化処理について説明した。しかし、本発明のシリコン酸化膜の形成方法は、凹凸パターンの表面にシリコン酸化膜を形成する必要性の高い他の種々のアプリケーションにも適用できる。さらに、凹凸によって部位により面方位が相違するシリコン表面例えばフィン構造や溝ゲート構造などの３次元トランジスタの製造過程で、ゲート絶縁膜等としてのシリコン酸化膜を選択的に側壁に薄く形成する場合にも適用可能である。また、逆に凹凸シリコンの底部に選択的に厚くシリコン酸化膜を形成したい場合にも適用できる。
図１５および図１６に、本発明に係るシリコン酸化膜の形成方法を、フラッシュメモリを製造する工程に適用した事例を示す。図１５（ａ）に示すように、まず、シリコン基板３０１上に、基板を熱酸化処理してＳｉＯ2の第１の絶縁膜層３０２を形成し、その上にＣＶＤにより第１のポリシリコン層３０３、Ｓｉ3Ｎ4層およびＳｉＯ2層で構成される第２の絶縁膜層３０４を積層形成し、さらにその上に第２のポリシリコン層３０５を形成する。周知のように、フラッシュメモリデバイスでは、第１の絶縁層３０２はトンネル酸化膜として作動し、第１のポリシリコン層３０３はフローティングゲートとして作動し、第２のポリシリコン層３０５はコントロールゲートとして作動する。これらの層をシリコン基板３０１上に形成する方法についても、周知である。
図１５（ａ）には示していないが、次に、第２のポリシリコン層３０５上にフォトレジストを塗布し、これをフォトリソグラフィー技術によってパターニングしてエッチングのためのマスク３０６とする。その後、このようにして形成されたマスク３０６を利用して、例えばプラズマエッチングを行うことによって、図１５（ｂ）に示すように、シリコン基板３０１にトレンチ３０７を一気に形成し、各メモリ領域を分離する。
次に、図１６（ａ）に示すように、トレンチ３０７に対して本発明の方法に従ってプラズマ酸化処理を行い、トレンチ３０７の内表面にシリコン酸化膜３０８を形成する。このようにすることによって、トレンチ３０７の側壁におけるシリコン酸化膜３０８ａの膜厚を底部のシリコン酸化膜３０８ｂの膜厚に比べて極端に薄く形成することができるため、本デバイスでは、個々のメモリ素子においてゲート長を長く取ることができる。
次に、図１６（ｂ）に示すように、マスク３０６を例えばアッシングによって除去し、適宜メタル配線（図示せず）を形成した後、例えばＣＶＤまたはプラズマＣＶＤによりＳｉＯ2などの層間絶縁膜３０９を形成して、各メモリ領域を埋め込み、フラッシュメモリを完成する。上述したように、このフラッシュメモリでは、各メモリ素子の側壁に形成されるシリコン酸化膜の膜厚を非常に薄くすることが可能なため、素子を微細化しつつゲート長を長く取ることができる。これによって、メモリ容量が大きくかつ動作の信頼性が高いフラッシュメモリを得ることができる。
１…チャンバー（処理室）、２…載置台、３…支持部材、５…ヒ一夕、１２…排気管、１５…ガス導入部、１６…搬入出口、１７…ゲートバルブ、１８…ガス供給機構、１９ａ…不活性ガス供給源、１９ｂ…酸素含有ガス供給源、１９ｃ…水素ガス供給源、２４…排気装置、２８…透過板、２９…シール部材、３１…平面アンテナ、３２…マイクロ波放射孔、３７…導波管、３７ａ…同軸導波管、３７ｂ…矩形導波管、３９…マイクロ波発生装置、５０…制御部、５１…プロセスコントローラ、５２…ユーザーインターフェース、５３…記憶部、１００…プラズマ処理装置、１０１…シリコン基板、１０２…シリコン酸化膜、１０３…シリコン窒化膜、１０５…トレンチ、１２０…パターン、１２１…シリコン酸化膜、２００…ポリシリコン電極、Ｗ…半導体ウエハ（基板）

Claims (11)

  1. プラズマ処理装置の処理室内で、凹凸形状を有する被処理体の表面に露出したシリコン部分に処理ガスのプラズマを作用させて酸化処理を施し、シリコン酸化膜を形成するシリコン酸化膜の形成方法であって、
    前記処理室内で被処理体を載置する載置台に被処理体の面積当り０．２Ｗ／ｃｍ2以上２．３Ｗ／ｃｍ2以下の範囲内の出力で高周波電力を印加しながら、前記処理ガス中の酸素の割合が体積比で０．１％以上５０％以下の範囲内であり、処理圧力が１．３Ｐａ以上６６７Ｐａ以下の範囲内の条件で前記プラズマを生成させることにより、前記凹凸形状の側壁面に形成される前記シリコン酸化膜の膜厚と、凹部の底壁面に形成される前記シリコン酸化膜の膜厚との比［側壁面の膜厚／底壁面の膜厚］を０．６以下とすることを特徴とするシリコン酸化膜の形成方法。
  2. 請求項１に記載の方法において、前記処理ガス中の酸素の割合を体積比で０．５％以上５０％以下とし、かつ前記処理圧力を６．７Ｐａ以上１３３Ｐａ以下とすることによって、前記凹凸形状の側壁面の前記シリコン酸化膜の膜厚と、前記凹部の底壁面の前記シリコン酸化膜の膜厚との比［側壁面の膜厚／底壁面の膜厚］を０．０１以上０．６以下とすることを特徴とするシリコン酸化膜の形成方法。
  3. 請求項１に記載の方法において、前記処理ガス中の酸素の割合を体積比で０．５％以上２５％以下とし、かつ前記処理圧力を２０Ｐａ以上６０Ｐａ以下とすることによって、前記凹凸形状の側壁面の前記シリコン酸化膜の膜厚と、前記凹部の底壁面の前記シリコン酸化膜の膜厚との比［側壁面の膜厚／底壁面の膜厚］を０．０１以上０．４以下とすることを特徴とするシリコン酸化膜の形成方法。
  4. 請求項１に記載の方法において、前記処理ガス中に水素を含有させることを特徴とするシリコン酸化膜の形成方法。
  5. 請求項４に記載の方法において、前記処理ガス中の水素と酸素の合計流量に対する水素流量の体積比率が１％以上９０％以下の範囲内であることを特徴とするシリコン酸化膜の形成方法。
  6. 請求項１に記載の方法において、前記高周波電力の周波数は、１００ｋＨｚ以上６０ＭＨｚ以下の範囲内であることを特徴とするシリコン酸化膜の形成方法。
  7. 請求項１に記載の方法において、処理温度が室温以上６００℃以下の範囲内であることを特徴とするシリコン酸化膜の形成方法。
  8. 請求項１に記載の方法において、前記プラズマは、前記処理ガスと、複数のスロットを有する平面アンテナにより前記処理室内に導入されるマイクロ波と、によって形成されるマイクロ波励起プラズマであることを特徴とするシリコン酸化膜の形成方法。
  9. 請求項８に記載の方法において、前記マイクロ波のパワー密度が、被処理体の面積あたり０．２５５Ｗ／ｃｍ2以上２．５５Ｗ／ｃｍ2以下の範囲内であることを特徴とするシリコン酸化膜の形成方法。
  10. コンピュータ上で動作する制御プログラムが記憶されたコンピュータ読み取り可能な記憶媒体であって、
    前記制御プログラムは、実行時に、プラズマ処理装置の処理室内で、凹凸形状を有する被処理体の表面に露出したシリコン部分に対し、被処理体を載置する載置台に被処理体の面積当り０．２Ｗ／ｃｍ2以上２．３Ｗ／ｃｍ2以下の範囲内の出力で高周波電力を印加しながら、処理ガス中の酸素の割合が体積比で０．１％以上５０％以下の範囲内であり、かつ処理圧力が１．３Ｐａ以上６６７Ｐａ以下の範囲内である条件で生成させた処理ガスのプラズマを作用させることによって酸化処理を施し、前記凹凸形状の側壁面に形成される前記シリコン酸化膜の膜厚と、凹部の底壁面に形成される前記シリコン酸化膜の膜厚との比［側壁面の膜厚／底壁面の膜厚］が０．６以下になるようにシリコン酸化膜を形成するシリコン酸化膜の形成方法が行われるようにコンピュータに前記プラズマ処理装置を制御させるものであることを特徴とするコンピュータ読み取り可能な記憶媒体。
  11. プラズマを用いて被処理体を処理する上部が開口した処理室と、
    前記処理室の前記開口部を塞ぐ誘電体部材と、
    前記誘電体部材の外側に設けられ、前記処理室内に電磁波を導入するためのアンテナと、
    前記処理室内に原料ガスを供給するガス供給機構と、
    前記処理室内を減圧排気する排気機構と、
    前記処理室内で被処理体を載置する載置台と、
    前記載置台に接続された高周波電源と、
    前記処理室内で、凹凸形状を有する被処理体表面に露出したシリコン部分に処理ガスのプラズマによる酸化処理を施してシリコン酸化膜を形成するにあたり、
    前記載置台に被処理体の面積当り０．２Ｗ／ｃｍ2以上２．３Ｗ／ｃｍ2以下の範囲内の出力で高周波電力を印加するとともに、前記ガス供給機構によって供給される前記処理ガス中の酸素の割合を体積比で０．１％以上５０％以下の範囲内とし、かつ前記排気機構により処理圧力を１．３Ｐａ以上６６７Ｐａ以下の範囲内としながら、前記アンテナによって前記処理室内に電磁波を導入することにより前記プラズマを生成させて、前記凹凸形状の側壁面に形成される前記シリコン酸化膜の膜厚と、凹部の底壁面に形成される前記シリコン酸化膜の膜厚との比［側壁面の膜厚／底壁面の膜厚］が０．６以下となるように制御する制御部と、
    を備えたことを特徴とするプラズマ処理装置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009239157A (ja) * 2008-03-28 2009-10-15 Toshiba Corp 半導体装置の製造方法
WO2011040455A1 (ja) * 2009-09-30 2011-04-07 東京エレクトロン株式会社 選択的プラズマ窒化処理方法及びプラズマ窒化処理装置
JP2012216667A (ja) * 2011-03-31 2012-11-08 Tokyo Electron Ltd プラズマ処理方法
WO2018179038A1 (ja) * 2017-03-27 2018-10-04 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、プログラム及び基板処理装置

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011097029A (ja) * 2009-09-30 2011-05-12 Tokyo Electron Ltd 半導体装置の製造方法
US8642479B2 (en) * 2011-07-14 2014-02-04 Nanya Technology Corporation Method for forming openings in semiconductor device
TWI476832B (zh) * 2011-09-28 2015-03-11 Tokyo Electron Ltd 蝕刻方法及裝置
KR101854609B1 (ko) 2011-12-27 2018-05-08 삼성전자주식회사 게이트 절연층의 형성 방법
US20130320453A1 (en) * 2012-06-01 2013-12-05 Abhijit Jayant Pethe Area scaling on trigate transistors
JP2014209515A (ja) * 2013-04-16 2014-11-06 東京エレクトロン株式会社 エッチング方法
JP6125467B2 (ja) * 2014-06-16 2017-05-10 富士フイルム株式会社 プリント注文受付機とその作動方法および作動プログラム

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002033381A (ja) * 2000-07-19 2002-01-31 Mitsubishi Electric Corp 素子分離絶縁膜の形成方法及び、半導体装置の製造方法
WO2002058130A1 (fr) * 2001-01-22 2002-07-25 Tokyo Electron Limited Procede de production
JP2002280369A (ja) * 2001-03-19 2002-09-27 Canon Sales Co Inc シリコン基板の酸化膜形成装置及び酸化膜形成方法
WO2004023549A1 (ja) * 2002-08-30 2004-03-18 Fujitsu Amd Semiconductor Limited 半導体装置及びその製造方法
JP2005286339A (ja) * 2004-03-29 2005-10-13 Sharp Corp シリコンカーバイド基板上に二酸化シリコンを生成する高密度プラズマプロセス
JP2005294551A (ja) * 2004-03-31 2005-10-20 Toshiba Corp シリコン系被処理物の酸化処理方法、酸化処理装置および半導体装置の製造方法
WO2006073568A2 (en) * 2004-11-16 2006-07-13 Applied Materials, Inc. MULTI-LAYER HIGH QUALITY GATE DIELECTRIC FOR LOW-TEMPERATURE POLY-SILICON TFTs

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0519296A (ja) * 1991-07-12 1993-01-29 Matsushita Electric Ind Co Ltd 絶縁膜の形成方法及び絶縁膜形成装置
JPH11219950A (ja) * 1998-02-03 1999-08-10 Hitachi Ltd 半導体集積回路の製造方法並びにその製造装置
JP3505493B2 (ja) * 1999-09-16 2004-03-08 松下電器産業株式会社 半導体装置の製造方法
JP2004047950A (ja) * 2002-04-03 2004-02-12 Hitachi Kokusai Electric Inc 半導体装置の製造方法および半導体製造装置
JP4694108B2 (ja) * 2003-05-23 2011-06-08 東京エレクトロン株式会社 酸化膜形成方法、酸化膜形成装置および電子デバイス材料
JP2006286662A (ja) * 2005-03-31 2006-10-19 Toshiba Corp シリコン系被処理物の酸化処理方法、酸化処理装置および半導体装置の製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002033381A (ja) * 2000-07-19 2002-01-31 Mitsubishi Electric Corp 素子分離絶縁膜の形成方法及び、半導体装置の製造方法
WO2002058130A1 (fr) * 2001-01-22 2002-07-25 Tokyo Electron Limited Procede de production
JP2002280369A (ja) * 2001-03-19 2002-09-27 Canon Sales Co Inc シリコン基板の酸化膜形成装置及び酸化膜形成方法
WO2004023549A1 (ja) * 2002-08-30 2004-03-18 Fujitsu Amd Semiconductor Limited 半導体装置及びその製造方法
JP2005286339A (ja) * 2004-03-29 2005-10-13 Sharp Corp シリコンカーバイド基板上に二酸化シリコンを生成する高密度プラズマプロセス
JP2005294551A (ja) * 2004-03-31 2005-10-20 Toshiba Corp シリコン系被処理物の酸化処理方法、酸化処理装置および半導体装置の製造方法
WO2006073568A2 (en) * 2004-11-16 2006-07-13 Applied Materials, Inc. MULTI-LAYER HIGH QUALITY GATE DIELECTRIC FOR LOW-TEMPERATURE POLY-SILICON TFTs

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009239157A (ja) * 2008-03-28 2009-10-15 Toshiba Corp 半導体装置の製造方法
US7858467B2 (en) 2008-03-28 2010-12-28 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device
US8097503B2 (en) 2008-03-28 2012-01-17 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device
US8404537B2 (en) 2008-03-28 2013-03-26 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device
WO2011040455A1 (ja) * 2009-09-30 2011-04-07 東京エレクトロン株式会社 選択的プラズマ窒化処理方法及びプラズマ窒化処理装置
JP2011077321A (ja) * 2009-09-30 2011-04-14 Tokyo Electron Ltd 選択的プラズマ窒化処理方法及びプラズマ窒化処理装置
US20120184111A1 (en) * 2009-09-30 2012-07-19 Tokyo Electron Limited Selective plasma nitriding method and plasma nitriding apparatus
JP2012216667A (ja) * 2011-03-31 2012-11-08 Tokyo Electron Ltd プラズマ処理方法
WO2018179038A1 (ja) * 2017-03-27 2018-10-04 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、プログラム及び基板処理装置
US10796900B2 (en) 2017-03-27 2020-10-06 Kokusai Electric Corporation Method of manufacturing semiconductor device

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WO2009093760A1 (ja) 2009-07-30
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