KR101249611B1 - 실리콘 산화막의 형성 방법, 기억 매체, 및 플라즈마 처리 장치 - Google Patents

실리콘 산화막의 형성 방법, 기억 매체, 및 플라즈마 처리 장치 Download PDF

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준이치 기타가와
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Abstract

본 발명은 요철 형상을 갖는 실리콘의 산화 처리에 있어서, 측벽에 형성되는 실리콘 산화막의 막 두께를 바닥부에 비해서 매우 얇게 형성하는 것을 과제로 한다.
복수의 마이크로파 방사 구멍(32)을 갖는 평면 안테나판(31)에 의해 챔버(1) 내에 마이크로파를 도입하는 플라즈마 처리 장치(100)를 이용하고, 배치대(2)에 고주파 전력을 인가하면서, 처리 가스 내의 산소 비율이 0.1％ 이상 50％ 이하의 범위 내이며, 또한 처리 압력이 1.3 ㎩ 이상 667 ㎩ 이하의 범위 내인 조건에서 플라즈마를 생성시킨다. 이 플라즈마에 의해, 웨이퍼(W) 상에 형성된 요철 형상의 실리콘의 측벽면에 형성되는 실리콘 산화막의 막 두께와, 오목부의 바닥벽면에 형성되는 실리콘 산화막의 막 두께와의 비[측벽면의 막 두께/바닥벽면의 막 두께]가 0.6 이하의 범위 내가 되도록 한다.

Description

실리콘 산화막의 형성 방법, 기억 매체, 및 플라즈마 처리 장치{METHOD FOR FORMING SILICON OXIDE FILM, STORAGE MEDIUM, AND PLASMA PROCESSING APPARATUS}
본 발명은 실리콘 산화막의 형성 방법에 관한 것이며, 상세하게는, 예컨대 반도체 장치의 제조 과정에서 실리콘에 형성된 트렌치 내부를 산화하거나, 트랜지스터의 게이트 전극을 에칭에 의해 형성한 후에 라인 및 스페이스의 요철 패턴에 산화 처리를 실시하는 경우에 적용 가능한 실리콘 산화막의 형성 방법에 관한 것이다.
실리콘 기판 상에 형성되는 소자를 전기적으로 분리하는 기술로서, 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation; STI)이 알려져 있다. STI에서는, 실리콘 질화막 등을 마스크로 하여 실리콘을 에칭하여 트렌치를 형성하고, 그 안에 SiO2 등의 절연막을 매립한 후, 화학 기계 연마(CMP; Chemical Mechanical Polishing) 처리로 마스크(실리콘 질화막)를 스토퍼로 하여 평탄화하는 공정이 시행된다. STI에서는, 에칭에 의해 형성된 트렌치의 내면을 산화 처리하여 실리콘 산화막을 형성하는 공정이 시행된다. 이 산화 처리 공정은, 실리콘 산화막의 형성에 의해 트렌치의 형상을 비예각적으로 가공함으로써, 누설 전류의 발생 등을 방지하는 것을 목적으로 한다.
또한, 예컨대 트랜지스터의 게이트 전극을 에칭에 의해 형성한 후에, 에칭 손상을 수복할 목적으로, 라인 및 스페이스의 요철 패턴에 상기와 같은 방법으로 산화 처리도 실시되고 있다.
상기 트렌치나 라인 및 스페이스 등의 요철 형상을 갖는 실리콘 표면에 실리콘 산화막을 형성하는 방법으로서는, 산화로(爐)나 RTP(Rapid Thermal Process) 장치를 이용하는 열산화 처리와, 플라즈마 처리 장치를 이용하는 플라즈마 산화 처리로 대별된다.
예컨대, 열산화 처리의 하나인 산화로에 의한 습식 산화 처리에서는, 800℃를 넘는 온도로 실리콘 기판을 가열하고, WVG(Water Vapor Generator) 장치를 이용하여 산화 분위기에 노출시킴으로써 실리콘 표면을 산화하여 실리콘 산화막을 형성한다.
열산화 처리는 양질의 실리콘 산화막을 형성할 수 있는 방법이라고 생각되고 있다. 그러나, 열산화 처리는 800℃를 넘는 고온에 의한 처리가 필요하기 때문에, 열처리량(thermal budget)이 증대하고, 열응력에 의해 실리콘 기판에 왜곡 등이 발생해 버린다고 하는 문제가 있었다.
한편, 플라즈마 산화 처리로서는, 아르곤 가스와 산소 가스를 포함하고, 산소의 유량 비율이 약 1％인 처리 가스를 이용하며, 133.3 ㎩의 챔버 내 압력으로 형성된 마이크로파 여기 플라즈마를 실리콘 표면에 작용시켜 플라즈마 산화 처리를 실시하는 방법이 제안되어 있다(예컨대, 특허문헌 1). 이 특허문헌 1의 방법에서는, 처리 온도가 400℃ 전후로 비교적 저온에서 플라즈마 산화 처리가 실시되기 때문에, 열산화 처리에서의 열처리량의 증대나 기판의 왜곡 등의 문제를 회피할 수 있다. 또한, 처리 압력 133.3 ㎩ 정도, 처리 가스 내 O2 유량 1％ 정도의 조건(설명의 편의상, 「저압력, 저산소 농도 조건」이라고 함)에서 플라즈마 산화 처리를 실시함으로써, 높은 산화 레이트를 얻을 수 있으며, 요철을 갖는 실리콘 표면을 산화한 경우에, 요철 표면 전체에 균일한 막 두께로 실리콘 산화막을 형성할 수 있으며, 볼록부 상단의 실리콘의 코너에 라운드 형상을 도입하여, 이 부위로부터의 전계 집중에 의한 누설 전류를 억제할 수 있다고 하는 장점을 가지고 있다.
WO 2004/008519호
최근에는, 반도체 디바이스의 미세화가 점점 진행되고 있으며, 패턴의 치수 정밀도를 극력 높이는 노력이 진행되고 있다. 이 때문에, STI에서의 트렌치 내면의 산화 처리나, 게이트 에칭 후의 손상 수복 목적의 산화 처리 등 요철 형상을 갖는 실리콘 표면의 산화 처리에서, 요철의 측벽 부분에서 가로 방향의 산화막 형성이 진행되면, 디바이스를 제조하는 영역(예컨대 트랜지스터의 게이트 전극, STI에서의 소자 형성 영역 등)이 산화막에 의해 좁아져 버려, 디바이스의 미세 설계가 곤란해진다. 따라서, 요철의 측벽 부분과 바닥부에서 산화 처리의 선택성을 높이고, 측벽에 형성되는 산화막을 얇게 형성함으로써, 디바이스를 제조하는 영역의 치수 정밀도를 확보하는 것이 요구되고 있다.
본 발명은 상기 사정을 감안하여 이루어진 것으로, 요철 형상을 갖는 실리콘의 산화 처리에서, 측벽에 형성되는 실리콘 산화막의 막 두께를 바닥부에 비해서 얇게 형성하는 것이 가능한 실리콘 산화막의 형성 방법을 제공하는 것을 목적으로 한다.
본 발명의 실리콘 산화막의 형성 방법은, 플라즈마 처리 장치의 처리실 내에서, 요철 형상을 갖는 피처리체의 표면에서 노출된 실리콘 부분에 처리 가스의 플라즈마를 작용시켜 산화 처리를 실시하여, 실리콘 산화막을 형성하는 실리콘 산화막의 형성 방법으로서, 상기 처리실 내에서 피처리체가 배치되는 배치대에 피처리체의 면적당 0.2 W/㎠ 이상 2.3 W/㎠ 이하의 범위 내의 출력으로 고주파 전력을 인가하면서, 상기 처리 가스 내의 산소 비율이 0.1％ 이상 50％ 이하의 범위 내이며, 처리 압력이 1.3 ㎩ 이상 667 ㎩ 이하의 범위 내인 조건에서 상기 플라즈마를 생성시킴으로써, 상기 요철 형상의 측벽면에 형성되는 상기 실리콘 산화막의 막 두께와, 오목부의 바닥벽면에 형성되는 상기 실리콘 산화막의 막 두께와의 비[측벽면의 막 두께/바닥벽면의 막 두께]를 0.6 이하로 하는 것이다.
본 발명의 실리콘 산화막의 형성 방법에서는, 상기 요철 형상의 측벽면의 상기 실리콘 산화막의 막 두께와, 상기 오목부의 바닥벽면의 상기 실리콘 산화막의 막 두께와의 비[측벽면의 막 두께/바닥벽면의 막 두께]가 0.01 이상 0.6 이하이고, 상기 처리 가스 내의 산소 비율이 0.5％ 이상 50％ 이하의 범위 내이며, 또한 상기 처리 압력이 6.7 ㎩ 이상 133 ㎩ 이하의 범위 내이다.
또한, 본 발명의 실리콘 산화막의 형성 방법에서는, 상기 요철 형상의 측벽면의 상기 실리콘 산화막의 막 두께와, 상기 오목부의 바닥벽면의 상기 실리콘 산화막의 막 두께와의 비[측벽면의 막 두께/바닥벽면의 막 두께]가 0.01 이상 0.4 이하이고, 상기 처리 가스 내의 산소 비율이 0.5％ 이상 25％ 이하의 범위 내이며, 또한 상기 처리 압력이 20 ㎩ 이상 60 ㎩ 이하의 범위 내인 것이 바람직하다.
또한, 본 발명의 실리콘 산화막의 형성 방법에서는, 상기 처리 가스 내에 수소를 함유하는 것이다. 이 경우, 상기 처리 가스 내의 수소와 산소의 합계 유량에 대한 수소 유량의 비율이 1％ 이상 90％ 이하의 범위 내인 것이 바람직하다.
또한, 본 발명의 실리콘 산화막의 형성 방법에서는, 상기 고주파 전력의 주파수는 100 ㎑ 이상 60 ㎒ 이하의 범위 내인 것이 바람직하다.
또한, 본 발명의 실리콘 산화막의 형성 방법에서는, 처리 온도가 실온 이상 600℃ 이하의 범위 내인 것이 바람직하다.
또한, 본 발명의 실리콘 산화막의 형성 방법에 있어서, 상기 플라즈마는, 상기 처리 가스와, 복수의 슬롯을 갖는 평면 안테나에 의해 상기 처리실 내에 도입되는 마이크로파에 의해 형성되는 마이크로파 여기 플라즈마이다. 이 경우, 상기 마이크로파의 전력 밀도가 피처리체의 면적당 0.255 W/㎠ 이상 2.55 W/㎠ 이하의 범위 내인 것이 바람직하다.
본 발명의 제2 관점의 컴퓨터 판독 가능한 기억 매체는, 컴퓨터 상에서 동작하는 제어 프로그램이 기억된 것이다. 이 컴퓨터 판독 가능한 기억 매체에 있어서, 상기 제어 프로그램은, 실행 시에, 플라즈마 처리 장치의 처리실 내에서, 요철 형상을 갖는 피처리체의 표면에서 노출된 실리콘 부분에 대하여, 피처리체가 배치되는 배치대에 피처리체의 면적당 0.2 W/㎠ 이상 2.3 W/㎠ 이하의 범위 내의 출력으로 고주파 전력을 인가하면서, 처리 가스 내의 산소 비율이 0.1％ 이상 50％ 이하의 범위 내이며, 또한 처리 압력이 1.3 ㎩ 이상 667 ㎩ 이하의 범위 내인 조건에서 생성된 처리 가스의 플라즈마를 작용시킴으로써 산화 처리를 실시하여, 상기 요철 형상의 측벽면에 형성되는 상기 실리콘 산화막의 막 두께와, 오목부의 바닥벽면에 형성되는 상기 실리콘 산화막의 막 두께와의 비[측벽면의 막 두께/바닥벽면의 막 두께]가 0.6 이하가 되도록 실리콘 산화막을 형성하는 실리콘 산화막의 형성 방법이 수행되도록 컴퓨터에 상기 플라즈마 처리 장치를 제어시키는 것이다.
본 발명의 제3 관점의 플라즈마 처리 장치는, 플라즈마를 이용하여 피처리체를 처리하는 상부가 개구된 처리실과, 상기 처리실의 개구부를 막는 유전체 부재와, 상기 유전체 부재의 외측에 설치되며, 상기 처리실 내에 전자파를 도입하기 위한 안테나와, 상기 처리실 내에 원료 가스를 공급하는 가스 공급 기구와, 상기 처리실 내부를 감압 배기시키는 배기 기구와, 상기 처리실 내에서 피처리체가 배치되는 배치대와, 상기 배치대에 접속된 고주파 전원과, 상기 처리실 내에서, 요철 형상을 갖는 피처리체 표면에서 노출된 실리콘 부분에 처리 가스의 플라즈마에 의한 산화 처리를 실시하여 실리콘 산화막을 형성하기 위하여, 상기 배치대에 피처리체의 면적당 0.2 W/㎠ 이상 2.3 W/㎠ 이하의 범위 내의 출력으로 고주파 전력을 인가하며, 상기 가스 공급 기구에 의해 공급되는 상기 처리 가스 내의 산소 비율을 0.1％ 이상 50％ 이하의 범위 내로 하고, 상기 배기 기구에 의해 처리 압력을 1.3 ㎩ 이상 667 ㎩ 이하의 범위 내로 하면서, 상기 안테나에 의해 상기 처리실 내에 전자파를 도입함으로써 상기 플라즈마를 생성시켜, 상기 요철 형상의 측벽면에 형성되는 상기 실리콘 산화막의 막 두께와, 오목부의 바닥벽면에 형성되는 상기 실리콘 산화막의 막 두께와의 비[측벽면의 막 두께/바닥벽면의 막 두께]가 0.6 이하가 되도록 제어하는 제어부를 구비한다.
본 발명의 실리콘 산화막의 형성 방법에서는, 피처리체가 배치되는 배치대에 피처리체의 면적당 0.2 W/㎠ 이상 2.3 W/㎠ 이하의 범위 내의 출력으로 고주파 전력을 인가하면서, 처리 가스 내의 산소 비율을 0.1％ 이상 50％ 이하의 범위 내로 하고, 처리 압력을 1.3 ㎩ 이상 667 ㎩ 이하의 범위 내로 하여 플라즈마 산화 처리를 실시하고, 요철 형상의 측벽면과 바닥벽면의 막 두께와의 비[측벽면의 막 두께/바닥벽면의 막 두께]를 0.6 이하로 한다. 이와 같이 극단적으로 큰 선택비로 이방성이 높은 산화 처리를 실시함으로써, 예컨대 STI의 트렌치 내 실리콘 산화막 형성이나 트랜지스터의 게이트 전극 에칭 후의 손상 수복을 위한 실리콘 산화막 형성에 있어서, 요철 형상의 측벽면의 실리콘 산화막의 막 두께를 매우 얇게 형성하면서, 오목부의 바닥벽면에 충분한 두께로 실리콘 산화막을 형성할 수 있다. 따라서, 본 발명의 실리콘 산화막의 형성 방법을 각종 디바이스 제작 과정에서 이용함으로써, 가로 방향의 치수 손실을 극력 억제하고, 디바이스를 제조하는 영역의 치수 정밀도를 확보하여, 미세화에의 대응을 도모하는 것이 가능해진다.
도 1은 본 발명의 실리콘 산화막의 형성 방법을 실시하기에 적합한 플라즈마 처리 장치의 일례를 나타내는 개략 단면도이다.
도 2는 평면 안테나의 구조를 나타내는 도면이다.
도 3은 제어부의 구성을 나타내는 설명도이다.
도 4a∼도 4i는 STI에서의 트렌치 내 실리콘 산화막 형성에의 적용예를 나타내는 설명도이다.
도 5a∼도 5b는 트랜지스터의 게이트 전극 에칭 후의 손상 수복 목적의 실리콘 산화막 형성에의 적용예를 나타내는 설명도이다.
도 6a∼도 6c는 플라즈마 처리 조건과 산화 처리에서의 등방성 또는 이방성과의 관계를 나타내는 설명도이다.
도 7은 요철 패턴이 형성된 웨이퍼의 표면 부근의 단면 구조를 나타내는 설명도이다.
도 8은 실시예 1∼3에서의 처리 가스 내의 산소 비율과 측벽/바닥부의 막 두께비와의 관계를 나타내는 그래프 도면이다.
도 9는 실시예 2∼4에서의 처리 압력과 측벽/바닥부의 막 두께비와의 관계를 나타내는 그래프 도면이다.
도 10은 실시예 1∼4 및 비교예 1에서의 처리 가스 내의 산소 분압과 측벽/바닥부의 막 두께비와의 관계를 나타내는 그래프 도면이다.
도 11은 실시예 1에서의 플라즈마 산화 처리 시간과, 평균 막 두께 및 웨이퍼 면내 균일성과의 관계를 나타내는 그래프 도면이다.
도 12는 실시예 2에서의 플라즈마 산화 처리 시간과, 평균 막 두께 및 웨이퍼 면내 균일성과의 관계를 나타내는 그래프 도면이다.
도 13은 실시예 5∼8 및 비교예 2, 3에서의 측벽/바닥부의 막 두께비와 고주파 바이어스 전류의 전류 밀도와의 관계를 나타내는 그래프 도면이다.
도 14는 실시예 8에서의 플라즈마 산화 처리 시간과, 평균 막 두께 및 웨이퍼 면내 균일성과의 관계를 나타내는 그래프 도면이다.
도 15a∼15d는 플래시 메모리에서의 트렌치 내 실리콘 산화막 형성에의 적용예를 나타내는 설명도이다.
이하, 본 발명의 실시형태에 대해서 도면을 참조하여 상세하게 설명한다. 도 1은 본 발명의 실시형태에 따른 실리콘 산화막의 형성 방법에 이용 가능한 플라즈마 처리 장치(100)의 개략 구성을 모식적으로 나타내는 단면도이다. 또한, 도 2는 도 1의 플라즈마 처리 장치(100)의 평면 안테나를 나타내는 평면도이다.
플라즈마 처리 장치(100)는, 복수의 슬롯형의 구멍을 갖는 평면 안테나, 특히 RLSA(Radial Line Slot Antenna; 레이디얼 라인 슬롯 안테나)로 직접 처리실 내에 마이크로파를 도입하여 처리실 내에서 플라즈마를 발생시킴으로써, 고밀도 또한 저전자 온도의 마이크로파 여기 플라즈마를 발생시킬 수 있는 RLSA 마이크로파 플라즈마 처리 장치로서 구성되어 있다.
플라즈마 처리 장치(100)에서는, 1×1010/㎤∼5×1012/㎤의 플라즈마 밀도로, 또한 0.7∼2 eV의 저전자 온도를 갖는 플라즈마에 의한 처리가 가능하다. 플라즈마를 생성하는 방식으로서는, 유도 결합형 방식(ICP, Induction Coupled Plasma), 마그네트론 방식, ECR 방식(Electron Cyclotron Resonance), 표면파 방식으로 생성한 플라즈마도 적용된다. 따라서, 플라즈마 처리 장치(100)는 각종 반도체 장치의 제조 과정에서, 실리콘 산화막(예컨대 SiO2막)을 형성하는 목적으로 적합하게 이용할 수 있다.
플라즈마 처리 장치(100)는, 주요한 구성으로서, 기밀로 구성된 챔버(처리실)(1)와, 챔버(1) 내에 가스를 공급하는 가스 공급부로서의 가스 공급 기구(18)와, 챔버(1) 내부를 감압 배기시키기 위한 배기 기구로서의 배기 장치(24)와, 챔버(1)의 상부에 설치되고, 챔버(1) 내에 마이크로파를 도입하는 마이크로파 도입 기구(27)와, 이들 플라즈마 처리 장치(100)의 각 구성부를 제어하는 제어부(50)를 구비한다.
챔버(1)는 접지된 대략 원통형의 용기에 의해 형성되어 있다. 또한, 챔버(1)는 각통(角筒) 형상의 용기에 의해 형성될 수도 있다. 챔버(1)는 알루미늄 등의 재질로 이루어지는 바닥벽(1a)과 측벽(1b)을 갖는다.
챔버(1)의 내부에는, 피처리체인 실리콘 기판[웨이퍼(W)]을 수평으로 지지하기 위한 배치대(2)가 설치된다. 배치대(2)는 열전도성이 높은 재질, 예컨대 AlN 등의 세라믹스로 구성되어 있다. 이 배치대(2)는 배기실(11)의 바닥부 중앙으로부터 상방으로 연장되는 원통형의 지지 부재(3)에 의해 지지된다. 지지 부재(3)는 예컨대 AlN 등의 세라믹스로 구성되어 있다.
또한, 배치대(2)에는, 그 외연부를 커버하고, 웨이퍼(W)를 가이드하며, 배치대(2)를 덮기 위한 커버링(4)이 설치된다. 이 커버링(4)은 환형으로 형성될 수도 있고, 배치대(2)의 전체면을 커버하는 것이 바람직하다. 커버링(4)에 의해, 웨이퍼(W)에의 불순물의 혼입 방지를 도모할 수 있다. 커버링(4)은, 예컨대 석영, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, SiN 등의 재질로 구성되고, 이들 중에서도 석영이 가장 바람직하다. 또한, 커버링(4)을 구성하는 상기 재질은 알칼리 금속, 금속 등의 불순물의 함유량이 적은 고순도의 것이 바람직하다.
또한, 배치대(2)에는 온도 조절 기구로서의 저항 가열형의 히터(5)가 매립된다. 이 히터(5)는 히터 전원(5a)으로부터 급전됨으로써 배치대(2)를 가열하여, 그 열로 피처리체인 웨이퍼(W)를 균일하게 가열한다.
또한, 배치대(2)에는 열전대(TC)(6)가 마련되어 있다. 이 열전대(6)에 의해 온도를 계측함으로써, 웨이퍼(W)의 가열 온도를, 예컨대 실온부터 900℃까지의 범위로 제어할 수 있다.
또한, 배치대(2)에는 웨이퍼(W)를 지지하여 승강시키기 위한 웨이퍼 지지핀(도시하지 않음)이 설치되어 있다. 각 웨이퍼 지지핀은 배치대(2)의 표면에 대하여 돌출 함몰 가능하게 설치되어 있다.
챔버(1)의 내주에는 석영으로 이루어지는 원통형의 라이너(7)가 설치되어 있다. 또한, 배치대(2)의 외주측에는, 챔버(1) 내부를 균일 배기시키기 위해, 다수의 배기 구멍(8a)을 갖는 석영제의 배플 플레이트(8)가 환형으로 설치되어 있다. 이 배플 플레이트(8)는 복수의 지주(支柱)(9)에 의해 지지된다.
챔버(1)의 바닥벽(1a)의 대략 중앙부에는 원형의 개구부(10)가 형성되어 있다. 바닥벽(1a)에는 이 개구부(10)와 연통하며, 하방을 향하여 돌출하는 배기실(11)이 마련되어 있다. 이 배기실(11)에는 배기관(12)이 접속되고, 이 배기관(12)을 통해 배기 장치(24)에 접속된다.
챔버(1)의 상부에는 환형의 상부 플레이트(13)가 접합되어 있다. 상부 플레이트(13)의 내주는 내측(챔버 내 공간)을 향하여 돌출하고, 환형의 지지부(13a)를 형성한다.
챔버(1)의 측벽(1b)에는 환형을 이루는 가스 도입부(15)가 설치되어 있다. 이 가스 도입부(15)는 산소 함유 가스나 플라즈마 여기용 가스를 공급하는 가스 공급 기구(18)에 접속되어 있다. 또한, 가스 도입부(15)는 노즐형 또는 샤워형으로 설치할 수도 있다.
또한, 챔버(1)의 측벽(1b)에는, 플라즈마 처리 장치(100)와, 이에 인접하는 반송실(도시하지 않음) 사이에서, 웨이퍼(W)를 반입반출하기 위한 반입출구(16)와, 이 반입반출구(16)를 개폐하는 게이트 밸브(17)가 설치되어 있다.
가스 공급 기구(18)는, 예컨대 불활성 가스 공급원(19a), 산소 함유 가스 공급원(19b) 및 수소 가스 공급원(19c)을 갖는다. 또한, 가스 공급 기구(18)는, 상기 이외의 도시하지 않는 가스 공급원으로서, 예컨대 챔버(1) 내 분위기를 치환할 때에 이용하는 퍼지 가스 공급원, 챔버(1) 내부를 세정할 때에 이용하는 세정용 가스 공급원 등을 가질 수도 있다.
불활성 가스는 플라즈마 여기용 가스로서 사용되며, 안정된 플라즈마를 생성할 수 있고, 예컨대 희가스 등을 이용할 수 있다. 희가스로서는, 예컨대 Ar 가스, Kr 가스, Xe 가스, He 가스 등을 이용할 수 있다. 이들 중에서도, 경제성이 우수한 점에서 Ar 가스를 이용하는 것이 특히 바람직하다. 또한, 산소 함유 가스로서는, 예컨대 산소 가스(O2), 수증기(H2O), 일산화질소(NO), 일산화이질소(N2O) 등을 이용할 수 있다.
불활성 가스, 산소 함유 가스 및 수소 가스는 가스 공급 기구(18)의 불활성 가스 공급원(19a), 산소 함유 가스 공급원(19b) 및 수소 가스 공급원으로부터, 가스 라인(20)을 통해 가스 도입부(15)에 도달하고, 가스 도입부(15)로부터 챔버(1) 내에 도입된다. 각 가스 공급원에 접속되는 각각의 가스 라인(20)에는, 매스플로우 컨트롤러(21) 및 그 전후의 개폐 밸브(22)가 설치되어 있다. 이러한 가스 공급 기구(18)의 구성에 의해, 공급되는 가스의 전환이나 유량 등을 제어할 수 있다.
배기 기구로서의 배기 장치(24)는, 예컨대 터보 분자 펌프와 같은 고속 진공 펌프 등의 진공 펌프를 구비한다. 전술한 바와 같이, 진공 펌프(24)는 배기관(12)을 통해 챔버(1)의 배기실(11)에 접속된다. 챔버(1) 내의 가스는 배기실(11)의 공간(11a) 내에 균일하게 흐르고, 또한 공간(11a)으로부터 진공 펌프(24)를 작동시킴으로써, 배기관(12)을 통해 외부에 배기된다. 이에 따라, 챔버(1) 내부를 소정의 진공도, 예컨대 0.133 ㎩까지 고속으로 감압시키는 것이 가능하다.
다음으로, 마이크로파 도입 기구(27)의 구성에 대해서 설명한다. 마이크로파 도입 기구(27)는 주요한 구성으로서, 투과판(28), 안테나로서의 평면 안테나(31), 지파재(slow-wave member)(33), 금속 커버(34), 도파관(37), 매칭 회로(38) 및 마이크로파 발생 장치(39)를 구비한다.
마이크로파를 투과시키는 투과판(28)은 상부 플레이트(13)에서 내주측으로 돌출한 지지부(13a) 상에 배치되어 있다. 투과판(28)은 유전체, 예컨대 석영이나 Al2O3, AlN 등의 세라믹스 등의 부재로 구성된다. 이 투과판(28)과 지지부(13a) 사이는 O링 등의 시일 부재(29)를 통해 기밀하게 시일된다. 따라서, 챔버(1) 내부는 기밀하게 유지된다.
안테나로서의 평면 안테나(31)는 투과판(28)의 상방[챔버(1)의 외측]에서, 배치대(2)와 대향하도록 설치되어 있다. 평면 안테나(31)는 원판형을 이룬다. 또한, 평면 안테나(31)의 형상은 원판형에 한정되지 않고, 예컨대 사각판형일 수도 있다. 이 평면 안테나(31)는 상부 플레이트(13)의 상단에 결합된다.
평면 안테나(31)는, 예컨대 표면이 금 또는 은 도금된 구리판, 알루미늄판, 니켈판 및 이들의 합금 등의 도전성 부재로 구성된다. 평면 안테나(31)는 마이크로파를 방사하는 다수의 슬롯형의 마이크로파 방사 구멍(32)을 갖는다. 마이크로파 방사 구멍(32)은 소정의 패턴으로 평면 안테나(31)를 관통하여 형성된다.
각각의 마이크로파 방사 구멍(32)은, 예컨대 도 2에 나타내는 바와 같이, 가늘고 긴 직사각 형상(슬롯형)을 이룬다. 그리고, 전형적으로는 인접하는 마이크로파 방사 구멍(32)이 「T」자형으로 배치된다. 또한, 이와 같이 소정의 형상(예컨대 T자형)으로 조합하여 배치된 마이크로파 방사 구멍(32)은 또한 전체로서 동심원형으로 배치된다.
마이크로파 방사 구멍(32)의 길이나 배열 간격은 마이크로파의 파장(λg)에 따라 결정된다. 예컨대, 마이크로파 방사 구멍(32)의 간격은 λg/4, λg/2 또는 λg이 되도록 배치된다. 또한, 도 2에서는, 동심원형으로 형성된 인접하는 마이크로파 방사 구멍(32)끼리의 간격을 Δr로 나타낸다. 또한, 마이크로파 방사 구멍(32)의 형상은 원형상, 원호형 등의 다른 형상일 수도 있다. 또한, 마이크로파 방사 구멍(32)의 배치 형태는 특별히 한정되지 않고, 동심원형 외에, 예컨대 나선형, 방사형 등으로 이루어질 수도 있다.
평면 안테나(31)의 상면에는, 진공보다 큰 유전율을 갖는 지파재(33)가 설치되어 있다. 이 지파재(33)는 진공 중에서는 마이크로파의 파장이 길어지기 때문에, 마이크로파의 파장을 짧게 하여 플라즈마를 조정하는 기능을 갖는다. 지파재의 재질로서는, 예컨대 석영, 폴리테트라플루오로에틸렌 수지, 폴리이미드 수지 등을 이용할 수 있다.
또한, 평면 안테나(31)와 투과판(28) 사이, 또한 지파재(33)와 평면 안테나(31) 사이는 각각 접촉시켜도 이격시켜도 좋지만, 접촉시키는 것이 바람직하다.
챔버(1)의 상부에는, 이들 평면 안테나(31) 및 지파재(33)를 덮도록, 금속 커버(34)가 설치되어 있다. 금속 커버(34)는, 예컨대 알루미늄이나 스테인리스강 등의 금속 재료로 형성된다. 금속 커버(34)와 평면 안테나(31)에 의해, 편평 도파로가 형성되고, 마이크로파를 챔버(1) 내에 균일하게 공급할 수 있게 된다. 상부 플레이트(13)의 상단과 금속 커버(34)는 시일 부재(35)에 의해 시일된다. 또한, 금속 커버(34)의 내부에는 냉각수 유로(34a)가 형성된다. 이 냉각수 유로(34a)에 냉각수를 통류시킴으로써, 금속 커버(34), 지파재(33), 평면 안테나(31) 및 투과판(28)을 냉각시킬 수 있다. 또한, 금속 커버(34)는 접지된다.
금속 커버(34)의 상벽(천장부)의 중앙에는 개구부(36)가 형성되고, 이 개구부(36)에는 도파관(37)이 접속된다. 도파관(37)의 타단측에는, 매칭 회로(38)를 통해 마이크로파를 발생시키는 마이크로파 발생 장치(39)가 접속된다.
도파관(37)은 상기 금속 커버(34)의 개구부(36)로부터 상방으로 연장되는 단면 원형상의 동축 도파관(37a)과, 이 동축 도파관(37a)의 상단부에 모드 변환기(40)를 통해 접속된 수평 방향으로 연장되는 직사각형 도파관(37b)을 갖는다. 모드 변환기(40)는 직사각형 도파관(37b) 내에서 TE 모드로 전파하는 마이크로파를 TEM 모드로 변환하는 기능을 갖는다.
동축 도파관(37a)의 중심에는 내부 도체(41)가 연장되어 있다. 이 내부 도체(41)는 그 하단부에서 평면 안테나(31)의 중심에 접속 고정된다. 이러한 구조에 의해, 마이크로파는 동축 도파관(37a)의 내부 도체(41)를 통해 평면 안테나(31)에 의해 형성되는 편평 도파로에 방사형으로 효율적으로 균일하게 전파된다.
또한, 배치대(2)의 표면측에는 전극(42)이 매설된다. 이 전극(42)에 매칭 박스(M.B.)(43)를 통해 바이어스 인가용의 고주파 전원(44)이 접속되고, 전극(42)에 고주파 바이어스 전력을 공급함으로써, 웨이퍼(W)(피처리체)에 바이어스를 인가할 수 있도록 구성되어 있다. 전극(42)의 재질로서는, 예컨대 몰리브덴, 텅스텐 등의 도전성 재료를 이용할 수 있다. 전극(42)은, 예컨대 메쉬형, 격자형, 소용돌이형 등의 형상으로 형성된다.
이상과 같은 구성의 마이크로파 도입 기구(27)에 의해, 마이크로파 발생 장치(39)에서 발생한 마이크로파가 도파관(37)을 통해 평면 안테나(31)에 전파되고, 또한 마이크로파 방사 구멍(32)(슬롯)으로부터 투과판(28)을 통해 챔버(1) 내에 도입되게 된다. 또한, 마이크로파의 주파수로서는, 예컨대 2.45 ㎓가 바람직하게 이용되고, 그 외에 8.35 ㎓, 1.98 ㎓ 등을 이용할 수도 있다.
플라즈마 처리 장치(100)의 각 구성부는 제어부(50)에 접속되어 제어되도록 구성되어 있다. 제어부(50)는 전형적으로는 컴퓨터이며, 예컨대 도 3에 나타내는 바와 같이, CPU를 구비한 프로세스 컨트롤러(51)와, 이 프로세스 컨트롤러(51)에 접속된 사용자 인터페이스(52) 및 기억부(53)를 구비한다. 프로세스 컨트롤러(51)는 플라즈마 처리 장치(100)에서, 예컨대 온도, 압력, 가스 유량, 마이크로파 출력, 바이어스 인가용의 고주파 출력 등의 프로세스 조건에 관계하는 각 구성부[예컨대, 히터 전원(5a), 가스 공급 기구(18), 배기 장치(24), 마이크로파 발생 장치(39), 고주파 전원(44) 등]를 통괄하여 제어하는 제어 수단이다.
사용자 인터페이스(52)는 공정 관리자가 플라즈마 처리 장치(100)를 관리하기 위해 커맨드의 입력 조작 등을 수행하는 키보드나, 플라즈마 처리 장치(100)의 가동 상황을 가시화하여 표시하는 디스플레이 등을 갖는다. 또한, 기억부(53)에는, 플라즈마 처리 장치(100)에서 실행되는 각종 처리를 프로세스 컨트롤러(51)의 제어로 실현하기 위한 제어 프로그램(소프트웨어)이나 처리 조건 데이터 등이 기록된 레시피 등이 보존된다.
그리고, 필요에 따라, 사용자 인터페이스(52)로부터의 지시 등에 의해 임의의 레시피를 기억부(53)로부터 호출하여 프로세스 컨트롤러(51)에 실행시킴으로써, 프로세스 컨트롤러(51)에 의해 제어되어 플라즈마 처리 장치(100)의 챔버(1) 내에서 원하는 처리가 이루어진다. 또한, 상기 제어 프로그램이나 처리 조건 데이터 등의 레시피는 컴퓨터 판독 가능한 기억 매체, 예컨대 CD-ROM, 하드 디스크, 플렉시블 디스크, 플래시 메모리, DVD, 블루레이 디스크 등에 저장된 상태의 것을 이용할 수 있다. 또한, 상기 레시피를 다른 장치로부터 예컨대 전용 회선을 통해 전송받아 이용하는 것도 가능하다.
이와 같이 구성된 플라즈마 처리 장치(100)에서는, 600℃ 이하, 예컨대 실온(25℃ 정도) 이상 600℃ 이하의 저온에서, 피처리체 상에 형성된 하지막이나 기판[웨이퍼(W)] 등에의 손상 없는(damage-free) 플라즈마 처리를 실시할 수 있다. 또한, 플라즈마 처리 장치(100)는 플라즈마의 균일성이 우수하기 때문에, 대구경의 웨이퍼(W)(피처리체)에 대해서도 프로세스의 균일성을 실현할 수 있다.
다음으로, RLSA 방식의 플라즈마 처리 장치(100)를 이용한 플라즈마 산화 처리에 대해서 설명한다. 우선, 게이트 밸브(17)를 개방하여 반입반출구(16)로부터 웨이퍼(W)를 챔버(1) 내에 반입하여, 배치대(2) 상에 배치한다.
다음에, 챔버(1) 내부를 진공 펌프로 감압 배기시키면서, 가스 공급 기구(18)의 불활성 가스 공급원(19a), 산소 함유 가스 공급원(19b) 및 수소 가스 공급원(19c)으로부터, 불활성 가스, 산소 함유 가스 및 필요에 따라 수소 가스를 소정의 유량으로 각각 가스 도입부(15)를 통해 챔버(1) 내에 도입한다. 이와 같이 하여, 챔버(1) 내부를 소정의 압력으로 조절한다.
다음에, 마이크로파 발생 장치(39)에서 발생시킨 소정 주파수 예컨대 2.45 ㎓의 마이크로파를, 매칭 회로(38)를 통해 도파관(37)으로 유도한다. 도파관(37)에 유도된 마이크로파는 직사각형 도파관(37b) 및 동축 도파관(37a)을 순차적으로 통과하고, 내부 도체(41)를 통해 평면 안테나(31)에 공급된다. 즉, 마이크로파는 직사각형 도파관(37b) 내에서는 TE 모드로 전파되며, 이 TE 모드의 마이크로파는 모드 변환기(40)에서 TEM 모드로 변환되어, 동축 도파관(37a) 내에서 평면 안테나(31)를 향하여 전파된다. 그리고, 마이크로파는 평면 안테나(31)에 관통 형성된 슬롯형의 마이크로파 방사 구멍(32)으로부터 유전체로서의 투과판(28)을 통해 챔버(1) 내에서의 웨이퍼(W)의 상방 공간에 방사된다. 이때의 마이크로파 출력은, 예컨대 200 ㎜ 직경 이상의 웨이퍼(W)를 처리하는 경우에는, 전력 밀도로서 0.255 W/㎠∼2.55 W/㎠의 범위 내에서 선택될 수 있다.
평면 안테나(31)로부터 투과판(28)을 지나 챔버(1)에 방사된 마이크로파에 의해, 챔버(1) 내에서 전자계가 형성되고, 불활성 가스 및 산소 함유 가스가 각각 플라즈마화된다. 이 마이크로파 여기 플라즈마는 마이크로파가 평면 안테나(31)의 다수의 마이크로파 방사 구멍(32)으로부터 방사됨으로써, 대략 1×1010/㎤∼5×1012/㎤의 고밀도이며, 또한 웨이퍼(W) 근방에서는, 대략 1.2 eV 이하의 저전자 온도 플라즈마가 된다. 이와 같이 하여 형성되는 플라즈마는 기판[웨이퍼(W)]에의 이온 등에 의한 플라즈마 손상이 적다. 그 결과, 플라즈마 내의 활성종 예컨대 라디칼이나 이온의 작용에 의해 웨이퍼(W) 표면에 형성된 실리콘(단결정 실리콘, 다결정 실리콘 또는 비정질 실리콘)에 대하여 플라즈마 산화 처리가 이루어지고, 손상 없는 실리콘 산화막이 형성된다.
또한, 플라즈마 산화 처리가 수행되는 동안, 배치대(2)에 고주파 전원(44)으로부터 소정의 주파수 및 전력의 고주파 전력을 공급한다. 이 고주파 전원(44)으로부터 공급되는 고주파 전력에 의해, 기판에 고주파 바이어스 전압(고주파 바이어스)이 인가되고, 그 결과, 플라즈마의 낮은 전자 온도를 유지하면서, 플라즈마 산화 처리의 이방성이 촉진된다. 즉, 고주파 바이어스가 기판에 인가됨으로써, 기판 근방에 전자계가 형성되고, 이것이 플라즈마 내의 이온을 기판[웨이퍼(W)]에 인입하도록 작용하기 때문에, 실리콘의 오목부나 볼록부의 측벽에의 이온에 의한 산화 작용을 약하게 하며, 이들 부위에서의 산화 레이트를 억제하는 한편, 오목부의 바닥벽에서는 산화 레이트를 증대시키도록 작용한다. 따라서, 실리콘의 오목부나 볼록부의 측벽에서는 등방성의 산화가 억제되어 가로 방향으로 산화막이 형성되기 어려워져, 요철 패턴의 치수 정밀도를 유지할 수 있다. 그에 대하여, 오목부의 바닥부에서는, 고주파 바이어스에 의해 이온이 인입되어, 충분한 막 두께로 실리콘 산화막을 형성할 수 있다.
<플라즈마 산화 처리 조건>
여기서, 플라즈마 처리 장치(100)에서 이루어지는 플라즈마 산화 처리의 바람직한 조건에 대해서 설명한다. 처리 가스로서는, 희가스로서 Ar 가스를, 산소 함유 가스로서 O2 가스를 각각 사용하는 것이 바람직하다. 이때, 처리 가스 내에 포함되는 O2 가스의 유량 비율(체적 비율)은, 플라즈마 처리의 이방성을 높이고, 요철의 측벽 산화를 억제하면서, 오목부의 바닥부 산화를 촉진시키는 관점에서, 0.1％ 이상 50％ 이하의 범위 내인 것이 바람직하며, 0.5％ 이상 25％ 이하의 범위 내인 것이 보다 바람직하고, 0.5％ 이상 10％ 이하의 범위 내인 것이 더욱 바람직하며, 0.5％ 이상 1％ 이하의 범위 내인 것이 바람직하다. 즉, 챔버 내의 산소 분압을 낮게 하여 플라즈마를 생성함으로써, 요철의 내부는 더욱 산소(이온) 분압이 낮아지므로, 바이어스 인가에 의해, 산소 이온이 바닥부에 인입되고, 측벽부에의 산소 이온의 작용이 억제되기 때문이다.
또한, 본 실시형태에서는, 처리 가스 내에 수소를 포함시키는 것도 가능하다. 수소를 첨가함으로써, 플라즈마 내에 OH 라디칼이 생성되기 때문에, 산화 레이트를 증가시키는 것이 가능하다. 수소를 사용하는 경우, 높은 산화 레이트를 얻기 위해, 처리 가스 전체에 대하여 수소와 산소의 합계의 유량 비율(체적 비율)을, 0.1％ 이상 50％ 이하의 범위 내로 하는 것이 바람직하고, 0.5％ 이상 25％ 이하의 범위 내로 하는 것이 보다 바람직하며, 0.5％ 이상 10％ 이하의 범위 내로 하는 것이 더욱 바람직하고, 0.5％ 이상 1％ 이하의 범위 내로 하는 것이 바람직하다. 이 경우, 수소와 산소의 합계 유량에 대한 수소 유량의 체적 비율([H2 유량/(H2+O2의 합계 유량)]×100)을 1％ 이상 90％ 이하의 범위 내로 설정하는 것이 바람직하고, 오목부의 바닥부의 산화 레이트를 향상시키는 관점에서는 10％ 이상 60％ 이하의 범위 내인 것이 보다 바람직하며, 특히 요철부의 측벽에 형성되는 실리콘 산화막을 오목부의 바닥부에 형성되는 실리콘 산화막보다 선택적으로 얇게 형성하는 관점에서는 1％ 이상 50％ 이하의 범위 내로 하는 것이 바람직하다.
또한, 처리 압력은 플라즈마 산화 처리의 이방성을 높이고, 요철의 측벽 산화를 억제하면서, 오목부의 바닥부 산화를 촉진시키는 관점에서, 1.3 ㎩ 이상 667 ㎩ 이하의 범위 내로 설정하는 것이 바람직하며, 6.7 ㎩ 이상 133 ㎩ 이하의 범위 내인 것이 보다 바람직하고, 20 ㎩ 이상 60 ㎩ 이하의 범위 내인 것이 바람직하다.
또한, 상기 처리 가스 내의 산소 유량 비율과 처리 압력의 바람직한 조합은 이하와 같다. 요철 형상의 측벽면의 실리콘 산화막의 막 두께와, 오목부의 바닥벽면의 실리콘 산화막의 막 두께와의 비[측벽면의 막 두께/바닥벽면의 막 두께]를 0.01 이상 0.6 이하로 하는 경우에는, 처리 가스 내의 산소 비율을 0.5％ 이상 50％ 이하의 범위 내로 하고, 처리 압력을 6.7 ㎩ 이상 133 ㎩ 이하의 범위 내로 하는 것이 바람직하다.
또한, 요철 형상의 측벽면의 실리콘 산화막의 막 두께와, 오목부의 바닥벽면의 실리콘 산화막의 막 두께와의 비[측벽면의 막 두께/바닥벽면의 막 두께]를 0.01 이상 0.4 이하로 하는 경우에는, 처리 가스 내의 산소 비율을 0.5％ 이상 25％ 이하의 범위 내로 하고, 처리 압력을 20 ㎩ 이상 60 ㎩ 이하의 범위 내로 하는 것이 바람직하다.
본 실시형태에서는, 플라즈마 산화 처리를 실시하는 동안, 고주파 전원(44)으로부터 소정의 주파수 및 전력의 고주파 전력을 배치대(2)에 공급하고, 기판[웨이퍼(W)]에 고주파 바이어스를 인가한다. 고주파 전원(44)으로부터 공급되는 고주파 전력의 주파수는, 예컨대 100 ㎑ 이상 60 ㎒ 이하의 범위 내인 것이 바람직하고, 400 ㎑ 이상 13.5 ㎒ 이하의 범위 내인 것이 보다 바람직하다. 고주파 전력은, 웨이퍼(W)의 면적당 전력 밀도로서 예컨대 0.2 W/㎠ 이상 2.3 W/㎠ 이하의 범위 내에서 인가되는 것이 바람직하고, 0.35 W/㎠ 이상 1.2 W/㎠ 이하의 범위 내에서 인가되는 것이 보다 바람직하다. 또한, 고주파 전력은 200 W 이상 2000 W 이하의 범위 내인 것이 바람직하고, 300 W 이상 1200 W 이하의 범위 내인 것이 보다 바람직하다. 배치대(2)에 인가된 고주파 전력은 플라즈마의 낮은 전자 온도를 유지하면서, 플라즈마 내의 이온종을 웨이퍼(W)에 인입하는 작용을 갖는다. 따라서, 고주파 전력을 인가함으로써, 플라즈마 산화의 이방성을 높이고, 요철부의 측벽 부분에 비해서 바닥벽 부분에 형성되는 실리콘 산화막의 막 두께를 극단적으로 크게 할 수 있다. 또한, 본 실시형태에서는, 웨이퍼(W)에 고주파 바이어스를 인가하여도, 저전자 온도의 플라즈마이기 때문에, 실리콘 산화막에의 플라즈마 내의 이온 등에 의한 손상이 없고, 저온 또한 단시간으로 양질의 실리콘 산화막을 형성할 수 있다.
또한, 플라즈마 산화 처리에서의 마이크로파의 전력 밀도는, 라디칼 성분을 저감하고, 이방성을 향상시키는 관점에서, 0.255 W/㎠ 이상 2.55 W/㎠ 이하의 범위 내로 하는 것이 바람직하다. 또한, 본 발명에서 마이크로파의 전력 밀도는 웨이퍼(W)의 면적 1 ㎠당 마이크로파 전력을 의미한다. 예컨대 300 ㎜ 직경 이상의 웨이퍼(W)를 처리하는 경우에는, 마이크로파 전력을 500 W 이상 5000 W 미만의 범위 내로 하는 것이 바람직하고, 1000 W 이상 3000 W 이하로 하는 것이 보다 바람직하다.
또한, 웨이퍼(W)의 가열 온도는 배치대(2)의 온도로서, 예컨대 실온(25℃ 정도) 이상 600℃ 이하의 범위 내로 하는 것이 바람직하고, 200℃ 이상 500℃ 이하의 범위 내로 설정하는 것이 보다 바람직하며, 400℃ 이상 500℃ 이하의 범위 내로 설정하는 것이 바람직하다.
이상의 조건은 제어부(50)의 기억부(53)에 레시피로서 보존된다. 그리고, 프로세스 컨트롤러(51)가 그 레시피를 판독하여 플라즈마 처리 장치(100)의 각 구성부, 예컨대 가스 공급 기구(18), 배기 장치(24), 마이크로파 발생 장치(39), 히터 전원(5a), 고주파 전원(44) 등에 제어 신호를 송출함으로써, 원하는 조건에서의 플라즈마 산화 처리가 실현된다.
다음으로, 도 4a∼도 4i를 참조하면서, 본 발명의 실리콘 산화막의 형성 방법으로 STI에서의 트렌치 내표면에 실리콘 산화막을 형성하는 경우를 예로 들어 설명한다. 도 4a∼도 4i는 STI에서의 트렌치의 형성과 그 후에 이루어지는 산화막 형성까지의 공정을 나타내는 것이다.
우선, 도 4a 및 도 4b에서, 실리콘 기판(101)에 예컨대 열산화 등의 방법으로 SiO2 등의 실리콘 산화막(102)을 형성한다. 다음에, 도 4c에서는, 실리콘 산화막(102) 상에, 예컨대 CVD(Chemical Vapor Deposition)으로 Si3N4 등의 실리콘 질화막(103)을 형성한다. 또한, 도 4d에서는, 실리콘 질화막(103) 위에, 포토레지스트를 도포한 후, 포토리소그래피 기술에 의해 패터닝하여 레지스트층(104)을 형성한다.
다음에, 레지스트층(104)을 에칭 마스크로 하고, 예컨대 할로겐계의 에칭 가스를 이용하여 실리콘 질화막(103)과 실리콘 산화막(102)을 선택적으로 플라즈마 에칭한다. 이와 같이 하여, 레지스트층(104)의 패턴에 대응하여 실리콘 기판(101)을 노출시킨다(도 4e). 또한, 실리콘 질화막(103)에 의해, 트렌치를 위한 마스크 패턴이 형성된다. 도 4f는, 예컨대 산소 등을 포함하는 처리 가스를 이용한 산소 함유 플라즈마에 의해, 소위 애싱(ashing) 처리를 실시하여, 레지스트층(104)을 제거한 상태를 나타내고 있다.
도 4g에서는, 실리콘 질화막(103) 및 실리콘 산화막(102)을 마스크로 해서, 실리콘 기판(101)에 대하여 이방성 플라즈마 에칭을 실시하여, 트렌치(105)를 형성한다. 이 에칭은, 예컨대 Cl2, HBr, SF6, CF4 등의 할로겐 또는 할로겐 화합물이나, 상기 할로겐 화합물에 O2를 포함하는 에칭 가스를 사용하여 이루어질 수 있다.
도 4h는 STI에서의 에칭 후의 웨이퍼(W)의 트렌치(105)에 대하여, 실리콘 산화막을 형성하는 공정을 나타내고 있다. 여기서는, 배치대(2)의 전극(42)에 상기 범위의 주파수 및 전력(전력 밀도)으로 고주파 전력을 공급하면서, 처리 가스 내의 산소 비율이 0.1％ 이상 50％ 이하의 범위 내이며, 처리 압력이 1.3 ㎩ 이상 667 ㎩ 이하의 범위 내인 조건에서 플라즈마 산화 처리를 실시한다. 이러한 조건에서 플라즈마 산화 처리를 실시함으로써, 도 4i에 나타내는 바와 같이, 트렌치(105)의 내표면을 산화시켜 실리콘 산화막(111)을 형성할 수 있다. 이와 같이 선택적인 산화 처리에 의해 형성된 실리콘 산화막(111)은, 트렌치(105)의 측벽에 형성된 실리콘 산화막(111a)의 막 두께와, 트렌치(105)의 바닥부에 형성된 실리콘 산화막(111b)의 막 두께와의 비[실리콘 산화막(111a)의 막 두께/실리콘 산화막(111b)의 막 두께]가 0.6 이하, 예컨대 0.01 내지 0.6의 범위 내(바람직하게는, 0.01 내지 0.4의 범위 내)이며, 트렌치(105)의 측벽 부분의 실리콘 산화막(111a)의 두께를 극단적으로 억제할 수 있다. 이 경우, 게이트 전극을 형성할 때에 게이트 길이를 감소시키지 않아도 되며, 한층 더 디바이스의 미세화가 실현된다.
STI에서의 소자 분리막을 매립하기 위한 트렌치(105)의 측벽의 실리콘 산화막(111a)이 실리콘 기판(101) 내에서 가로 방향으로 (측벽 부분을)후막화하면, 그 만큼 디바이스 형성 영역(예컨대, DRAM이면 메모리 셀 형성 영역)의 면적이 축소되어 버린다. 예컨대, 트렌치(105)의 측벽에 형성된 실리콘 산화막(111a)의 막 두께와, 트렌치(105)의 바닥부에 형성된 실리콘 산화막(111b)의 막 두께와의 비[실리콘 산화막(111a)의 막 두께/실리콘 산화막(111b)의 막 두께]가 0.6을 넘으면, 치수 정밀도에 오차가 생겨 미세화에의 대응이 곤란해진다. 따라서, 디바이스 형성 영역의 면적을 충분히 확보하면서 미세화를 도모하기 위해서는, 트렌치(105)의 측벽에 형성되는 실리콘 산화막(111a)의 막 두께를 선택적으로 매우 얇게 하는 것이 필요하다. 본 실시형태에서는, 트렌치(105)의 내면의 산화 처리에서, 바닥부와 측벽의 산화 선택성을 높게 하여, 측벽에 형성되는 실리콘 산화막(111a)을 바닥부의 실리콘 산화막(111b)에 비해서 매우 얇게 형성함으로써, 디바이스의 미세화에의 대응을 도모하는 것이 가능하다.
또한, 본 실시형태의 실리콘 산화막의 형성 방법으로 실리콘 산화막(111)을 형성한 후는, STI에 의한 소자 분리 영역 형성의 절차에 따라, 예컨대 CVD법으로 트렌치(105) 내에 SiO2 등의 절연막을 매립한 후, 실리콘 질화막(103)을 스토퍼층으로 하여 CMP(Chemical Mechanical Polishing)으로 연마하여 평탄화한다. 평탄화한 후에는, 에칭 또는 CMP에 의해 실리콘 질화막(103) 및 매립 절연막의 상부를 제거함으로써, 소자 분리 구조가 형성된다.
또한, 본 실시형태의 실리콘 산화막의 형성 방법은, 트랜지스터의 게이트 에칭 후에 이루어지는 에칭 손상 수복을 위한 산화 처리에도 적용 가능하다. 예컨대, 도 5a는 트랜지스터의 게이트 전극이 되는 폴리실리콘 전극(200)에 대하여, 플라즈마 산화 처리를 실시하고 있는 상태를 나타내고 있다. 실리콘 기판(101) 상에 SiO2 등의 절연막(202)을 통해 폴리실리콘층을 형성하고, 이 폴리실리콘층을 레지스트 등의 에칭 마스크(201)를 이용하여 라인 및 스페이스의 패턴 형상으로 플라즈마 에칭함으로써, 폴리실리콘 전극(200)이 형성된다. 이 플라즈마 에칭 시에, 폴리실리콘 전극(200)의 측면 및 기판 표면에 플라즈마 손상이 가해진다. 이 예에서는, 폴리실리콘 전극(200)이 형성된 실리콘 기판(101)에, 도 1의 플라즈마 처리 장치(100)를 이용하여 플라즈마 산화 처리를 실시함으로써, 에칭에 의한 플라즈마 손상을 수복하도록 한다. 플라즈마 산화 처리는, 배치대(2)에 상기 범위의 주파수 및 전력(전력 밀도)로 고주파 전력을 공급하면서, 처리 가스 내의 산소 비율이 50％ 이하, 예컨대 0.1％ 이상 50％ 이하의 범위 내이며, 처리 압력이 667 ㎩ 이하, 예컨대 1.3 ㎩ 이상 667 ㎩ 이하인 범위 내인 조건에서 실시된다. 또한, 플라즈마 산화 처리에 의해, 도 5b에 나타내는 바와 같이, 폴리실리콘 전극(200)의 측면에 얇은 실리콘 산화막(203)이 형성된다.
트랜지스터 설계상, 게이트 전극이 되는 폴리실리콘 전극(200)의 측벽 부분의 실리콘 산화막(203)이 가로 방향(측벽 부분)으로 후막화되면, 그 만큼 폴리실리콘 전극(200) 내에서 트랜지스터 형성 부분의 면적(채널 폭)이 축소하여 에칭에 의해 형성된 라인 및 스페이스의 치수와의 사이에 오차가 생겨 버린다. 예컨대, 폴리실리콘 전극(200)의 측벽에 형성된 실리콘 산화막(203)의 막 두께가 두꺼워지면, 상기 오차가 너무 커져, 미세화에의 대응이 곤란해진다. 따라서, 트랜지스터 형성 부분의 면적을 확보하기 위해서는, 폴리실리콘 전극(200)의 측벽 부분의 실리콘 산화막(203)의 두께를 극단적으로 얇게 억제할 필요가 있다. 본 실시형태의 실리콘 산화막의 형성 방법에서는, 실리콘 기판(101)과 폴리실리콘 전극(200)의 측벽과의 산화 처리의 선택성을 높이고, 측벽에 형성되는 실리콘 산화막(203)을 얇게 함으로써 치수 정밀도를 유지하며, 미세화를 도모하는데 있어서도 트랜지스터 형성 부분의 면적을 충분히 확보할 수 있게 된다.
또한, 플라즈마 처리 장치(100)를 이용하여, 요철 형상을 갖는 실리콘 표면에 대하여 플라즈마 산화 처리를 실시하는 경우, 주로 배치대(2)에 공급하는 고주파 전력, 처리 압력 및 처리 가스 내의 산소 비율을 조절함으로써, 오목부의 바닥부와 측벽의 산화 처리 선택성을 제어할 수 있다. 예컨대, 도 6a에 나타내는 바와 같이, 처리 압력을 높게 하면 플라즈마 내의 라디칼이 증가하기 때문에 산화의 등방성이 강해지고, 반대로, 처리 압력을 낮게 하면 플라즈마 내의 이온이 증가하기 때문에 산화의 이방성이 강해진다. 또한, 도 6b에 나타내는 바와 같이, 처리 가스 내의 O2 가스의 비율을 증가시키면 플라즈마 내의 이온이 감소하기 때문에 산화의 등방성이 강해지고, O2 가스의 비율을 낮게 하면 플라즈마 내의 이온이 증가하기 때문에 산화의 이방성이 강해진다. 또한, 도 6c에 나타내는 바와 같이, 배치대(2)에 공급하는 고주파 전력이 작으면 산화의 등방성이 강해지고, 고주파 전력을 크게 함에 따라, 플라즈마 내의 이온이 웨이퍼(W)에 인입되기 쉬워지기 때문에 산화의 이방성이 극단적으로 강해진다.
본 실시형태의 실리콘 산화막의 형성 방법에서는, 배치대(2)에 고주파 전력을 공급하여 기판[웨이퍼(W)]에 고주파 바이어스를 인가하고, 플라즈마 내의 이온을 기판[웨이퍼(W)]에 인입함으로써 산화의 이방성을 극단적으로 높이며, 처리 압력을 667 ㎩ 이하로 설정하고, 처리 가스 내의 O2 비율을 50％ 이하로 설정하였다. 이러한 조건 설정에 의해, 산화 활성종으로서 이온을 주체로 산화하고, 요철 형상의 바닥부와 측벽에 형성되는 실리콘 산화막의 두께를 선택적으로 제어한다.
다음으로, 본 발명의 효과를 확인한 시험 결과에 대해서 설명한다. 본 실시형태의 실리콘 산화막의 형성 방법을, 요철 형상(라인 및 스페이스)의 패턴이 형성된 실리콘 표면의 산화막 형성에 적용하였다. 도 7은 요철 형상의 패턴(120)을 갖는 실리콘 기판(101)의 실리콘 표면을 산화하여 실리콘 산화막(121)을 형성한 후의 웨이퍼(W)의 표면 부근의 단면 구조를 모식적으로 나타내는 것이다. 본 시험에서는, 도 1의 플라즈마 처리 장치(100)를 이용해, 하기의 조건에서 실리콘 표면에 대하여 플라즈마 산화 처리를 실시하여, 실리콘 산화막(121)을 형성하였다. 그 후, TEM 사진을 촬영하고, 그 화상으로부터, 요철 형상의 패턴(120)에서의 볼록부의 정상부의 막 두께(a), 오목부의 측벽의 막 두께(b) 및 바닥부의 막 두께(c)를 측정하여, 각 부의 산화 레이트와 측벽/바닥부 막 두께비(b/c)를 산출되었다. 또한, 패턴(120)에서의 오목부의 개구 폭(L1)은 130 ㎚이며, 이 개구 폭(L1)과 오목부의 깊이(L2)의 비[종횡비(L2/L1)]는 5였다.
이들 결과를 표 1 내지 표 3, 및 도 8 내지 도 14에 나타낸다. 측벽/바닥부 막 두께비(b/c)는 측벽과 바닥부의 산화 선택성의 지표이고, 이 값이 작을수록 선택성이 양호하다. 디바이스의 미세화에 대응하기 위해, 측벽의 실리콘 산화막의 막 두께(b)는 매우 얇게 형성하는 것이 바람직하기 때문이다. 측벽/바닥부 막 두께비(b/c)는, 예컨대 0.6 이하가 바람직하고, 0.4 이하가 보다 바람직하다.
<실시예 1∼4의 공통 조건>
고주파 바이어스의 주파수: 13.56 ㎒
고주파 바이어스의 전력: 600 W(전력 밀도 0.702 W/㎠)
마이크로파 전력: 1200 W(전력 밀도 0.614 W/㎠)
처리 온도: 465℃
목표 막 두께: 6 ㎚[정상부 막 두께(a)로서]
웨이퍼 직경: 300 ㎜
<비교예 1의 조건>
고주파 바이어스를 인가하지 않는 점 이외는 실시예 1∼4와 동일하다.
Figure 112010051599802-pct00001
※ 바닥부의 실리콘 산화막의 막 두께가 6 ㎚에 도달하기까지의 처리 시간
표 1에서, 플라즈마 산화 처리에서의 측벽과 바닥부의 선택성의 지표인 측벽/바닥부 막 두께비(b/c)에 관해서, 배치대(2)에 고주파 바이어스를 인가하지 않고 플라즈마 산화 처리를 실시한 비교예 1에서는, 측벽의 막 두께가 바닥부의 막 두께보다 두껍고, 그 막 두께비(b/c)는 1.272이며, 대략 등방적으로 산화가 진행된 것을 나타내고 있다. 이에 대하여, 배치대(2)에 고주파 전력을 공급하면서, 40 ㎩ 내지 133 ㎩의 범위 내의 비교적 낮은 압력 조건에서 플라즈마 산화 처리를 실시한 실시예 1∼실시예 4에서는, 측벽/바닥부 막 두께비(b/c)가 0.235∼0.376의 범위 내이며, 양호한 결과를 나타내었다. 이들 결과로부터, 플라즈마 산화 처리에서의 측벽과 바닥부의 선택성을 높여 측벽의 막 두께를 얇게 하기 위해서는 배치대(2)에 고주파 바이어스 전력을 인가하면서 133 ㎩ 이하, 예컨대 6.7 ㎩ 이상 133 ㎩ 이하의 비교적 낮은 압력 조건을 선택하는 것이 유효하고, 더구나 압력을 낮게 할수록 측벽/바닥부 막 두께비(b/c)를 작게 할 수 있어 측벽의 막 두께를 얇게 할 수 있는 것이 판명되었다. 이는, O2 비율이 1％로 동일한 실시예 2와 실시예 4에서의 막 두께비(b/c)의 비교로부터도 뒷받침된다.
또한, 처리 압력이 동일한 40 ㎩인 실시예 1∼실시예 3의 비교로부터, O2 비율이 낮을수록 측벽/바닥부 막 두께비(b/c)를 낮게 억제할 수 있는 것이 나타났다. 즉, O2 비율이 0.5％ 내지 1％의 범위 내에 있는 실시예 1 및 실시예 2에서는, 측벽/바닥부 막 두께비(b/c)가 0.235∼0.276의 범위 내이며, O2 비율이 25％인 실시예 3[측벽/바닥부 막 두께비(b/c)=0.376]에 비해서 측벽의 막 두께를 얇게 할 수 있다고 하는 우수한 결과를 나타내었다. 이는, 홈 내의 산소 이온, 라디칼의 분압이 낮아짐으로써, 측벽에의 산화 작용이 억제되는 것에 의한 것이다.
도 8은 실시예 1 내지 실시예 3에서의 플라즈마 산화 처리에서의 측벽과 바닥부의 막 두께비(b/c)와 처리 가스 내의 산소 가스의 비율과의 관계를 그래프화한 것이다. 이 도 8로부터, 처리 압력이 40 ㎩인 조건에서, 처리 가스 내의 산소 가스의 체적 비율을 50％ 이하로 하면, 측벽/바닥부 막 두께비(b/c)를 0.6 이하로 하는 것이 가능하고, 상기 체적 비율을 25％ 이하로 하면 측벽/바닥부 막 두께비(b/c)를 0.4 이하로 할 수 있는 것이 판명되었다.
도 9는 실시예 2∼4에서의 플라즈마 산화 처리에서의 측벽과 바닥부의 막 두께비(b/c)와 처리 압력과의 관계를 그래프화한 것이다. 이 도 9로부터, 1％ O2의 조건에서, 처리 압력 267 ㎩ 이하로 하면, 측벽/바닥부 막 두께비(b/c)를 0.6 이하로 하는 것이 가능하고, 처리 압력을 133 ㎩ 이하로 하면, 측벽/바닥부 막 두께비(b/c)를 0.4 이하로 할 수 있어 측벽의 막 두께를 얇게 할 수 있는 것이 판명되었다.
도 10의 그래프는 실시예 1∼4 및 비교예 1에서의 실리콘 산화막의 측벽/바닥부 막 두께비(b/c)와 처리 가스 내의 산소 분압과의 관계를 플롯한 것이다. 이 도 10으로부터, 측벽/바닥부 막 두께비(b/c)가 0.4 이하인 얇은 막 두께의 측벽으로 하기 위해서는 처리 가스 내의 산소 분압을 10 이하로 하는 것이 바람직하고, 2 이하로 하는 것이 보다 바람직한 것을 알 수 있다.
도 11은 실시예 1에서의 플라즈마 산화 처리 시간과, 정상부 막 두께(a)의 평균 막 두께 및 그 평균 막 두께의 웨이퍼 면내 균일성과의 관계를 나타내고 있다. 이 도 11에 나타내는 바와 같이, 실시예 1의 조건에서 플라즈마 산화 처리를 실시한 경우에는, 약 180초에서 목표 막 두께[정상부 막 두께(a) = 6 ㎚]에 도달하였고, 충분한 산화 레이트가 얻어졌다. 또한, 플라즈마 산화 처리에서의 웨이퍼 면내 균일성은 4％ 이하로 추이하여 양호한 결과였다. 또한, 도 11에서의 웨이퍼 면내 균일성은 (웨이퍼 면내의 최대 막 두께 - 최소 막 두께)/(웨이퍼 면내의 평균 막 두께×2)의 백분율(×100％)에 의해 산출되었다(도 12, 도 14도 마찬가지임).
도 12는 실시예 2에서의 플라즈마 산화 처리 시간과, 정상부 막 두께(a)의 평균 막 두께 및 상기 평균 막 두께의 웨이퍼 면내 균일성과의 관계를 나타내고 있다. 이 도 12에 나타내는 바와 같이, 실시예 1의 조건에서 플라즈마 산화 처리를 실시한 경우에는, 약 135초에서 목표막 두께[정상부 막 두께(a) = 6 ㎚]에 도달하였으며, 충분한 산화 레이트가 얻어졌다. 또한, 플라즈마 산화 처리에서의 웨이퍼 면내 균일성은 거의 2％ 이하로 추이하여 매우 양호한 결과였다.
도 11 및 도 12로부터, 측벽/바닥부 막 두께비(b/c)가 0.4 이하였던 실시예 1 및 실시예 2의 플라즈마 산화 처리 조건에서도, 실용상 충분한 산화 레이트와 웨이퍼 면내 균일성을 얻을 수 있는 것이 확인되었다.
다음으로, 처리 가스 내에 수소를 첨가한 실시예 5∼8 및 비교예 2, 3의 시험 결과에 대해서, 표 2, 표 3, 도 13 및 도 14를 참조하면서 설명한다.
<실시예 5∼8, 비교예 3의 공통 조건>
고주파 바이어스의 주파수: 13.56 ㎒
마이크로파 전력: 1200 W(전력 밀도 0.614 W/㎠)
처리 온도: 465℃
목표 막 두께: 6 ㎚[정상부 막 두께(a)로서]
웨이퍼 직경: 300 ㎜
<비교예 2의 조건>
고주파 바이어스를 인가하지 않는 점 이외는, 실시예 5∼8, 비교예 3과 동일하다.
Figure 112010051599802-pct00002
※ 바닥부의 실리콘 산화막의 막 두께가 6 ㎚에 도달하기까지의 처리 시간
Figure 112010051599802-pct00003
※ 바닥부의 실리콘 산화막의 막 두께가 6 ㎚에 도달하기까지의 처리 시간
표 2 및 표 3에서, 처리 가스 내에 H2를 첨가하고, 또한 배치대(2)에 고주파 바이어스 전력을 인가하면서 플라즈마 산화 처리를 실시함으로써, 산화 레이트를 대폭 향상시킬 수 있는 것이 나타났다. 수소의 비율은 0.1％ 이상 2％ 미만이 바람직하고, 0.1％∼1％가 보다 바람직하다. 또한, H2를 첨가하여도, 실시예 5 내지 8과 같이, 배치대(2)에 고주파 바이어스 전력을 0.2[W/㎠] 이상의 전력 밀도로 인가하면서 플라즈마 산화 처리를 실시함으로써, 측벽과 바닥부의 선택성[즉, 측벽/바닥부 막 두께비(b/c)]이 실용상 충분한 값[측벽/바닥부 막 두께비(b/c) = 0.3∼0.6]이었다. 특히, 40 ㎩의 처리 압력에서 플라즈마 산화 처리를 실시한 실시예 8은 막 두께비(b/c) = 0.3이며, 높은 산화 레이트와 측벽과 바닥부가 높은 선택성을 양립시킬 수 있고, 측벽의 막 두께를 얇게 할 수 있었다. 이와 같이, 처리 가스 내에 H2를 첨가함으로써, 산화 레이트를 높여, 작업 처리량을 향상시킬 수 있는 것이 판명되었다.
또한, 실시예 5 내지 실시예 8 및 비교예 2, 3에서의 실리콘 산화막의 측벽/바닥부 막 두께비(b/c)와 고주파 바이어스의 전력 밀도(바이어스 전력)와의 관계를 도 13에 나타내었다. 표 2 및 도 13으로부터, 처리 압력이 667 ㎩일 때는, 피처리체에 인가하는 고주파 바이어스의 전력 밀도를 0.2[w/㎠] 이상으로 함으로써, 측벽/바닥부 막 두께비(b/c)를 0.6 이하로 할 수 있어, 측벽의 막 두께를 얇게 할 수 있는 것이 판명되었다. 또한, 처리 압력이 40 ㎩일 때는, 피처리체에 인가하는 고주파 바이어스의 전력 밀도를 0.2[W/㎠] 이상으로 함으로써 측벽/바닥부 막 두께비(b/c)를 0.6 이하로 하는 것이 가능하고, 고주파 바이어스의 전력 밀도를 0.35[W/㎠] 이상으로 함으로써, 측벽/바닥부 막 두께비(b/c)를 0.4 이하로 할 수 있어, 측벽의 막 두께를 얇게 할 수 있는 것이 판명되었다.
한편, 처리 가스 내에 수소를 첨가한 경우라도, 피처리체[웨이퍼(W)]에 고주파 바이어스를 인가하지 않은 비교예 2나, 고주파 바이어스의 전력 밀도가 0.16[W/㎠]으로 작았던 비교예 3에서는, 충분한 산화 레이트를 얻을 수 없고, 더구나 막 두께비(b/c)가 0.8∼1.2로 선택성이 낮은 결과가 되었다. 따라서, 플라즈마 산화 처리에서의 측벽과 바닥부가 높은 선택성을 얻으면서, 측벽의 막 두께를 얇게 하고, 산화 레이트를 크게 하고자 하는 경우에는, 배치대(2)에 고주파 바이어스 전력을 공급하면서, 처리 가스 내에 H2를 첨가하는 것이 바람직한 것이 판명되었다.
도 14는 실시예 8에서의 플라즈마 산화 처리 시간과, 정상부 막 두께(a)의 평균 막 두께 및 상기 평균 막 두께의 웨이퍼 면내 균일성과의 관계를 나타내고 있다. 이 도 14에 나타내는 바와 같이, 실시예 8의 조건에서 플라즈마 산화 처리를 실시한 경우에는, 약 90초에서 목표막 두께[정상부 막 두께(a) = 6 ㎚]에 도달하였으며, 매우 큰 산화 레이트가 얻어졌다. 이와 같이, 처리 가스 내에 H2를 첨가함으로써, 7.1 ㎚/min와 같은 큰 산화 레이트를 실현할 수 있고, 측벽의 막 두께를 얇게 유지하면서 작업 처리량을 향상시킬 수 있는 것을 확인할 수 있었다.
이상 상세하게 설명한 바와 같이, 플라즈마 처리 장치(100)를 사용하며, 요철 패턴을 갖는 웨이퍼(W)의 표면에서 노출된 실리콘 부분에 처리 가스의 플라즈마에 의한 산화 처리를 실시하여 실리콘 산화막을 형성하는 경우에, 처리 가스 내의 산소 비율을 0.1％ 이상 50％ 이하의 범위 내로 하고, 처리 압력을 1.3 ㎩ 이상 667 ㎩ 이하의 범위 내로 함으로써, 측벽/바닥부 막 두께비(b/c)를 0.6 이하, 예컨대 0.01 이상 0.6 이하의 범위 내로 할 수 있다. 따라서, 예컨대 STI에서의 트렌치 내의 산화 처리나, 트랜지스터의 게이트 에칭 후의 에칭 손상 수복을 위한 산화 등에서, 측벽 부분의 산화막 두께를 매우 얇게 하면서, 바닥부에 필요한 막 두께로 실리콘 산화막을 선택적으로 형성할 수 있다. 그 결과, 요철 패턴의 가로 방향의 치수 정밀도가 확보되고, 디바이스의 미세 설계에의 대응이 가능해진다.
또한, 처리 가스 내에 H2를 첨가함으로써, 산화 레이트를 높게 하여 단시간으로 요철 형상의 오목부의 바닥벽면에 20 ㎚ 이하, 예컨대 6 ㎚ 이상 20 ㎚ 이하의 범위 내의 막 두께로, 또한 측벽에는 0.6 ㎚ 이상 12 ㎚ 이하의 막 두께로 실리콘 산화막을 얇게 형성할 수 있다.
이상, 본 발명의 실시형태를 예로 들어 설명하였지만, 본 발명은 상기 실시형태에 한정되는 일 없이, 여러가지 변형이 가능하다. 예컨대, 상기 실시형태에서는, 본 발명의 실리콘 산화막의 형성 방법을 수행하는 장치로서 최적의 RLSA 방식의 플라즈마 처리 장치를 예로 들어 설명하였다. 그러나, 예컨대 ICP 플라즈마 방식, ECR 플라즈마 방식, 표면 반사파 플라즈마 방식, 마그네트론 플라즈마 방식 등의 다른 플라즈마 처리 장치를 사용하는 것도 가능하다.
또한, 상기 실시형태에서는, 요철 패턴에 대한 실리콘 산화막 형성의 예로서, STI에서의 단결정 실리콘 기판(101)의 트렌치(105) 내부의 산화 처리, 및 에칭에 의해 트랜지스터의 폴리실리콘 게이트 전극을 형성한 후의 에칭 손상 수복을 위한 산화 처리에 대해서 설명하였다. 그러나, 본 발명의 실리콘 산화막의 형성 방법은 요철 패턴의 표면에 실리콘 산화막을 형성할 필요성이 높은 다른 여러가지 애플리케이션에도 적용될 수 있다. 또한, 요철에 의해 부위에 따라 면방위가 상이한 실리콘 표면 예컨대 핀(fin) 구조나 홈 게이트 구조 등의 3차원 트랜지스터의 제조 과정에서, 게이트 절연막 등으로서의 실리콘 산화막을 선택적으로 측벽에 얇게 형성하는 경우에도 적용 가능하다. 또한, 반대로 요철 실리콘의 바닥부에 선택적으로 두껍게 실리콘 산화막을 형성하고자 하는 경우에도 적용될 수 있다.
도 15a∼도 15d에, 본 발명에 따른 실리콘 산화막의 형성 방법을, 플래시 메모리를 제조하는 공정에 적용한 사례를 나타낸다. 도 15a에 나타내는 바와 같이, 우선, 실리콘 기판(301) 상에, 기판을 열산화 처리하여 SiO2의 제1 절연막층(302)을 형성하고, 그 위에 CVD로, 제1 폴리실리콘층(303), Si3N4층 및 SiO2층으로 구성되는 제2 절연막층(304)을 적층 형성하며, 그 위에 제2 폴리실리콘층(305)을 더 형성한다. 주지된 바와 같이, 플래시 메모리 디바이스에서는, 제1 절연층(302)은 터널 산화막으로서 작동하고, 제1 폴리실리콘층(303)은 플로팅 게이트로서 작동하며, 제2 폴리실리콘층(305)은 컨트롤 게이트로서 작동한다. 이들 층을 실리콘 기판(301) 상에 형성하는 방법에 대해서도 주지되어 있다.
도 15a에는 나타내고 있지 않지만, 다음으로, 제2 폴리실리콘층(305) 상에 포토레지스트를 도포하고, 이것을 포트리소그래피 기술에 의해 패터닝하여 에칭을 위한 마스크(306)로 한다. 그 후, 이와 같이 하여 형성된 마스크(306)를 이용하여, 예컨대 플라즈마 에칭을 실시함으로써, 도 15b에 나타내는 바와 같이, 실리콘 기판(301)에 트렌치(307)를 단번에 형성하고, 각 메모리 영역을 분리한다.
다음에, 도 15c에 나타내는 바와 같이, 트렌치(307)에 대하여 본 발명의 방법에 따라 플라즈마 산화 처리를 실시하고, 트렌치(307)의 내표면에 실리콘 산화막(308)을 형성한다. 이와 같이 함으로써, 트렌치(307)의 측벽에서의 실리콘 산화막(308a)의 막 두께를 바닥부의 실리콘 산화막(308b)의 막 두께에 비해서 극단적으로 얇게 형성할 수 있기 때문에, 본 디바이스에서는, 각각의 메모리 소자에서 게이트 길이를 길게 취할 수 있다.
다음에, 도 15d에 나타내는 바와 같이, 마스크(306)를 예컨대 애싱에 의해 제거하고, 적절하게 금속 배선(도시하지 않음)을 형성한 후, 예컨대 CVD 또는 플라즈마 CVD에 의해 SiO2 등의 층간 절연막(309)을 형성하고, 각 메모리 영역을 매립하여, 플래시 메모리를 완성한다. 전술한 바와 같이, 이 플래시 메모리에서는, 각 메모리 소자의 측벽에 형성되는 실리콘 산화막의 막 두께를 매우 얇게 하는 것이 가능하기 때문에, 소자를 미세화하면서 게이트 길이를 길게 취할 수 있다. 이에 따라, 메모리 용량이 크며 또한 동작의 신뢰성이 높은 플래시 메모리를 얻을 수 있다.
1…챔버(처리실) 2…배치대
3…지지 부재 5…히터
12…배기관 15…가스 도입부
16…반입출구 17…게이트 밸브
18…가스 공급 기구 19a…불활성 가스 공급원
19b…산소 함유 가스 공급원 19c…수소 가스 공급원
24…배기 장치 28…투과판
29…시일 부재 31…평면 안테나
32…마이크로파 방사 구멍 37…도파관
37a…동축 도파관 37b…직사각형 도파관
39…마이크로파 발생 장치 50…제어부
51…프로세스 컨트롤러 52…사용자 인터페이스
53…기억부 100…플라즈마 처리 장치
101…실리콘 기판 102…실리콘 산화막
103…실리콘 질화막 105…트렌치
200…폴리실리콘 전극 120…패턴
121…실리콘 산화막 W…반도체 웨이퍼(기판)

Claims (11)

  1. 플라즈마 처리 장치의 처리실 내에서, 요철 형상을 갖는 피처리체의 표면에서 노출된 실리콘 부분에 처리 가스의 플라즈마를 작용시켜 산화 처리를 실시하여, 실리콘 산화막을 형성하는 실리콘 산화막의 형성 방법에 있어서,
    상기 처리실 내에서 피처리체가 배치되는 배치대에 피처리체의 면적당 0.2 W/㎠ 이상 2.3 W/㎠ 이하의 범위 내의 출력으로 고주파 전력을 인가하면서, 상기 처리 가스 내의 산소 비율이 체적비로 0.1％ 이상 50％ 이하의 범위 내이며, 처리 압력이 1.3 ㎩ 이상 667 ㎩ 이하의 범위 내인 조건에서 상기 플라즈마를 생성시킴으로써, 상기 요철 형상의 측벽면에 형성되는 상기 실리콘 산화막의 막 두께와, 오목부의 바닥벽면에 형성되는 상기 실리콘 산화막의 막 두께와의 비[측벽면의 막 두께/바닥벽면의 막 두께]가 0.6 이하이고, 또한 상기 바닥벽면에 형성되는 상기 실리콘 산화막의 막 두께가 6 nm 이상 20 nm 이하인 실리콘 산화막을, 상기 요철 형상의 측벽면 및 상기 바닥벽면에 형성하고,
    상기 처리 가스 내에 수소를 함유시키고, 상기 처리 가스 내의 수소와 산소의 합계 유량에 대한 수소 유량의 체적 비율은 1％ 이상 90％ 이하의 범위 내인 것을 특징으로 하는 실리콘 산화막의 형성 방법.
  2. 제1항에 있어서, 상기 처리 가스 내의 산소 비율을 체적비로 0.5％ 이상 50％ 이하로 하고, 상기 처리 압력을 6.7 ㎩ 이상 133 ㎩ 이하로 함으로써, 상기 요철 형상의 측벽면의 상기 실리콘 산화막의 막 두께와, 상기 오목부의 바닥벽면의 상기 실리콘 산화막의 막 두께와의 비[측벽면의 막 두께/바닥벽면의 막 두께]를 0.01 이상 0.6 이하로 하는 것을 특징으로 하는 실리콘 산화막의 형성 방법.
  3. 제1항에 있어서, 상기 처리 가스 내의 산소 비율을 체적비로 0.5％ 이상 25％ 이하로 하고, 상기 처리 압력을 20 ㎩ 이상 60 ㎩ 이하로 함으로써, 상기 요철 형상의 측벽면의 상기 실리콘 산화막의 막 두께와, 상기 오목부의 바닥벽면의 상기 실리콘 산화막의 막 두께와의 비[측벽면의 막 두께/바닥벽면의 막 두께]를 0.01 이상 0.4 이하로 하는 것을 특징으로 하는 실리콘 산화막의 형성 방법.
  4. 삭제
  5. 삭제
  6. 제1항에 있어서, 상기 고주파 전력의 주파수는 100 ㎑ 이상 60 ㎒ 이하의 범위 내인 것을 특징으로 하는 실리콘 산화막의 형성 방법.
  7. 제1항에 있어서, 처리 온도가 실온 이상 600℃ 이하의 범위 내인 것을 특징으로 하는 실리콘 산화막의 형성 방법.
  8. 제1항에 있어서, 상기 플라즈마는, 상기 처리 가스와, 복수의 슬롯을 갖는 평면 안테나에 의해 상기 처리실 내에 도입되는 마이크로파에 의해 형성되는 마이크로파 여기 플라즈마인 것을 특징으로 하는 실리콘 산화막의 형성 방법.
  9. 제8항에 있어서, 상기 마이크로파의 전력 밀도는 피처리체의 면적당 0.255 W/㎠ 이상 2.55 W/㎠ 이하의 범위 내인 것을 특징으로 하는 실리콘 산화막의 형성 방법.
  10. 컴퓨터 상에서 동작하는 제어 프로그램이 기억된 컴퓨터 판독 가능한 기억 매체로서,
    상기 제어 프로그램은, 실행 시에, 플라즈마 처리 장치의 처리실 내에서, 요철 형상을 갖는 피처리체의 표면에서 노출된 실리콘 부분에 대하여, 피처리체가 배치되는 배치대에 피처리체의 면적당 0.2 W/㎠ 이상 2.3 W/㎠ 이하의 범위 내의 출력으로 고주파 전력을 인가하면서, 처리 가스 내의 산소 비율이 체적비로 0.1％ 이상 50％ 이하의 범위 내이며, 처리 압력이 1.3 ㎩ 이상 667 ㎩ 이하의 범위 내인 조건에서 생성된 처리 가스의 플라즈마를 작용시킴으로써 산화 처리를 실시하여, 상기 요철 형상의 측벽면에 형성되는 상기 실리콘 산화막의 막 두께와, 오목부의 바닥벽면에 형성되는 상기 실리콘 산화막의 막 두께와의 비[측벽면의 막 두께/바닥벽면의 막 두께]가 0.6 이하이고, 또한 상기 바닥벽면에 형성되는 상기 실리콘 산화막의 막 두께가 6 nm 이상 20 nm 이하의 범위 내로 되도록, 컴퓨터에 상기 플라즈마 처리 장치를 제어시키고, 상기 처리 가스 내에 수소를 함유시켜, 상기 처리 가스 내의 수소와 산소의 합계 유량에 대한 수소 유량의 체적 비율이 1％ 이상 90％ 이하의 범위 내가 되도록 상기 플라즈마 처리 장치를 제어시키는 것을 특징으로 하는 컴퓨터 판독 가능한 기억 매체.
  11. 플라즈마를 이용하여 피처리체를 처리하는 상부가 개구된 처리실과,
    상기 처리실의 개구부를 막는 유전체 부재와,
    상기 유전체 부재의 외측에 설치되며, 상기 처리실 내에 전자파를 도입하기 위한 안테나와,
    상기 처리실 내에 원료 가스를 공급하는 가스 공급 기구와,
    상기 처리실 내부를 감압 배기시키는 배기 기구와,
    상기 처리실 내에서 피처리체가 배치되는 배치대와,
    상기 배치대에 접속된 고주파 전원과,
    상기 처리실 내에서, 요철 형상을 갖는 피처리체 표면에서 노출된 실리콘 부분에 처리 가스의 플라즈마에 의한 산화 처리를 실시하여 실리콘 산화막을 형성하기 위하여, 상기 배치대에 피처리체의 면적당 0.2 W/㎠ 이상 2.3 W/㎠ 이하의 범위 내의 출력으로 고주파 전력을 인가하며, 상기 가스 공급 기구에 의해 공급되는 상기 처리 가스 내의 산소 비율을 체적비로 0.1％ 이상 50％ 이하의 범위 내로 하고, 상기 배기 기구에 의해 처리 압력을 1.3 ㎩ 이상 667 ㎩ 이하의 범위 내로 하면서, 상기 안테나에 의해 상기 처리실 내에 전자파를 도입함으로써 상기 플라즈마를 생성시켜, 상기 요철 형상의 측벽면에 형성되는 상기 실리콘 산화막의 막 두께와, 오목부의 바닥벽면에 형성되는 상기 실리콘 산화막의 막 두께와의 비[측벽면의 막 두께/바닥벽면의 막 두께]가 0.6 이하이고, 또한 상기 바닥벽면에 형성되는 상기 실리콘 산화막의 막 두께가 6 nm 이상 20 nm 이하의 범위 내인 실리콘 산화막이, 상기 요철 형상의 측벽면 및 상기 바닥벽면에 형성되도록 제어하고, 상기 처리 가스 내에 수소를 함유시켜, 상기 처리 가스 내의 수소와 산소의 합계 유량에 대한 수소 유량의 체적 비율이 1％ 이상 90％ 이하의 범위 내가 되도록 제어하는 제어부,
    를 구비하는 것을 특징으로 하는 플라즈마 처리 장치.
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