TW200414194A - Semiconductor memory device - Google Patents

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TW200414194A TW092120069A TW92120069A TW200414194A TW 200414194 A TW200414194 A TW 200414194A TW 092120069 A TW092120069 A TW 092120069A TW 92120069 A TW92120069 A TW 92120069A TW 200414194 A TW200414194 A TW 200414194A
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Yasuhiko Tsukikawa
Takashi Ito
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Description

200414194 玖、發明說明： 【發明所屬之技術領域】 本發明係關於半導體記憶裝置，特別是有關於利用2個 記憶單元記憶1個位元之資料之雙單元D R A Μ (動態隨機存 取記憶器）。更特別是本發明係關於改善更新特性之雙單元 構造之DRAM之記憶單元單元構造。 【先前技術】 為抑制記憶單元之布置面積減小時之讀出電壓降低等之 動作限度之降低，揭示有以2個記憶單元記憶1個位元之 資料之雙單元 D R A Μ (例如日本專利特開平 7 - 1 3 0 1 7 2號公 報，以下稱為先前技術1 )。 在先前技術1中，使記憶單元之布置，與利用1位元/ 1 單元（單一模態）記憶資料之通常DRAM單元之布置相同，並 列選擇2根之字線，將記憶單元資料讀出到位元線對偶之 各個位元線。在該將互補資料收納在2個記憶單元之雙單 元DRAM中，當與1位元/1單元之單一單元DRAM之情況 比較時，位元線間之電壓差可成為2倍，可使感測動作穩 定化。 圖1 7係用來說明一般習知之先前之雙單元DRAM之布 置構造。 參照圖 1 7，在雙單元 DRAM中，利用構成位元線對偶 B L P之互補之位元線 B L及/ B L，和分別與其連接之 2個 D R A Μ單元1 0 0，用來構成以1個位元資料為記憶單位之 雙單元101。用以構成同一個雙單元之與DRAM單元100 312/發明說明書(補件)/92-10/92120069 5 200414194 具有對應關係之2根之字線，用來構成字線對偶WLP。例 如，圖1 7之字線W L及W L #用來構成字線對偶W L P，共 同的亦即同時地被選擇。 DRAM單元100具有：選擇（存取）電晶體110，連接在對 應之位元線 B L (或/ B L)及儲存節點 1 4 0 之間；和電容器 1 2 0，連接在單元板1 3 0和儲存節點1 4 0之間。存取電晶體 1 1 0及位元線B L (或/B L)被位元線接觸部1 6 0電連接，儲存 節點1 4 0和存取電晶體1 1 0被儲存節點接觸部1 7 0電連接。 如上所述，在DRAM單元1 00中，利用電容器1 20以被 儲存在儲存節點1 4 0之電荷之形態來記憶資料。單元板1 3 0 被設置成由記憶單元陣列全體共用，被固定在指定之單元 板電壓V C P。 感測放大器1 0 5將構成位元線對偶之互補位元線B L及 /BL之電壓差放大成電源電壓Vdd和接地電壓GND之差。 在構成同一個雙單元101之2個DRAM單元100，分別被 寫入互補之Η位準和L位準之資料。 圖1 8表示以雙單元DRAM中之位元線之預充電電壓作 為電源電壓V d d之情況時之位元線對偶之電壓動作。 參照圖1 8，在字線選擇前之時刻 T 1以前，互補位元線 之各個被充電成為電源電壓V d d。從該狀態，當被選擇之 字線WL活性化成為Η位準時，在互補位元線中之另外一 方產生與L位準資料對應之負方向之電壓變化△ V。然後， 經由時刻 Τ 2〜Τ 3間之感測放大器之放大動作，即使使預 充電電壓成為電源電壓Vdd時，亦可以在構成位元線對偶 6 312/發明說明書(補件)/92-10/92120069 200414194 BLP之互補位元線間產生電源電壓Vdd〜接地電壓GND之 電壓差。 因此，如圖1 9所示，利用記憶Η位準資料之電壓（亦即 被設定為電源電壓 V d d之儲存節點之電壓），下降到接地 電壓GND(相當於記憶L位準資料之儲存節點之電壓）之時 間，用來規定雙單元DRAM之復新時間tREF 2。 【發明内容】 在DRAM單元中，因為利用電容器作為資料記憶媒體， 故有因漏電流而使記憶資料消失之可能性。為防止該資料 之消失，在 DRAM，如上述方式，會進行復新動作，在内 部將記憶單元資料讀出和再度寫入，用來使原來之資料復 原。 隨著記憶單元之微細化，記憶單元電容器之靜電容量值 亦被減小，因此要求縮短進行復新之間隔。一般而言，在 進行復新動作中不能進行對DRAM之存取，所以當復新間 隔變短時，系統之處理效率便降低。另外，復新用之消耗 電力會增大。 在先前技術1所示之一般之雙單元DRAM中，當與單一 單元DRAM比較時，可使復新間隔變長。但是，近年來裝 載到以電池驅動為前提之攜帶式機器之情況增加，所以對 半導體記憶裝置之小型化及低消耗電力化之要求日益增 強。亦即，即使是在雙單元DRAM，亦要求更長之復新間 隔，亦即要求更進一步改善復新特性。 另外，在雙單元DRAM中，因為以2個記憶單元記憶1 7 312/發明說明書(補件)/92-10/92120069 200414194 個位元之 位單元之 DRAM 單 時，該資 此種情況 較時，記 元 DRAM 本發明 導體記憶 可以以小 本發明 記憶單元 以寫入互 置更具備 應，以各 應，係配 係分別設 多個記憶 位元線和 或 OFF ; 間。 本發明 單元，係 記憶單位 資料，所以必然地用以記憶1個位元之 佔用面積會增大。在單純的利用 2 元之布置，來實現記憶1個位元之雙單 料記憶單位之雙單元之布置面積會成為 ，當與通常之1位元/1單元之單一單元 憶容量變成為1 /2倍，要實現大記憶容 變為困難。 之目的在於提供改善更新特性之雙單元 裝置（DRAM)。另外，本發明之另一目的 布置面積構成雙單元之半導體記憶裝置 之半導體記憶裝置，具備有配置成行列 ，多個記憶單元被分割成為多個記憶單 補資料之各2個之記憶單元構成。半導 有：多個位元線，係配置成與多個記憶 2個形成對偶；多個字線，與多個記憶 置在與多個位元線交叉之方向；和多個 置成與各個記憶單位對應，至少電的互 單元之各個包含有：選擇電晶體，係連接 儲存節點之間，依照對應之字線之電壓 和電容器，係連接在儲存節點和對應之 之另一構造之半導體記憶裝置，具備有 配置成為行列狀；多個記憶單元被分割 ，由可寫入互補資料之各2個之記憶單 312/發明說明書(補件)/92-10/92120069 資料之單 個昔知之 元之情況 2倍。在 DRAM 比 量之雙單 構造之半 在於提供 (DRAM)。 狀之多個 位，由可 體記憶裝 單元行對 單元列對 單元板， 相隔離， 在對應之 進行 ON 單元板之 多個記憶 成為多個 元構成。 8 200414194 半導體記憶裝置更具備有：多個位元線，係配置成與多個 憶單元行對應，以各2個形成對偶；多個字線，係與多 記憶單元列對應，被配置在與多個位元線交叉之方向； 多個單元板，係設置成分別與多個記憶單位之指定區分 應，至少電的互相隔離；多個記憶單元之各個包含有：選 電晶體，係連接在對應之位元線和儲存節點之間，依照 應之字線之電壓進行ON或OFF ;和電容器，係連接在 存節點和對應之單元板之間。 本發明之更另一構造之半導體記憶裝置，具備有多個 憶單元，係配置成為行列狀；多個記憶單元分別被分割 為多個記憶單位，由可以寫入互補資料之各2個之記憶 元構成。半導體記憶裝置更具備有：多個位元線，係配置 與多個記憶單元列對應，以各2個形成對偶；多個字線 係與多個記憶單元列對應，配置在與多個位元線交叉之 向；和多個單元板，分別被設置成與各個記憶單位對應 至少電的互相隔離；構成記憶單位之2個記憶單元之一 之各個包含有：選擇電晶體，係連接在成對之2根位元線 一方和儲存節點之間，依照對應之字線之電壓進行ON Ο F F ;和電容器，係連接在儲存節點和對應之單元板之間 構成記憶單位之2個記憶單元之另外一方之各個包含有 擇電晶體，不經由電容器，連接在成對之2根位元線之 外一方和對應之單元板之間，依照對應之字線之電壓進 ON 或 OFF。 因此，本發明之主要優點在於與記憶單位（雙單元）對 312/發明說明書(補件)/92-10/92120069 記 個 和 對 擇 對 儲 記 成 單 成 方 ， 方 之 或 選 另 行 應 9 200414194 之單元板至少被電的隔離，故被包含在同一雙單元之分別 記憶互補資料之資料的儲存節點的電壓，利用電容耦合同 樣的進行變動，因此更新時間可以延長。另外，在儲存節 點和其他節點之間即使發生短路路徑，因為被包含在同一 雙單元之儲存節點間仍保持有某種程度之電壓差，所以可 以避免發生此種短路路徑之記憶單元成為不良記憶單元。 結果，達到可以改善半導體記憶裝置之更新特性和提高製 造產率。 另外，在構成雙單元之2個記憶單元（DRAM單元）之一 方，藉由將電容器之配置省略，可用來確保與記憶單位（雙 單元）對應之電隔離之單元板之各個之電荷保持電容量變 大。因此，半導體記憶裝置之更新特性得以更進一步的改 善。 【實施方式】 實施例1 下面將使用圖面來詳細說明改善更新特性之本發明之實 施例之雙單元DRAM之記憶單元構造。 參照圖1，實施例1之雙單元1 0 1 #，與圖1 7所示之先前 技術之雙單元101同樣地，由2個DRAM單元100構成， 分別連接到成對之互補位元線 B L及/ B L。各 D R A Μ單元 1 0 0，與圖1 7所說明的相同，包含有存取電晶體1 1 0及電 容器120。構成雙單元101#之2個DRAM單元100之存取 電晶體1 1 0，係具有閘極分別連接到構成字線對偶W LP之 2根字線（例如 W L 0及W L 1 )。 10 312/發明說明書(補件)/92-10/92120069 200414194 另外’在實施例1之雙單元DRAM中，單元板被設置成 為與各個雙單元101#對應之被分割之孤立單元板13〇#。各 個孤立單元板1 3 0 #至少成為電的互相隔離。代表者是利用 圖案製作成將單元板分割成為每一個雙單元1〇1#，來使各 個孤立單元板1 3 0 #為物理性的隔離。 圖2為表示實施例1之半導體記憶裝置之記憶器陣列部 的布置之概略圖。 參照圖2 ’逆T字形之活性區域（場區域）2 〇 〇被排列在列 及行方向，沿著位元線之延伸方向（以下稱為「行方向」） 形成，和具有字線之延伸方向（以下稱為「列方向」）之突 出部。各個場區域200配置有2個之DRAM單元100用來 構成1個之布置單位。亦即，各個場區域2〇〇形成在行方 向鄰接之各2個之DRAM單元間，成為連續的延伸。另外， 場區域200用來規定圖1所示之存取電晶體11〇之形成區 域。 場區域200係在鄰接行上偏移2列而配置。相對於場區 域2 0 0之行，位元線B L或/ B L係每隔1行而配置。在圖2 中，代表性的顯示位元線BL0，/BL0和BL1，/BLl。 位元線B L 0，/ B L 0及B L 1，/ B L 1分別成對，位元線b l 0及 / B L 0之位元線對偶形成與感測放大器1 〇 5 a連接，位元線 B L 1及/ B L 1之位元線對偶形成與感測放大器1 〇 5 b連接。 位元線B L 0，/ B L 0，B L 1，/ B L 1，各經由位元線接觸部1 6 0，形 成與對應之記憶單元行之場區域20 0之突出部份電連接。 在各個場區域2 00，與2個DRAM單元1 00分別對應之 11 312/發明說明書(補件)/92-10/92120069 200414194 2個儲存節點1 4 0，被配置成面對位元線接觸部1 6 0。儲存 節點1 4 0被配置成在列及行方向排列。儲存節點1 4 0經由 儲存節點接觸部1 7 0形成與場區域2 0 0電連接。該儲存節 點接觸部 1 7 0，與儲存節點1 4 0同樣的，整列配置於列行 方向。 儲存節點接觸部1 7 0形成在行方向之每隔2列，在列方 向除了最端部之列外，形成在各行。排列有位元線接觸部 1 6 0之列，和排列有儲存節點1 7 0之列以交互方式配置。 配置有字線W L被包夾在位元線接觸部1 6 0及儲存節點接 觸部1 7 0之間，且形成與場區域2 0 0交叉。在圖2中，代 表性的顯示字線W L 0〜W L 7。在記憶單元陣列全體，在列 及行方向重複的配置圖 2所示之布置。另外，圖中之’’F” 表示最小設計單位，字線之幅度，位元線之幅度和各個之 間距’分別被設定為F。 在各個D R A Μ單元1 0 0，在對應之儲存節點 1 4 0和孤立 單元板1 3 0 #之間，形成有圖1所示之電容器1 2 0，用來保 持與記憶資料對應之電荷。 在此種方式之實施例1之構造中，利用在列方向鄰接之 每2個之DRAM單元1 00，用來構成1個之雙單元，在每 一個雙單元配置有隔離之孤立單元板1 3 0 #。亦即，在先前 技術中是設置作為共同電極之單元板使其覆蓋在記憶單元 陣列全體，但是在實施例1之構造中，構成同一個雙單元 之 2個 D R A Μ單元 1 0 0成為互相隔離。各個孤立單元板 1 3 0 #不接受特定電壓之供給，而是成為電的浮動狀態。 12 312/發明說明書(補件)/92-10/92120069 200414194 另外，將儲存節點接觸部1 7 0包夾在其間之2根之5 同時被選擇，用來構成字線對偶 WLP。因此，字線 及WL2，字線WL3及WL4，以及字線WL5及WL6分 成字線對偶WLP。 在圖 2所示之雙單元構造中，兩側之字線 WLO及 顯示如虛擬字線，但是在列及行方向重複的配置圖2 之布置。 圖3表示圖2之瓜-ΠΙ剖面圖。 參照圖3，在被設定為負電壓V Β Β之Ρ井2 1 0上， 被隔離絕緣膜2 2 0隔離之場區域2 0 0。在場區域2 0 0 設置具有作為存取電晶體 1 1 0之源極/汲極之作用之 區域2 3 1〜2 3 3。在雜質區域2 3 1和2 3 2間之活性區域 上方，使用多晶矽層來形成字線 WL4，在其間包夾有 膜。同樣的，在雜質區域2 3 2及2 3 3間之活性區域之 方，使用多晶矽層來形成字線WL 5，在其間包夾有絕緣 另外，被鄰接之2個 DRAM單元之各個存取電晶體 共用之雜質區域2 3 2，在圖2所示之場區域之突出部 由形成在第 1 金屬配線層之位元線/ B L 0和位元線接 1 6 0，形成電連接。 另外，被設在每一個D R A Μ單元之儲存節點1 4 0，經 存節點接觸部1 7 0，形成與雜質區域2 3 1和2 3 3電連 孤立單元板1 3 0 #被設置成與儲存節點1 4 0面對。 如圖3所示，孤立單元板1 3 0 #在雙單元1 0 1 #間被隔 例如，在與孤立單元板 1 3 0 #相當之金屬膜之製膜步 312/發明說明書(補件)/92-10/92120069 二線， WL1 別構 WL7 所示 設置 上， 雜質 之正 絕緣 正上 膜。 110 ，經 觸部 由儲 接。 離。 驟之 13 200414194 後，除去孤立單元板間之隔離區域1 5 0之該金屬膜，不需 要特殊之製造方法就可以製作孤立單元板1 3 0 #。 另外，在各個雙單元1 0 1 #，在孤立單元板1 3 0 #和儲存節 點 1 4 0之間隙部 2 4 0，形成有電容膜用來確保電容器1 2 0 之電容量。 另外，在圖3中，所示之實例是使儲存節點14 0及孤立 單元板 130#形成在位元線 BL之上層之 COB(Capacitor 0 v e r B i t 1 i n e )構造，但是亦可以使用使儲存節點1 4 0及孤 立單元板 130#形成在位元線BL之下層之CUB(Capacitor Under Bitline)構造。 在圖4中顯示有儲存節點電壓波形，用來說明實施例1 之雙單元之復新時間。 在圖4中，除了圖1 9所示之曲線用以表示先前技術雙單 元之Η位準記憶時之儲存節點電壓VR2之變化外，更顯示 有曲線用來表示在實施例1之雙單元，記憶Η位準之儲存 節點（以下稱為「Η側儲存節點」）及記憶L位準之儲存節 點（以下稱為「L側儲存節點」）之各個之儲存節點電壓V R Η 和V R L之變化。 如以上所說明之方式，在先前技術構造之雙單元 DRAM 中，更新時間tREF2被定義成為儲存節點電壓VR2從電源 電壓Vdd降低到接地電壓GND之時間。 另一方面，在依照實施例1之雙單元中，同一雙單元所 含之寫入有互補資料（Η位準及L位準）之儲存節點之間， 因為經由孤立單元板1 3 0 #被串聯連接，所以當Η側之儲存 14 312/發明說明書(補件)/92-10/92120069 200414194 節點電壓VRH下降時，L側之儲存節點之電壓VRL亦同樣 的經由電容耦合而下降。 因此，L側之儲存節點電壓VRL降低到接地電壓GND以 下，但是不會低於基板電壓之負電壓 VBB，而是被鉗位在 V B B。其原因是，當儲存節點電壓達到基板電壓V B B時，如 圖3所示，電連接有P井2 1 0及儲存節點1 4 0之雜質區域 2 3 1、2 3 3 ( N型區域）之間所形成之P N接面，成為被順向偏 移。 另外，當L側之儲存節點電壓VRL降低，達到負電壓時， 以與L側儲存節點電連接之雜質區域作為源極，以非選擇 狀態（接地電壓 G N D )之字線作為閘極，可以使選擇電晶體 進行0N。亦即，在L側之儲存節點電壓VRL降低到負電壓 (基板電壓）VBB之前，存取電晶體亦可能進行0N。在此種 情況，L側之儲存節點電壓VRL不是基板電壓VBB，而是使 用存取電晶體之臨限電壓V t h表示，被鉗位成為（G N D - V t h ) 之負電壓。L側之儲存節點電壓VRL被鉗位成為基板電壓 VBB或（GND-Vth)之任何一個之負電壓。 相對於此，Η側之儲存節點電壓V R Η，在L側之儲存節點 電壓V R L被鉗位之後繼續下降，最後降低至與L側之儲存 節點電壓VRL相同之位準。在該時刻雙單元之記憶資料變 成消失。 在先前技術之雙單元和實施例1之雙單元之間，假如接 面洩漏電流成為相同位準時，實施例1之雙單元之Η側之 儲存節點電壓 VRH之降低速度，比先前技術之雙單元之Η 15 312/發明說明書(補件)/92-10/92120069 200414194 側之儲存節點電壓之下降速度快速。原因是在實施例1之 雙單元中，因為具有電容量Cs之電容器成為2個串聯連 接，所以對於孤立單元板，保持電容量成為C s / 2，亦即成 為先前技術之雙單元之一半。 依照此種構成，在實施例1之雙單元中，Η側之儲存節 點電壓V R Η之降低速度大於先前技術之雙單元，依照從電 源電壓Vdd降低到負電壓VBB(或GND-Vth)之時間，用來定 義復新時間t R E F #。因此，在單元電容C s = 2 5 f F，位元線電 容Cb = 100fF，電源電壓Vdd = 2V，基板電壓VBB = -IV時，進 行模擬之結果，實施例1之雙單元之復新時間t R E F #可以 確保成為先前技術之雙單元之復新時間t R E F 2之2倍程度。 依照此種構成，在實施例1之雙單元DRAM中，使單元板 對應到雙單元的進行隔離，用來使分別記憶有互補位準之 資料之儲存節點電壓經由電容耦合同樣的進行變動，因為 可以設計成為此種方式，所以可以使復新時間延長。 另外，利用此種孤立單元板構造，可以產生下面所述之 效果。 在實施例1之雙單元中，在製造時即使存在有形成於儲 存節點和其他節點（代表性者為字線）之間之短路路徑時， 由於Η側儲存節點之電壓從電源電壓Vdd降低到接地電壓 G N D，所以構成同一雙單元之L側儲存節點之電壓，亦經由 電容耦合從接地電壓GND降低到負電壓。因此，在構成雙 單元之2個D R A Μ單元之一方，即使在儲存節點發生短路路 徑時，在Η側儲存節點和L側儲存節點之間，依然保持有 16 312/發明說明書(補件)/92-10/92120069 200414194 某種程度之電壓差。其結果是可以避免發生有此種短路路 徑之DRAM單元成為不良記憶單元。 另外，不只是在儲存節點和字線間發生短路路徑，即使 在發生有儲存節點和位元線間之短路路徑，以及儲存節點 和單元板間之短路路徑等之情況時，亦可以獲得同樣之效 果。依照此種方式，當與先前技術之雙單元D R A Μ比較時， 實施例1之雙單元DRAM可以提高製造良率。 另外，將圖2所示之單元板1 3 0 #從孤立圖案變更成為連 續圖案，可以很容易變更成為通常之單一單元之DRAM之記 憶單元為其優點。 實施例2 如上所說明，在雙單元DRAM中，為小布置面積化，所以 DRAM單元之積體配置變為重要。因此，在以下之實施例2 和3中說明用來有效配置實施例1所說明之雙單元之布置。 參照圖5，在實施例2之構造中，構成同一雙單元1 0 1 # 之2個D R A Μ單元1 0 0，利用共同之字線W L選擇。其他之 部份因為與圖1所示之實施例1之構造相同，所以在對應 之部份附加相同之元件符號，而該等之詳細說明不再重複。 圖6為表示實施例2之半導體記憶裝置之記憶器陣列部 之布置的概略圖。 在圖6中，設有依列方向延伸之字線W L 0〜W L 5，和設有 依行方向延伸之位元線BL0，/BL0〜BL4，/BL4。該等之字線 WL0〜WL5和位元線BL，/BL0〜BL4，/BL4被設置成在互相交 叉之方向，代表性的互相交叉。與圖3之說明同樣的，該 17 312/發明說明書(補件)/92-10/92120069 200414194 等之字線 W L 0〜W L 5 例如以多晶矽配線形成，位元線 B L 0，/ B L 0〜B L 4，/ B L 4分別形成在上層之例如第1金屬配線 層。 在該等字線WL0〜WL5及位元線BL0，/BL0〜BL4，/BL4之 交叉方向，配置有場區域2 0 0。亦即，在實施例 2之構造 中，場區域 2 0 0被設置成在字線 W L之延伸方向和位元線 B L，/ B L之延伸方向間之方向延伸。在各個場區域2 0 0中， 與實施例1之布置同樣的，形成有2個之D R A Μ單元1 0 0。 在場區域200和位元線BL0，/BL0〜BL4，/BL4之交叉部， 分別形成有位元線接觸部1 6 0。另外，在場區域2 0 0，對於 字線 W L (—起表示 W L 0〜W L 5 )，在與位元線接觸部 1 6 0 面對之端部，配置有儲存節點接觸部1 7 0。 儲存節點1 4 0經由被配置在場區域2 0 0之兩端之儲存節 點接觸部1 7 0，電連接到場區域2 0 0。儲存節點1 4 0形成在 場區域200之上部區域，與DRAM單元100之各個對應。 依照此種方式，在實施例2之構造中，與儲存節點1 4 0 面對之單元板，被設置成與實施例1同樣的，成為對應到 各個雙單元之隔離之孤立單元板1 3 0 #。因此，在實施例2 之構造中，各個雙單元與實施例1同樣的可以改善復新特 性，而且即使在儲存節點和其他節點之間發生有短路徑時 亦不容易成為不良單元為其優點。亦即，在實施例1和實 施例2之間，惟一之不同是雙單元之布置配置。在記憶器 陣列中，在列及行方向重複的配置圖6所示之配置。 在實施例2之布置中，字線WL之間距存在有2種。亦 18 312/發明說明書(補件)/92-10/92120069 200414194 即在其間包夾有位元線接觸部1 6 0之字線（例如W L 0及W L 1 ) 之間距為2 · F。另一方面，在其間包夾有儲存節點接觸部 1 7 0之字線（例如W L 1和W L 2 )之間距為4 · F。字線W L以該 2 · F和4 · F之間距交替的配置。 位元線接觸部1 6 0在列方向排列，被配置成與各個位元 線B L，/ B L對應。另外，儲存節點接觸部1 7 0亦在列方向排 列，被配置成與各個記憶單元行對應。位元線B L，/ B L之間 距為2 · F。位元線接觸部1 6 0在行方向以6 . F之間距配 置。 因此，用以形成DRAM單元100之基本單元區域被包含 有1個之位元線接觸部1 6 0和儲存節點接觸部1 7 0之矩形 區域加以規定。該基本早元區域是列方向之長度為2· F’ 行方向之長度為3· F，其面積為6· F2。 相對於此，在依照圖2所示之實施例1之布置中，用以 形成DRAM單元100之基本單元區域是列方向之長度為2· F，行方向之長度為 4· F。因此，基本單元區域之面積成 為8 · F2。因此，在實施例2之布置中，當與實施例1之 布置進行比較時，用以形成1個之DRAM單元之基本單元區 域之佔用面積可以減小，可以以更高之密度配置 DRAM單 元。其結果是可以使實施例1之雙單元DRAM更高積體化。 實施例3 圖7為表示本發明之實施例3之半導體記憶裝置之記憶 器陣列部之構造之概略圖。 參照圖7，在實施例3之構造中，除了圖5所示之實施 19 312/發明說明書(補件)/92-10/92120069 200414194 例2之構造外，更配置有沿著與字線WL相同之方向形成之 虛擬字線DWL。其他之部份因為與圖5所示之實施例2之 構造相同，所以在對應之部份附加相同之元件符號，而該 等之詳細說明不再重複。 圖8為表示實施例3之半導體記憶裝置之記憶器記陣列 部之布置之概略圖。 參照圖8，實施例3之布置，和圖6所示之實施例2之 布置具有下述部份之不同。亦即，在形成於行方向鄰接之 場區域2 0 0之儲存節點接觸部1 7 0之間之區域，配置虛擬 字線DWL。亦即，在間距為4 · F之字線WL之間，配置虛 擬字線DWL。另外，如圖8所示，在最端部之字線WL之外 側，亦可以設置虛擬字線DWL用來確保形狀之連續性。其 他之部份之布置因為與圖6相同，所以在對應之部份附加 相同之元件符號，而該等之詳細說明不再重複。 該等之虛擬字線DWL形成在與字線WL相同之配線層， 利用與字線W L相同之製造步驟進行製作。因此，不需要用 以配置虛擬字線DWL之額外之製造步驟及遮罩。 字線 WL(WL0〜WL5)和虛擬字線DWL之間距為 2 · F。因 此，包含有字線WL和虛擬字線DWL之字線之間距一樣成為 2 · F，可以規則的配置字線WL和虛擬字線DWL。藉此可重 複的配置相同之圖案，可以抑制由於圖案之規則性之偏差 所造成之階段部之曝光用光之亂反射等之影響，可以進行 正確之圖案製作。利用此種構成，即使，在微細加工時，亦 可以對儲存節點等進行正確之圖案製作。 20 312/發明說明書(補件)/92-10/9212〇〇69 200414194 圖9表示圖8之IX-IX剖面圖。 參照圖9，位於包夾虛擬字線D W L之兩側之場區域2 0 0 之間，被隔離絕緣膜2 2 0電分離。隔離絕緣膜2 2 0例如利 用 CMP(Chemical Mechanical Polishing) >去使其表面平坦 化。通常，字線WL和虛擬字線DWL經由減小虛擬字線DWL 形成時之底層之高低差，可以以同一個製造步驟製成。 在各個之場區域2 0 0，形成用以構成不同之雙單元1 〇 1 # 之DRAM。因此，在該等之DRAM單元間，孤立單元板130# 相互間被隔離。另外，各個DRAM單元之構造因為圖3所說 明者相同，所以在對應部份附加相同之元件符號，而其詳 細說明不再重複。 另外，經由使虛擬字線DWL之各個經常被固定在接地電 壓G N D或比其低之負電壓，可以在場區域2 0 0間之厚隔離 絕緣膜2 2 0下部，吸引正電荷，對場區域2 0 0之電子形成 電位障壁。利用此種構成可以提高被隔離絕緣膜2 2 0電隔 離之2個場區域2 0 0間之絕緣性，可以提高構成不同之雙 單元1 0 1 #之儲存節點間之絕緣性。其結果是被隔離絕緣膜 2 2 0隔離之D R A Μ單元之各個，可以更穩定的記憶資料。 依照上述方式之實施例3之雙單元D R A Μ，在行方向鄰接 之儲存節點間之區域，配置有與字線相同配線層之虛擬字 線，可以使字線之間距全部等效的成為相同。其結果是除 了實施例2之雙單元DRAM之效果外，還可更進一步的提高 微細加工時之尺寸精確度。 另外，經由對虛擬字線施加指定之電壓，在該虛擬字線 21 312/發明說明書(補件)/92-10/92120069 200414194 下層區域，可以形成電位障壁用來使屬於不同之雙單 儲存節點間產生電隔離。因此，可以使各個DRAM單元 料記憶更進一步的穩定化。 實施例3之變化例1 圖1 0為表示實施例 3之變化例1之半導體記憶裝 記憶器陣列部之布置的概略圖。 在圖10所示之布置中，在各個虛擬字線DWL之下 域亦形成有場區域，因此，場區域2 0 0是連續的形成 場區域2 0 0，連續的連接鄰接列和鄰接行之D R A Μ單元 區域 2 0 0，被配置成沿著一定方向延伸。形成在各個 字線DWL之下區域之場區域，沿著行方向直接的延伸 質上的連接為儲存節點 1 4 0 (被配置成面對虛擬字線 設置之場區域 2 0 0。對於各個虛擬字線 D W L，與實施 所說明者同樣的，被施加接地電壓GND或負電壓。 圖11是圖10之ΧΙ-ΧΙ剖面圖。 參照圖1 1，場區域2 0 0形成在虛擬字線D W L之下區 續的延伸。在包夾虛擬字線DWL之互相面對之各個區 形成有與圖3和圖9所示構造同樣之DRAM。 在虛擬字線D W L，被施加有接地電壓G N D或負電壓 定電壓位準。依照該指定電壓’因為形成在包爽虛擬 D W L之互相面對之雜質區域2 3 1及2 3 2間之電晶體成J 狀態，所以包夾虛擬字線DWL之互相面對之2個區域 為被電隔離。 因此，在P井2 1 0之表面，即使連續的形成場區域 312/發明說明書(補件)/92-10/92120069 元之 之資 置之 層區 〇該 之場 虛擬 ，實 DWL) 例 3 域連 域， 之指 字線 b OFF ，成 2 0 0， 22 200414194 亦可以利用虛擬字線D W L確實的進行不同之D R A Μ單 對應之儲存節點間之電隔離。 依照上述方式，實施例 3之變化例 1，即使在虛 下部形成有場區域，亦可以使該場區域連續的形 狀。因此，不需要厚的隔離絕緣膜用來使場區域在 儲存節點之間進行隔離，所以除了實施例3之效果 可以很容易對場區域進行圖案製作。另外，因為不 場隔離用之絕緣膜，所以形成DRAM單元之基本單元 布置面積可以減小，可以實現微細記憶單元。 另外，經由對虛擬字線施加指定之電壓，使該場 之電晶體成為0 F F狀態，可以正確的進行記憶單元 節點間之隔離，可以進行正確之資料記憶。 實施例3之變化例2 圖1 2為表示實施例 3之變化例 2之半導體記憶 記憶器陣列部之布置的概略圖。在圖1 2中，代表性 有字線 WL0〜WL5，虛擬字線 DWL，和位元線 BL0, BL4,/BL4 ° 在該圖1 2所示之布置中，場區域2 0 0以對虛擬字 成為對稱之方式，使其傾斜方向在行方向是交替的 向下。場區域200，與圖10之布置同樣的，在虛擬字 之下部，使場區域在行方向連續的形成。因此，對 之記憶單元，連續的形成場區域2 0 0。 在鄰接之字線之間之區域，位元線接觸部1 6 0被 與各個位元線對應。儲存節點接觸部1 7 0被配置在 312/發明說明書(補件)/92-10/92120069 元分別 擬字線 成條帶 鄰接之 外，亦 需要該 區域之 區域内 之儲存 裝置之 的顯不 /BL0 〜 線DWL 向上和 線DWL 同一行 配置成 虛擬子 23 200414194 線D W L和字線W L ( —起表示字線W L 0〜W L 5 )之間之區域，成 為與各個D R A M單元1 Ο 0對應。亦即，儲存節點接觸部1 7 Ο 被配置成面對虛擬字線DWL。 在圖12所示之布置中，形成有DRAM單元100之基本單 元區域之佔用面積為6· F2。該圖12所示之布置是場區域 2 0 0之條帶形狀，不同於實施例3之變化例1 (圖1 0 )所示 之在一方之方向上升到右肩上之條帶形狀，在行方向被配 置成連續之鋸齒狀，除此之外成為相同。 在實施例3之變化例2之布置中，場區域2 0 0利用形成 在各個虛擬字線DWL之下區域之場區域，形成連續，不需 要場隔離用之厚的隔離絕緣膜等。 與實施例3之變化例1同樣的，對各個虛擬字線DWL施 加接地電壓GND或比其低之負電壓。利用此種構成，各個 虛擬字線D W L下部之場區域成為具有與圖9之隔離絕緣膜 2 2 0同樣功能之場隔離區域。 因此，不需要設置場絕緣用之隔離絕緣膜，可以連續的 形成場區域2 0 0。其結果是除了實施例3之效果外，與實 施例3之變化例1同樣的，使場區域之圖案製作變為容易。 另外，在實施例1至3和其變化例中，所說明之構造是 將孤立單元板配置成與各個雙單元對應，但是構建成在指 定區分之多個雙單元之每一個設置孤立單元板時，亦可以 改善復新特性和提高製造良率。 例如，如圖1 3所示，在圖2所示之實施例 1之布置中， 亦可以構建成在每一個記憶單元列設置孤立單元板 24 312/發明說明書(補件)/92-10/92120069 200414194 13 0#。在此種情況，各個孤立單元板1 3 0 #可以被屬於 記憶單元行之多個（在圖1 3中為2個）之雙單元共用 是，在進行此種安排時，其條件是在各個雙單元内， 記憶有互補位準之資料之儲存節點之電壓，在某一個 内經由電容耦合同樣的進行變動。另外，此種電壓變 因為抑制各個孤立單元板之電容量而產生，所以經由 個雙單元，使單元板隔離，可以最顯著的顯現本發明 果。 實施例4 在實施例4中說明更進一步改善復新特性之雙單元 造。 圖1 4為表示本發明之實施例 4之半導體記憶裝置 憶器陣列部之構造的概略圖。 參照圖1 4，在實施例 4之構造中，各個雙單元 1 0 構成包含有：DRAM單元100;和DRAM單元100#，其中之 單元1 0 0到電容器1 2 0之配置被省略。 在圖1 4中，與實施例1至3之構造同樣的，構成 個雙單元101#之2個DRAM單元100和100#分別連接 對之互補位元線B L和/ B L之一方。孤立單元板1 3 0 #， 1同樣的，被隔離成為與各個雙單元對應。 另夕卜，與圖7所示之實施例3之構造同樣的，同一 元1 0 1 #内之存取電晶體11 0之各個閘極形成與共同之 WL連接，和除了字線WL外，以指定之間隔配置有虛 線DWL。其他之部份因為與圖7所示之實施例3之構 312/發明說明書(補件)/92-10/92120069 同一 〇但 分別 範圍 動是 在各 之效 之構 之記 1#之 DRAM 同一 到成 與圖 雙單 字線 擬字 造相 25 200414194 同，所以在對應之部份附加相同之元件符號，而該 細說明不再重複。 圖1 5為表不貫施例 4之半導體記憶裝置之記憶 部之布置之概略圖。在圖1 5中顯示使實施例 4之 1 ◦ 1 #，成為與圖1 0所示之實施例3之變化例1相同 情況時之布置。 參照圖1 5，在實施例4中，只在構成雙單元之2 單元之一方設置儲存節點1 4 0。如圖1 5所示，在各 單元列，每隔1行設置儲存節點，和利用列方向鄰 2個之DRAM單元用來構成雙單元，可以利用DRAM單 和1 0 0 #用來構成各個雙單元。 各個儲存節點1 4 0經由儲存節點接觸部1 7 0，形 應之場區域200電連接。另一方面，在構成雙單元 一方之單元之場區域，設有單元板接觸部 1 8 0。各 接觸部1 8 0電連接對應之場區域2 0 0和對應之孤立 13 0#，在其間未存在有電容器。 包含孤立單元板之其他部份之布置，因為與圖 1 之實施形態3之變化例1之構造相同，所以在對應 附加相同之元、符號，而該等之詳細說明不再重複 圖16是圖15之XVI-XVI剖面圖。 參照圖1 6，對於形成在同一場區域2 0 0上之包夾 接觸部160之2個DRAM單元，其一方之DRAM單元 構造與至目前所說明者相同。亦即，D R A Μ單元1 0 0 用雜質區域 2 3 2、2 3 3形成之存取電晶體 1 1 0，儲 312/發明說明書(補件)/92-10/92120069 等之詳 器陣列 雙單元 配置之 iS DRAM 個記憶 接之各 元10 0 成與對 之另外 個單元 單元板 0 所示 之部份 〇 位元線 1 00之 具有利 存節點 26 200414194 1 4 0，和使用孤立單元板1 3 0 #和儲存節點1 4 0之間的間隙 部2 4 0所形成之電容器1 2 0。 與此相對的，另外一方之D R A Μ單元1 0 0 #具有利用雜質 區域2 3 1、2 3 2形成之存取電晶體1 1 0，但是因為雜質區域 2 3 1利用單元板接觸部 1 8 0形成與孤立單元板 1 3 0 #電連 接，所以在孤立單元板1 3 0 #和存取電晶體1 1 0之間，未形 成有電容器。雜質區域232被2個之DRAM單元100、100# 共用，利用共同之位元線接觸部1 6 0形成與對應之位元線 B L 0電連接。 虛擬字線 D W L及孤立單元板 1 3 0 #等之配置，因為與圖 1 1相同，所以其詳細之說明不再重複。另外，在圖1 6中， 所示之實例是使D R A Μ單元1 0 0 #中之單元板接觸部1 8 0成 為與D R A Μ單元1 0 0中之儲存節點1 4 0和儲存節點1 7 0相同 之形狀。利用此種構造可以確保D R A Μ單元1 0 0和1 0 0 #之 間之形狀之連續性，可以提高製造時之尺寸精確度。 亦即，在實施例4之雙單元中，因為在各個雙單元設置 隔離之孤立單元板，所以與實施例1至3同樣的，可以改 善復新特性和提高製造良率。另外，在實施例4之構造中， 只在構成同一雙單元之 DRAM單元中之一方設置儲存節點 (電容器），所以可以獲得下面所述之效果。 如上所述，在實施例 1〜3中，對於儲存節點，使電容 量為Cs之電容器形成2個串聯連接，所以對於儲存節點， 電荷保持電容量成為C s / 2。與此相對的，在實施例4之雙 單元中，對於儲存節點之電荷保持電容量成為電容器之 1 27 312/發明說明書(補件)/92-10/92120069 200414194 個部份之電容量C s，變成大於實施例1〜3之情況。 另外，與圖1 6之構造例不同的，對於單元板接觸部1 8 0， 假如小型化成為確保電連接所需要之最小限度之形狀時， 可以利用被削減之空間，進行使電容器1 2 0之電容量增大 之布置設計。在此種情況，對於儲存節點，可以確保使電 荷保持電容量更進一步的變大。 因此，在實施例4之雙單元中，在圖4所示之動作波形 圖中，因為可以改善Η側之儲存節點電壓V R Η之下降速度， 成為先前技術之雙單元之Η側儲存節點電壓V R 2之降低速 度之位準，或是比其慢，所以復新時間可以更進一步的延 長。亦即，可以更進一步的改善復新特性。 另外，在圖1 5和圖1 6中，所示之實例是使實施例4之 雙單元，以與實施例3之變化例1同樣之布置進行配置。 但是，實施例4之雙單元之配置布置並不只限於此種情況 者，亦可以使用實施例1 (圖2 )，實施例2 (圖6 )，實施例 3 (圖8 )，和實施例3之變化例2 (圖1 2 )之任何一種之布置。 【圖式簡單說明】 圖1為表示本發明實施例1之半導體記憶裝置之記憶器 陣列部的構造概略圖。 圖2為表示實施例1半導體記憶裝置之記憶器陣列部的 布置概略圖。 圖3為圖2之剖面圖，其係表示實施例1半導體記憶裝 置之記憶單元的構造。 圖4為波形圖，其係用來說明實施例1半導體記憶裝置 28 312/發明說明書(補件)/92-10/92120069 200414194 之復新時間。 圖5為表示本發明實施例2之半導體記憶裝置之記憶器 陣列部的構造概略圖。 圖6為表示實施例2半導體記憶裝置之記憶器陣列部的 布置概略圖。 圖7為表示本發明實施例3之半導體記憶裝置之記憶器 陣列部的構造概略圖。 圖8為表示實施例3半導體記憶裝置之記憶器陣列部的 布置概略圖。 圖9是圖8之剖面圖，其係用來表示實施例3半導體記 憶裝置之記憶單元的構造。 圖1 0為表示實施例3之變化例1之半導體記憶裝置之記 憶器陣列部的布置概略圖。 圖1 1是圖1 0之剖面圖，其係用來表示實施例3之變化 例1之半導體記憶裝置之記憶單元的構造。 圖1 2為表示實施例3之變化例2之半導體記憶裝置之記 憶器陣列部的布置概略圖。 圖 13為表示在多個雙單元之每一個設有孤立單元板之 情況時的布置實例概略圖。 圖1 4為表示本發明實施例4之半導體記憶裝置之記憶器 陣列部的構造概略圖。 圖1 5表示實施例4半導體記憶裝置之記憶器陣列部的布 置概略圖。 圖1 6為圖1 5之剖面圖，其係用來表示實施例4半導體 29 312/發明說明書(補件)/92-10/92120069 200414194 記憶裝置之記憶單元的構造。 圖1 7係用來說明先前技術之雙單元DRAM之陣列構造。 圖1 8為動作波形圖，其係用來表示在圖1 7所示雙單元 DRAM使位元線預充電電壓成為電源電壓Vdd之情況時之 位元線對偶之電壓動作。
圖1 9為波形圖，其係用來說明先前技術之雙單元DRAM 之復 新時間。 (元件 符號說明 ) 100、 100# DRAM 單 元 101、 101# 雙 單 元 105 a 、105b 感 測 放 大 器 110 存 取 電 晶 體 120 電 容 器 130 單 元 板 1 3 0# 孤 立 單 元 板 140 儲 存 Λ/Γ 點 160 位 元 線 接 觸 部 170 儲 存 /τΛ- 即 點 接 觸部 180 單 元 板 接 觸 部 200 場 區 域 2 10 P 型 井 220 隔 離 絕 緣 膜 23 1 〜23 3 雜 質 區 域 240 間 隙 部 312/發明說明書(補件)/92-10/92120069 30 200414194 BL，BL0 〜BL4，/BL,/BL0 〜/BL4 BLP 位元線對偶 D WL 虛擬字線 GND 接地電壓 VBB 負電壓（基板電壓） Vdd 記憶器陣列電源電壓 WL，WL0〜WL7字線 WLP 字線對偶 312/發明說明書(補件)/92-10/9212〇〇69

Claims (1)

  1. 200414194 拾、申請專利範圍： 1 . 一種半導體記憶裝置，其具備有配置成為行列狀之多 個記憶單元； 上述多個記憶單元被分割成為多個記憶單位，由可寫入 互補資料之各2個上述記憶單元所構成； 其更具備有： 多個位元線，被配置成與上述多個記憶單元行對應，以 各2個形成對偶； 多個字線，與上述多個記憶單元列對應，被配置在與上 述多個位元線交叉之方向；及 多個單元板，分別被設置成與上述各個記憶單位對應， 至少電的互相隔離； 上述多個記憶單元之各個包含有： 選擇電晶體，連接在對應之上述位元線和儲存節點之 間，依照對應之上述字線之電壓進行0N或OFF ;及 電容器，連接在上述儲存節點和對應之上述單元板之間。 2 .如申請專利範圍第1項之半導體記憶裝置，其中，在 用以形成同一記憶單位之2個上述記憶單元，上述選擇電 晶體之各個之閘極，形成與不同之上述字線連接。 3 .如申請專利範圍第2項之半導體記憶裝置，其中，上 述之多個記憶單元之各個更包含有活性區域，被配置成沿 著對應之上述位元線之延伸方向延伸，用來規定上述選擇 電晶體之形成區域； 在沿著上述對應位元線之延伸方向鄰接之各2個之上述 32 312/發明說明書(補件)/92-10/92120069 200414194 記 述 活 用 晶 用 晶 在 方 域 使 位 向 部 憶 憶單元之間，使上述活性區域形成連續的延伸； 上述半導體記憶裝置更具備有位元線接觸部，被 鄰接之各2個記憶單元之每一個組，用來使對應 性區域和對應之上述位元線之間產生電連接。 4.如申請專利範圍第1項之半導體記憶裝置，其 以形成同一記憶單位之2個上述記憶單元，上述 體之各個之閘極，形成與相同之上述字線連接。 5 .如申請專利範圍第1項之半導體記憶裝置，其 以形成同一記憶單元之2個上述記憶單元，上述 體之各個之閘極，形成與相同之上述字線連接； 上述多個記憶單元之各個更包含有活性區域，被 對應之上述字線之延伸方向和對應之上述位元線 向之間之方向延伸，用來規定上述選擇電晶體之 9 上述半導體記憶裝置更具備有多個位元線接觸部 上述多個記憶單元之各個之上述活性區域，形成 元線電連接； 上述多個位元線接觸部排列在上述多個字線之 ，被設置成與各個上述位元線對應； 在上述多個位元線之延伸方向之鄰接之上述位元 之間，配置有2根之字線； 在沿著上述活性區域之延伸方向鄰接之各2個之 單元之間，上述活性區域連續的延伸； 各個上述位元線接觸部被上述鄰接之各2個之記 312/發明說明書(補件)/92-10/92120069 設在上 之上述 中，在 選擇電 中，在 選擇電 配置成 之延伸 形成區 ，用來 與上述 延伸方 線接觸 Ji it I 己 憶單元 33 200414194 共用。 6 .如申請專利範圍第5項之半導體記憶裝置，其中，更 具備有多個虛擬字線，沿著上述多個位元線之延伸方向鄰 接，分別與不同之上述位元線接觸部具有對應之關係，被 設置上述記憶單元之各個之上述儲存節點間之區域，形成 以與上述多個字線相同之方向延伸。 7. 如申請專利範圍第6項之半導體記憶裝置，其中上述 多個虛擬字線之各個被設定在指定位準之電壓； 上述活性區域在各個上述虛擬字線之下之區域，形成連 續的延伸。 8. 如申請專利範圍第7項之半導體記憶裝置，其中，上 述多個虛擬字線之各個被設定在指定位準之電壓； 被配置在上述鄰接列之上述鄰接行之上述記憶單元之上 述活性區域以連續之方式，使上述活性區域沿著實質上相 同之方向，形成連續的延伸。 9. 如申請專利範圍第7項之半導體記憶裝置，其中，上 述多個虛擬字線之各個被設定在指定位準之電壓； 上述活性區域連續的形成，被配置成對各個上述虛擬字 線形成對稱。 1 0 .如申請專利範圍第6項之半導體記憶裝置，其中，上 述多個虛擬字線之各個被設定在指定位準之電壓。 1 1 .如申請專利範圍第6項之半導體記憶裝置，其中，上 述字線和上述虛擬字線之間之間隔，實質上與上述字線間 之間隔相同。 34 312/發明說明書(補件)/92-10/92120069 200414194 1 2 . —種半導體記憶裝置，其具備有配置成為行列狀之多 個記憶單元； 上述多個記憶單元被分割成為多個記憶單位，由可寫入 互補資料之各2個上述記憶單元所構成； 其更具備有： 多個位元線，被配置成與上述多個記憶單元行對應，以 各2個形成對偶； 多個字線，與上述多個記憶單元列對應，被配置在與上 述多個位元線交叉之方向；及 多個單元板，被設置成分別與上述多個記憶單位之指定 區分對應，至少電的互相隔離； 上述多個記憶單元之各個包含有： 選擇電晶體，連接在對應之上述位元線和儲存節點之 間，依照對應之上述字線之電壓進行0 N或0 F F ;和 電容器，連接在上述儲存節點和對應之上述單元板之間。 1 3 . —種半導體記憶裝置，其具備有配置成為行列狀之多 個記憶單元； 上述多個記憶單元被分割成為多個記憶單位，由可寫入 互補資料之各2個上述記憶單元所構成； 其更具備有： 多個位元線，被配置成與上述多個記憶單元列對應，以 各2個形成對偶； 多個字線，與上述多個記憶單元列對應，被配置在與上 述多個位元線交叉之方向；及 35 312/發明說明書(補件)/92-10/92120069 200414194 多個單元板，分別被設置成與上述各個記憶單位對應， 至少電的互相隔離； 構成上述記憶單位之2個上述記憶單元之一方之各個包 含有： 選擇電晶體，連接在上述成對之2根位元線之一方和儲 存節點之間，依照對應之上述字線之電壓進行0 N或0 F F ; 和 電容器，連接在上述儲存節點和對應之上述單元板之間； 構成上述記憶單位之2個上述記憶單元之另外一方之各 個包含有選擇電晶體，不經由電容器，連接在上述成對之 2根位元線之另外一方和對應之上述單元板之間，依照對 應之上述字線之電壓進行0N或OFF。 36 312/發明說明書(補件)/92-10/9212⑻69
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10234945B3 (de) * 2002-07-31 2004-01-29 Infineon Technologies Ag Halbleiterspeicher mit einer Anordnung von Speicherzellen
US20040119105A1 (en) * 2002-12-18 2004-06-24 Wilson Dennis Robert Ferroelectric memory
US7251159B2 (en) * 2004-01-09 2007-07-31 Broadcom Corporation Data encoding approach for implementing robust non-volatile memories
KR100706233B1 (ko) * 2004-10-08 2007-04-11 삼성전자주식회사 반도체 기억 소자 및 그 제조방법
US7547936B2 (en) * 2004-10-08 2009-06-16 Samsung Electronics Co., Ltd. Semiconductor memory devices including offset active regions
US7254089B2 (en) * 2004-12-29 2007-08-07 Infineon Technologies Ag Memory with selectable single cell or twin cell configuration
DE102005003461A1 (de) * 2005-01-25 2006-08-03 Infineon Technologies Ag Integrierter Halbleiterspeicher und Verfahren zum Betreiben eines Halbleiterspeichers
KR100673901B1 (ko) * 2005-01-28 2007-01-25 주식회사 하이닉스반도체 저전압용 반도체 메모리 장치
KR101183684B1 (ko) * 2005-07-13 2012-10-18 삼성전자주식회사 디램 메모리 장치 및 부분 어레이 셀프 리프레시 방법
US20070038804A1 (en) * 2005-08-12 2007-02-15 Klaus Nierle Testmode and test method for increased stress duty cycles during burn in
US7164595B1 (en) * 2005-08-25 2007-01-16 Micron Technology, Inc. Device and method for using dynamic cell plate sensing in a DRAM memory cell
US7375999B2 (en) * 2005-09-29 2008-05-20 Infineon Technologies Ag Low equalized sense-amp for twin cell DRAMs
KR100810060B1 (ko) * 2006-04-14 2008-03-05 주식회사 하이닉스반도체 반도체 메모리 소자 및 그의 구동방법
CN101131856B (zh) * 2006-08-23 2011-01-26 旺宏电子股份有限公司 用于存储器单元的数据储存方法
JP4901459B2 (ja) * 2006-12-26 2012-03-21 株式会社東芝 半導体記憶装置
US7916567B2 (en) * 2008-03-07 2011-03-29 ProMOS Technologies Pte. Ltd Twin cell architecture for integrated circuit dynamic random access memory (DRAM) devices and those devices incorporating embedded DRAM
KR101442175B1 (ko) * 2008-05-23 2014-09-18 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 메모리 셀 어레이의 배치방법
JP5665266B2 (ja) * 2008-08-07 2015-02-04 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置
KR20100071211A (ko) * 2008-12-19 2010-06-29 삼성전자주식회사 셀 어레이로 인가되는 리키지 커런트를 막는 더미 셀 비트 라인 구조를 갖는 반도체 소자 및 그 형성 방법
JP2010192718A (ja) * 2009-02-19 2010-09-02 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
KR101113333B1 (ko) * 2011-02-15 2012-03-13 주식회사 하이닉스반도체 반도체 소자의 형성방법
US8519462B2 (en) * 2011-06-27 2013-08-27 Intel Corporation 6F2 DRAM cell
JP5922994B2 (ja) * 2012-06-13 2016-05-24 ルネサスエレクトロニクス株式会社 Ｄｒａｍ装置
JP2015084270A (ja) * 2014-12-09 2015-04-30 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置
DE102018117461A1 (de) * 2017-08-30 2019-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Schreibassistent für eine speichervorrichtung und verfahren zu dessen herstellung
US10395752B2 (en) 2017-10-11 2019-08-27 Globalfoundries Inc. Margin test for multiple-time programmable memory (MTPM) with split wordlines
JP2020047736A (ja) * 2018-09-18 2020-03-26 キオクシア株式会社 半導体装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62262454A (ja) * 1986-05-09 1987-11-14 Hitachi Ltd 半導体装置およびその製造方法
US4873664A (en) * 1987-02-12 1989-10-10 Ramtron Corporation Self restoring ferroelectric memory
JPH0444692A (ja) 1990-06-11 1992-02-14 Mitsubishi Electric Corp 半導体記憶装置
JPH04179164A (ja) * 1990-11-08 1992-06-25 Sharp Corp 半導体メモリ装置
JPH0575057A (ja) * 1991-07-17 1993-03-26 Sharp Corp 半導体記憶装置
JPH05182458A (ja) * 1991-12-26 1993-07-23 Toshiba Corp 半導体記憶装置
JP2806676B2 (ja) * 1992-02-19 1998-09-30 シャープ株式会社 ダイナミックランダムアクセスメモリ
US5325336A (en) * 1992-09-10 1994-06-28 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having power line arranged in a meshed shape
US5381379A (en) * 1992-12-03 1995-01-10 Sharp Kabushiki Kaisha Non-volatile dynamic random access memory device; a page store device and a page recall device used in the same; and a page store method and a page recall method
US5363327A (en) * 1993-01-19 1994-11-08 International Business Machines Corporation Buried-sidewall-strap two transistor one capacitor trench cell
JPH07114792A (ja) * 1993-10-19 1995-05-02 Mitsubishi Electric Corp 半導体記憶装置
US5430671A (en) * 1993-04-09 1995-07-04 Matsushita Electric Industrial Co., Ltd. Semiconductor memory device
JPH07130172A (ja) 1993-11-09 1995-05-19 Sony Corp 半導体メモリ装置
JP3183076B2 (ja) * 1994-12-27 2001-07-03 日本電気株式会社 強誘電体メモリ装置
JPH098247A (ja) * 1995-06-15 1997-01-10 Hitachi Ltd 半導体記憶装置
JP3185693B2 (ja) * 1996-03-29 2001-07-11 日本電気株式会社 半導体記憶装置
JP4326049B2 (ja) * 1998-10-27 2009-09-02 富士通マイクロエレクトロニクス株式会社 書き込みを高速化したメモリデバイス
JP3618241B2 (ja) * 1999-02-02 2005-02-09 松下電器産業株式会社 半導体記憶装置
US6768687B2 (en) * 2000-12-15 2004-07-27 Sony Corporation Memory array
JP2002269969A (ja) * 2001-03-07 2002-09-20 Nec Corp メモリセル、不揮発性メモリ装置、及びその制御方法
JP2003030999A (ja) * 2001-07-18 2003-01-31 Mitsubishi Electric Corp 半導体記憶装置

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