SU993463A1 - Device for monitoring asynchronous pulse signal alternation sequence - Google Patents
Device for monitoring asynchronous pulse signal alternation sequence Download PDFInfo
- Publication number
- SU993463A1 SU993463A1 SU813313387A SU3313387A SU993463A1 SU 993463 A1 SU993463 A1 SU 993463A1 SU 813313387 A SU813313387 A SU 813313387A SU 3313387 A SU3313387 A SU 3313387A SU 993463 A1 SU993463 A1 SU 993463A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- channel
- input
- trigger
- output
- bus
- Prior art date
Links
Landscapes
- Safety Devices In Control Systems (AREA)
Description
Изобретение относитс к умпульсной технике и может быть использовано в автоматике и вычислительной технике дл контрол импульсных последовательностей . .,The invention relates to an impulse technique and can be used in automation and computer technology to control pulse sequences. .
Известно устройство дл контрол импульсных последовательностей, содержащее триггеры, входные и выходные шины lj.A device for monitoring pulse sequences is known, which contains triggers, input and output buses lj.
Наиболее близким к предлага1емому по технической сущности вл етс устройство дл контрол последовательности чередовани асинхронныхимпульсных сигналов, содержащее rt. каналов с триггером, двум входными и одной выходной шиной в кг1ждом из каналов |2j.Closest to the proposed technical entity is a device for controlling the sequence of alternating asynchronous pulses, containing rt. channels with trigger, two input and one output bus in kg1 from channels | 2j.
Недостатком известных устройств вл етс невысока достоверность контрол .A disadvantage of the known devices is the low reliability of the control.
Цель изобретени - повышение достоверности контрол .The purpose of the invention is to increase the reliability of the control.
Поставленна цель достигаетс ; тем, что в устройство дл контрол последовательности чередовани асинхронных импульсных сигналов, содер жащее н каналов с триггером, двум входными и одной выходной шиной в ; каждом из каналов, в каждый канал введены второй триггер и втора выходна шина, статичесК 1е входы установки в О всех триггеров соединены между собой и подключены к первой входно шине, динамический вход установки в 1 первого триггера каждого канала кроме первого подключен к пр мому выходу второго триггера, динамическому входу установки в О первого триггера и второй выходной The goal is achieved; the fact that the device for controlling the sequence of alternation of asynchronous pulse signals, containing n channels with trigger, two input and one output bus; each channel, a second trigger and a second output bus are entered into each channel, the static K1e installation inputs into O of all the flip-flops are interconnected and connected to the first input bus, the dynamic input setting to 1 of the first flip-flop of each channel except the first one is connected to the forward output of the second trigger, the dynamic input setup in the first trigger and the second output
10 шине предыдущего канала, при этом в каждом канале динамический вход установки в 1 второго триггера соединен с второй входной шиной, а динамический вход установки в О 15 с инверсным выходом первого триггера и с первой выходной шиной.10 bus previous channel, while in each channel the dynamic input set to 1 of the second trigger is connected to the second input bus, and the dynamic input set to O 15 with the inverse output of the first trigger and the first output bus.
На чертеже приведена принципиальна электрическа схема предлагаемого устройства.The drawing shows the principal electrical circuit of the proposed device.
2020
Устройство содержит и каналов с триггерами 1 и 2 в каждом канале и входными 3-5 и выхс дными б и 7 шина ми.The device contains both channels with triggers 1 and 2 in each channel and 3-5 input and output b and 7 buses.
Устройство дл контрол последо25 вательности чередовани асинхронных импульсных сигналов работает следующим образом.A device for controlling the sequence of alternating asynchronous pulse signals operates as follows.
Исходное состо ние устройства задаетс , импульсом установки исходного The initial state of the device is set by the initial setting pulse.
30 состо ни , поступающим на статически ,е входы шины 5 установки в О всех триггеров, в результате чего на первых выходных шинах 6 ус-танавливаетс логическгш 1, а на вторы выходных шинг1Х 7 - логический О.The 30 states arriving at the static, e inputs of the bus 5 set to O of all triggers, as a result of which the first output tires 6 are set to logical 1, and the second output shing1X7 is set to logical O.
При пост гплении импульса серии на входную шину 3 первого канала по заднему фронту этого импульса триггер 1 первого канала устанавливаетс в состо ние 1, на динамическом входе триггера 2 и на выходной шине 6 пер&ого канала устанавливаетс нулевой потенциал.When a series pulse is postponed to the input bus 3 of the first channel, the trigger 1 of the first channel is set to state 1 on the trailing edge of this pulse, zero potential is established at the dynamic input of trigger 2 and the output channel 6 of the first channel.
При нормал ной работе с приходом импульса серии на входную шину 4 первого канала.по заднему Фронту этого импульса триггер 2 первого канала переходит в единичное состо ние , после чего первый канал устанавливаетс в исходное состо ние, сигнал с выходной шины 7 первого канала поступает на входную шину 3 второго канала и триггер 1 второго канала устанавливаетс в состо ние 1. С приходом импульса на входную шину 4 втррого канала по заднему фронту этого импульса второй канал устанавливаетс в исходное состо ние , и с его выходной шины 7 на входную шину 3 третьего канала поступает сигнал, запускающий первый триггер третьего канала и т.д. После поступлени импульса на входную шину 4 П -го канала на входную шину 3 первого канала поступает следующи импульс, начинающий новый цикл контрол последовательности чередовани .импульсов.During normal operation, when a series pulse arrives on the input bus 4 of the first channel. On the rear front of this pulse, the trigger 2 of the first channel goes to one, after which the first channel is reset, the signal from the output bus 7 of the first channel goes to the input bus 3 of the second channel and trigger 1 of the second channel are set to state 1. With the arrival of a pulse on the input bus 4 of the internal channel, the trailing edge of this pulse sets the second channel to its initial state and from its output bus 7 to the input 3 Inu third channel signal is received, triggering the first flip-flop of the third channel, etc. After a pulse arrives at the input bus 4 of the N-th channel, the next pulse arrives at the input bus 3 of the first channel, starting a new cycle of controlling the sequence of alternation of pulses.
Если в одном из циклов на входно шине 3 первого канала не гфидет. импульс, то импульсом на входной шине 4 триггер 2 этого канала установитс в единичное состо ние. Такое состо ние триггера 2 будет оставатьс независимо от поступлени следующих импульсов, на шины 3 и 4 этого канала. В результате между выходными шинами 6 и 7 первого канала установитс нулева разность потенциалов , свидетельствующа об отсутствии в последовательности импулса на входной шине 3 первого каналаIf in one of the cycles on the input bus 3 of the first channel is not gfedet. pulse, then the pulse 2 on the input bus 4, the trigger 2 of this channel will be set to one. This state of flip-flop 2 will remain independent of the arrival of the following pulses, on buses 3 and 4 of this channel. As a result, between the output buses 6 and 7 of the first channel, a zero potential difference is established, indicating that there is no impulse in the sequence on the input bus 3 of the first channel.
Указанное состо ние первый канал будет сохран ть до прихода импульсов установки исходного состо ни на входные шины 5 всех каналов. Диалогично фиксируетс пропадание импульса на входной шине 3 других каналов . и нарушение пор дка чередовани импульсов.The indicated state will keep the first channel until the arrival of the initial state pulses on the input buses 5 of all channels. Dialogically, the pulse disappears on the input bus of 3 other channels. and violation of the order of pulse alternation.
Таким образом, введение новых элементов и св зей в предлагаемое устройство позвол ет повысить достоверность контрол по сравнению с известным . При этом сигнал неисправности выдаетс не только при сбо х в контролируемой последовательности импульсных сигналов, но и при отказе любого, изэлементов устройства.Thus, the introduction of new elements and connections in the proposed device allows to increase the reliability of the control compared to the known. In this case, a malfunction signal is issued not only when a controlled sequence of pulsed signals fails, but also if any of the device elements fail.
Claims (2)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU813313387A SU993463A1 (en) | 1981-07-08 | 1981-07-08 | Device for monitoring asynchronous pulse signal alternation sequence |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU813313387A SU993463A1 (en) | 1981-07-08 | 1981-07-08 | Device for monitoring asynchronous pulse signal alternation sequence |
Publications (1)
Publication Number | Publication Date |
---|---|
SU993463A1 true SU993463A1 (en) | 1983-01-30 |
Family
ID=20967640
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU813313387A SU993463A1 (en) | 1981-07-08 | 1981-07-08 | Device for monitoring asynchronous pulse signal alternation sequence |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU993463A1 (en) |
-
1981
- 1981-07-08 SU SU813313387A patent/SU993463A1/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU993463A1 (en) | Device for monitoring asynchronous pulse signal alternation sequence | |
SU1001495A1 (en) | Device for monitoring pulse train | |
SU1213529A1 (en) | Synchronizing device | |
SU1218455A1 (en) | Pulse shaper | |
SU842818A1 (en) | Device for monitoring pulse train | |
SU1307560A1 (en) | Device for clock synchronizing and selecting pulse burst | |
SU1497741A2 (en) | Reversible counter control unit | |
SU1226655A1 (en) | Scaling device | |
SU970281A1 (en) | Logic probe | |
SU503351A1 (en) | Pulse shaper | |
SU807491A1 (en) | Counter testing device | |
SU1676076A1 (en) | Pulse train verifier | |
SU558273A1 (en) | Two-channel time pulse separation device | |
SU783970A1 (en) | Two-channel device for separating pulses coinciding in time | |
SU1177816A1 (en) | Device for simulating computer failures | |
SU764109A1 (en) | Pulse former | |
SU1179344A1 (en) | Device for checking pulse distributor | |
SU1221769A1 (en) | Three-channel redundant device for synchronizing signals | |
SU840882A1 (en) | Device for determining boolean function values | |
SU1285476A2 (en) | Device for checking logic circuits | |
SU924699A1 (en) | Computer | |
SU1285052A2 (en) | Single pulse shaper | |
SU1150740A1 (en) | Single pulse generator | |
SU1180896A1 (en) | Signature analyser | |
SU834877A1 (en) | Device for detecting pulse loss |