SU993253A1 - Комбинационный сумматор - Google Patents
Комбинационный сумматор Download PDFInfo
- Publication number
- SU993253A1 SU993253A1 SU813323805A SU3323805A SU993253A1 SU 993253 A1 SU993253 A1 SU 993253A1 SU 813323805 A SU813323805 A SU 813323805A SU 3323805 A SU3323805 A SU 3323805A SU 993253 A1 SU993253 A1 SU 993253A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- adder
- output
- equivalence
- elements
- Prior art date
Links
Landscapes
- Detection And Correction Of Errors (AREA)
Description
(54) КОМБИНАЦИОННЫЙ СУММАТОР
Изобретение относитс к уычйслительной технике и может быть использовано в йроцессорах ЭВМ.
Известен сумматор, который кроме операции сложени выполн ет и логические операции, обеспечивающие контроль операции сложени по четности. , В случае, когда происходит сшибка в формировании переноса в любом раз р де, соответствующие элементы схемы сумматора формируют ошибку и в разр де , суммы. Это позвол ет в дальнейшё14 об)Наружить ошибку в формировании переноса при контроле по четности п-раз р дного сумматора
Недостатком сумматора вл етс сложна схема, содержаща большое количество логических элементов и св зей между ними. .
Наиболее близким к предлагаемому вл етс комбинационный сумматор, содержащий в каждом разр де элементы И и ИЛИ, причем первые &ходы первого, второго и третьего элементов И соеди неиы с шиной ввода первого слагаемого , а вторые входы первого и третьего элементов И ;и первый вход четвертого элементы И соединены с переноса из соседнего младшего разр да , выходы первого, второго и етвертого элементов И соединены со входами первого элемента ИЛИ, выход которого соединен с шиной переноса из данногсх разр да, а выход третьего элемента И соединен с первым входом второго элемента ИЛИ. Данный сумматор осуществл ет операцию суммировани с обеспечением контрол по четноети 2.
Недостаток устройства состоит в его функциональной ограниченности, заключающейс в невозможности выпол- нени операции вычитани с обеспечением контрол по четности. , Цель изобретени - расширение функциональных возможностей сумматора а счет выполнени операции вычитани с обеспечением контрол по чётности ..
20
Поставленна цель достигаетс тем, что комбинационный сумматор, содержащий в каждом разр де четыре элемента И, два элемента ИЛИ, элемент ИЛИНБ и первый элемент Равнозначность,
25 причем первые входы первого, второго и четвертого элементов И соединены с .первым входом сумматора, второй вход первого, первый вход третьего и второй вход четвертого элементов
Claims (2)
- 30 И соединены с вторым входом сумматоpa ,; первый и второй входы элемента ИЛИ-НЕ подключены- к первому и второ му входам сумматора, выходы первого второго и третьего элементов И подключены к соответствующим входам пёр вого элемента ИЛИ, выход которого подключен к выходу переноса сумматора и к первому входу первого элемента Равнозначность, выход которого соединен с выходом сукмы сумматора, выходы элемента ИЛИ-НЕ и четвертогсз элемента И подключены к соответствую (оим входам второго элемента ИЛИ, содержит в каждом разр де второй и третий элементы Равнозначность, поичем первый вход второго элемента Равнозначность соединен с третьим входом суммато4 а, а- второй вход с шиной управлени сумматора и с пер вым входом третьего элемента Равнозначность , выход второго элемента Равнозначность соединен с-вторыми входами второго и третьего элементов ,И, с третьими входами элемента ИЛИ-НЕ и четвертого элемента И, выход ВТОРОГ.О элемента ИЛИ соединен с вторым входом третьего элемента Равнозначность, выход которого подключен к второму входу первого элемента Равнозначность. На чертеже представлена структурна схема комбинационного сумматора. Комбинационный сумматор содержит шину 1 управлени , первый вход 2 дл подачи первого слагаемого (умень шаемого) , второй вход 3 дл подачи второго слагаемого (вычитаемого), вход 4 дл подачи переноса (заема) из предыдущего разр да, выход 5 суммы (разности), выход б переноса (заема ) в следуюсций разр д, элементы . И 7-10, ИЛИ 11 и 12, ИЛИ-НЕ 13 и эле менты Равнозначность 14-16. Элементы И 7-9 i| элемент ИЛИ 11 образуют узел формировани сигнала переноса (з-аема). Элементы И 10, ИЛИ 12, ИЛИ-НЕ 13 и элемента Равноэначность IS-lis образуют узел формировани суммы (разности), а элемент Равнозначность 14 вл етсЯ: элементом ввода в зависимости от опе раций первого слагаемого или уменьшаемого , на вход которого по шине 1 управлени при операции сложени подаетс потенциал соответствующий логической единица, а при операции вычитани - логическому нулю. Комбинационный сумматор работает следуинцим образом. Сигнал суммы (или разности) вырабатываетс на выходе 5. При возникновении сбо в результате формировани переноса (заема) сигнал перено са или заема передаетс через эле мент равнозначность 16 на выход 5 суммы (разности), таким образом формиру ошибку и в разр де , котора затем может быть обнаружена при контроле многоразр дного сумматора , по четности. Таким образом, предлагаемый комбинационный суладатор отличаетс от известных более широкими функциональными возможност ми, заключающимис в выполнении опергщии вычитани двоиных чисел7 представленных в пр мых кодах, с обеспечением контрол операции вьгаитани по четности. Структура сумматора- при этом не усложн € СЯ . Формула изобретени - . Комбинационный сумматор, содержащий в ка}кдом разр де четыре элемента И, два элемента ИЛИ, элемент ИЛИНЕ и первый элемент Равнозначность, причем первые входы первого, .второго и чеггв ертого элементов И соединены с первомвходом сумматора, второй вход первого, первый вход третьего и второй вхйд четвертого элементов И соедагнены с вторым- входом сумматора , первый и второй входы элемента ИЛИ-НЕ подключены к первому и второму входам сумматора, выходы первого,второго и третьего элементов И подключены к соответствуюй|им входам первого элемента ИЛИ,выход которого подключен к выходу переноса сукматора и к пбрзаму входу первого элемента Равнозначность, выход которого соединен с выходом суммы сумматора, выходы элемента ИЛИ-НЕ и четвертого элемента И подключены к соответствун фш входам второго элемента ИЛИ, отличающий с - тем, что с цельнх расширени функциональных возможностей за счет вьтолнени операции | ычитанИ с обеспечение контрол по четности, сумматор содержит в каждом разр де второй и третий элементы Равнозначнос,ть, причем первый вход второго элемента Равнозначность соединен с третьим входом сумматора , а второй вход - с шиной управлени сумматора и с первым входом третьего элемента Равнозначность, выход второго элемента Равнозначность соединен с вторыми входс1ми второго и третьего элементов И, с третьими входами элемента ИЛИ-НЕ и четвертого элемента И, выход второго элемента ИЛИ соединен с вторым входом третьего элемента Равнозначност выход (КОТОРОГО подключен к второму входу первого элемента Равнозначность . .. Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР 474804, кл. G 06 F 7/50, 1972.
- 2. Авторское свидетельство СССР 9 710042, кл. G 06 F 7/50, 1977 (прототип ) .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU813323805A SU993253A1 (ru) | 1981-08-06 | 1981-08-06 | Комбинационный сумматор |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU813323805A SU993253A1 (ru) | 1981-08-06 | 1981-08-06 | Комбинационный сумматор |
Publications (1)
Publication Number | Publication Date |
---|---|
SU993253A1 true SU993253A1 (ru) | 1983-01-30 |
Family
ID=20971477
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU813323805A SU993253A1 (ru) | 1981-08-06 | 1981-08-06 | Комбинационный сумматор |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU993253A1 (ru) |
-
1981
- 1981-08-06 SU SU813323805A patent/SU993253A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4168530A (en) | Multiplication circuit using column compression | |
US5111415A (en) | Asynchronous leading zero counter employing iterative cellular array | |
US5122982A (en) | Carry generation method and apparatus | |
US3660646A (en) | Checking by pseudoduplication | |
SU993253A1 (ru) | Комбинационный сумматор | |
JPH10505929A (ja) | デジタル演算回路 | |
Sogomonyan et al. | A new code-disjoint sum-bit duplicated carry look-ahead adder for parity codes | |
US3604909A (en) | Modular unit for digital arithmetic systems | |
US4159529A (en) | Fibonacci code adder | |
KR100241071B1 (ko) | 합과 합+1을 병렬로 생성하는 가산기 | |
JPS59116853A (ja) | 任意サイズの乗算パイプラインを創り出す装置 | |
SU558276A1 (ru) | Устройство дл одновременного выполнени операций сложени над множеством чисел | |
SU696450A1 (ru) | Устройство дл сложени в избыточной двоичной системе счислени | |
SU754422A1 (ru) | Контролируемый сумматор 1 | |
SU1005038A1 (ru) | Параллельный комбинационный сумматор | |
SU404084A1 (ru) | Арифл1етическое устройство с контролем по четности | |
SU767763A1 (ru) | Сумматор с функциональной зависимостью сумм от переносов и с контролем по четности | |
SU840890A1 (ru) | Устройство дл сравнени чисел | |
SU824200A1 (ru) | Суммирующее устройство | |
JPS6134684A (ja) | 2値情報計数装置 | |
SU703817A1 (ru) | Контролируемый параллельный сумматор | |
SU932484A1 (ru) | Устройство дл сравнени чисел | |
SU818018A1 (ru) | Устройство дл контрол числаЕдиНиц B КОдЕ | |
RU2006914C1 (ru) | Последовательный сумматор | |
SU1238073A1 (ru) | Контролируемый сумматор |