SU696450A1 - Устройство дл сложени в избыточной двоичной системе счислени - Google Patents
Устройство дл сложени в избыточной двоичной системе счислениInfo
- Publication number
- SU696450A1 SU696450A1 SU772537875A SU2537875A SU696450A1 SU 696450 A1 SU696450 A1 SU 696450A1 SU 772537875 A SU772537875 A SU 772537875A SU 2537875 A SU2537875 A SU 2537875A SU 696450 A1 SU696450 A1 SU 696450A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- binary
- bit
- adder
- sum
- adders
- Prior art date
Links
Landscapes
- Hardware Redundancy (AREA)
Description
Изобретение относитс к области цифровой вычислительной техники и может быть использовано в вычислительных машинах , работающих в избыточной двоичной системе счислени .
Известны устройства дл сложени нескольких П -разр дных двоичных чисел , содержащее щ р дов одноразр дных двоичных сумматоров в каждом из и блоков суммировани и сумматор, состойший из р да идентичных р-разр дных блоков, каждый из которых содержит элементы И, регистр хранени промежуточных результатов, вспомогательный регистр, блок сумматоров l и 2.
Однако в этих устройствах производитс сложение чисел только в двоичной системе счислени , т.е. они не позвол ют выполнить суммирование нескольких чисел в избыточной двоичной системе счислени .
Известно устройство, содержащее полусумматоры и логические элементы на ферритовых сердечниках и диодах з.
Однако в этом устройстве выполн етс сложение только трех чисел в избыточной двоичной системе счислени и притом в последовательном коде, начина с младшего разр да.
Наиболее близким по технической сушности к предложенному вл етс устройство дп сложени в избыточной двоичной системе счислени , содержащее в каждом из И разр дов сумматор в избыточной двоичной системе счислени , первый и второй выходы которого подключены к выходным шинйм устройства 4.
Однако в этом устройстве возможно суммировать только два числа в избыточной двоичной системе счислени . С увеличением количества суммируемых чисел необходимо увеличивать количество одноразр дных сумматоров дп избыточной двоичной системы счислени в каждом из ц разр дов суммировани , что значительно усложн ет устройство.
Непь изобретени - расширение функционапьных возможностей устройства, заключающеес в возможности споже-
нн Ы чисеп.
Дл этого каждый из П разр дов устройства содержит первый и второй, двоичные сумматоры, входы которых подключены к шинам соответственно отрицательных и положительных значений соответствующего разр да слагаемых, а также к выходам первого - { т 2)-го разр дов соответствующих двоичных сумматоров предыдзш1его разр да уст- ройства. Первый и второй входы сумматора в избыточной двоичной системе счислени каждого разр да устройства подключены к третьему и четвертому выходам аналогичного сумматора предыдущего разр да, а третий, четвертый, п тый и щестой входы соединены соответственно с выходами т-ых разр - . дов первого и второго двоичных сумматоров данного разр да устройства, выходом ( (n-l)-ro разр да первого двоич ного сумматора разр да устройства, предшествующего предыдущему, и выходом (и1-1)-го разр да второго двоичного сумматора предыд тдего разр да устройства.
Цель достигаетс также тем, что сумматор в избыточной двоичной системе счислени содержит четыре одноразр дных двоичных сумматора и два элемента запрета. Первый и второй входы первого и второго одноразр дных сумматоров соединены соответственно с четвертым и шестым входами сумматора в двоичной избыточной системе счисленк , первый и п тый входы которого соединены соответственно с первыми и вторыми входами третьего и четвертого одноразр дных двоичных сумматоров, третьи входы которых Подключены соответственно к выходу переноса четвертого одноразр дного двоичного сумматора и выходу суммы второго одноразр дного двоичного сумматора, третий вход которого соединен с выходом переноса первого одноразр дного двоичного сумматора, третий вход которого подключен к третьему входу сумматора в избыточной двоичной системе счислени , первый и второй выходы которого подключены к выходам соответственно первого и второго элементов запрета, а третий и четвертый выходы - к выходам суммы соответственно первого и четвертого одноразр дных Двоичных сумматоров. Выход
суммы третьего одноразр дного двоичного сумматора подключен ко входу первого элемента запрета и управл ющему входу второго элемента запрета. Второй вход сумматора в избыточной двоичной системе счислени соединен со входом второго элемента запрета и управл ющим входом первого элемента запрета.
На фиг. I приведена структурна схема устройства дл сложени в избыточной двоичной системе счислени . На фиг. 2 приведена функциональна схема сумматора в избыточной двоичной системе счислени .
Устройство содержит h разр дов суммировани , из которых на фиг. 1 изображены ,( i -1)-й разр д 1 и i -и разр д 2, состо щие из первого двоичного сумматора 3, второго двоичного сумматора 4 и сумматора в избыточной двоичной системе счислени 5. Перва группа входов первого двоичного сумматора 3 соединена с шинами 6 отрицательных значений соответствующего разр да входных аргументов, а перва труппа входов второго двоичного сумматора 4 соединена с щинами 7 положительных значений соответствующего разр да входных аргументов.
Вторые группы входов первого и второго двоичных сумматоров 3 и 4
i -го разр да суммировани 2 соединены с выходами от 1-го до ( т-2)-го младщих разр дов соответственно первого и второго двоичных сумматоров 3 и 4 ( i - 1 ) -го разр да суммировани . Выходы старших 171 - X разр дов двоичных сумматоров 3 и 4 подключены к входам сумматора 5 этого же разр да суммировани . Другие входы сумматора 5 i -го разр да суммировани 2 соединены с выходом 8 ()-го разр да первого двоичного сумматора 3 ( -f -2)-го разр да суммировани , с выходом (m-l)-ro разр да второго двоичного сумматора 4 ( i -1)-го разр да суммировани 1, с выходами положительной и отрицательной сумм сумматора 5 ( i -1)-го разр да Q суммировани 1. Выходы результатов 9 и 10 подключены к вькодам сумматора 5. Сумматор в избыточной двоичной системе 5 (фиг.2) содержит одноразр дные двоичные сумматоры 11-14 и 5 элементы запрета 15, 16.
Устройство работает следующим образом .
Claims (4)
- При поступлении входных аргументов по шинам 6 и 7, в двоичных сумматорах 56 З.и 4 образуетс (m-1)нразр дный двоичный ко суммы соответственно отрицательных и положительных цифр соот ветствующего разр да всех N входньгх аргументов, который суммируетс с (т-1) -разр дным двоичным кодом состо ни , поступающего с выходов от первого до (1ть2)-го младших разр дов двоичных сумматоров 3 и 4 предыдущего старшего разр да суммировани , и на выходах двоичных сумматоров 3 и 4 офазуютс соответственно отрицательна и положительна hi -разр дные двоичные суммы S- Sj . Старшие щ-е разр ды i -го разр да суммировани образуют первое число в избыточной двоичной системе счи лени , которо поступает на первый и второй входы сумматора 5 данного разр да суммиров ни , где суммируетс с другим числом в избыточной двоичной системе счислени , образованным значением ( п1-1)-г разр да суммы S первого двоичного сумматора 3 ( i -2) -го разр да сумми ровани и значением (т-1)-го разр да суммы второго двоичного сумматора 4 ( i -1)-го разр да суммировани Значение (n-i-t)-ro разр да суммы S 1 -го разр да сумк{ировани 2 подаетс в сумматор 5( 1)-го разр да сумм ровани дл образовани второго числа в избыточной двоичной системе счислени в ( )-M разр де суммировани , а значение ()-го разр да суммы 5 i, -го разр да суммировани 2 подаетс в сумматор 5 (i+2 )-го разр да суммировани . Образуемые в сумматоре 5 i -го разр да суммировани 2 положительна и отрицательна суммы подаютс в сумматор 5 ( )-го разр да суммировани , а результаты сложени двух чисел в избыточной двоичной системе счислени подаютс на выходы 9 и 10 устройства. Таким образом, введение в каждый из И разр дов суммировани двух двоич ных сумматоров, содержащих одноразр дные двоичные сумматоры, позвол ет производить сложение нескольких чисел в избыточной двоичной системе счислени , -При этом уменьшаетс количество используемого оборудовани , так как дл сложени , например, п ти чисел с помошью сумматора дл избыточной двоич ной cHCTeNtbi счислени , приведенного на фиг. 3, потребуетс четыре таких сумматора, а каждый из них содержит 0 четыре одноразр дных двоичных сумматора , и два элемента запрета. С увеличением количества суммируекак аргументов увеличиваетс и экономи оборудовани . Формула изобретени 1. Устройство дл сложени в избыточной двоичной системе счислени , содержашее в каждом из и разр дов сумматор в избыточной двоичной системе счислени , первый и второй выходы которого подключены к выходным шинам УСТРОЙСТВА, отличающеес тем, что, с целью расширени функциональных возможностей, заключающегос в возможности сложени N чисел, каждый из П разр дов устройства содержит первый и второй двоичные сумматоры , входы которых подключены к шинам соответственно отрицательных и положительных значений .соответствующего разр да слагаемых, а также к выходам первого- (т-2)-го разр дов соответствующих двоичных сумматоров предыдущего разр да устройства, первый и второй входы сумматора в избыточной дво- ичНой системе счислени каждого раз-, р да устройства подключены к третьему и четвертому выходам аналогичного сумматора предыдущего разр да, а третий, четвертый, п тый и шестой входы соединены соответственно с выходами in-ых разр дов первого и второго двоичных сумматоров данного разр да устройства, выходом (iTt-l)-ro разр да первого двоичного сумматора разр да устройства, предшествующего предыдущему, и выходом ( Ц1-1)-го разр да второго двоичного сумматора предыдущего разр да устройства. 2. Устройство дл сложени в избыточной двоичной системе счислени по п. 1, отличающеес тем, что сумматор в избыточной двоичной системе счислени содержит четыре одноразр дных двоичных сумматора и два элемента запрета, причем первый и второй входы первого и второго одноразр дных сумматоров соединены соответственно с четвертым и шестым входами сумматора в двоичной избыточной системе счислени , первый и п тый входы которого соединены соответственно с первыми и вторыми входами третьего и четвертого одноразр дных двоичных сумматоров, третьи входы которых подключены соответственно к выходу переноса четвертого одноразр дного двоичного сумматора и выходу суммы второго одноразр дного двоичного сумматора, третий вход KoTopotx соединен с выходом переноса nepaotxj одноразр дного двоичного сумматора . третий вход которого подключен к третьему входу сумматора в избыточной двоичной системе счислени , первой и второй выходы которого подключены к выходам соответственно первого и второго элементов запрета, а третий и четвертый выходы - к выходам суммы соот ветственно первогр и четвертого однораз р дШ}1х двоичных сумматоров, выход сум третьего одноразр дного двоичного--сумм тора подключен ко входу первого элемента запрета и управл ющему входу второго элемента запрета, а второй вход сумматора в избыточной двоичной системе счислени соединен со входом второго элемента запрета и управл ющим входом первого элемента запрета. Источники информации, прин тые во внимание при экспертизе I. Авторское свидетельство СССР № 484518, кл. GO6 F 7/38, 1972.
- 2.Авторское свидетельство СССР NO 188t51, кл. G06 F 7/385, 1963.
- 3.Авторское свидетельство СССР :№ 160373, кл. G06 F 7/385, 1961.
- 4.Авторское свидетельство СССР № 453691, кп. G06 7/385, 1971 (прототип).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU772537875A SU696450A1 (ru) | 1977-10-07 | 1977-10-07 | Устройство дл сложени в избыточной двоичной системе счислени |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU772537875A SU696450A1 (ru) | 1977-10-07 | 1977-10-07 | Устройство дл сложени в избыточной двоичной системе счислени |
Publications (1)
Publication Number | Publication Date |
---|---|
SU696450A1 true SU696450A1 (ru) | 1979-11-05 |
Family
ID=20730576
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU772537875A SU696450A1 (ru) | 1977-10-07 | 1977-10-07 | Устройство дл сложени в избыточной двоичной системе счислени |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU696450A1 (ru) |
-
1977
- 1977-10-07 SU SU772537875A patent/SU696450A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3244506B2 (ja) | 小型乗算器 | |
US4623982A (en) | Conditional carry techniques for digital processors | |
US3636334A (en) | Parallel adder with distributed control to add a plurality of binary numbers | |
EP1475697A1 (en) | Arithmetic circuit | |
EP0416869B1 (en) | Digital adder/accumulator | |
US5166899A (en) | Lookahead adder | |
US3842250A (en) | Circuit for implementing rounding in add/subtract logic networks | |
JPH02293929A (ja) | デジタルシステム乗算の方法及び装置 | |
US4623872A (en) | Circuit for CSD-coding of a binary number represented in two's complement | |
JPH0312738B2 (ru) | ||
US6546411B1 (en) | High-speed radix 100 parallel adder | |
US4118786A (en) | Integrated binary-BCD look-ahead adder | |
SU696450A1 (ru) | Устройство дл сложени в избыточной двоичной системе счислени | |
EP0344226B1 (en) | High-speed digital adding system | |
US3596075A (en) | Binary arithmetic unit | |
JPH0370416B2 (ru) | ||
GB2226165A (en) | Parallel carry generation adder | |
SU1003074A1 (ru) | Устройство дл параллельного алгебраического сложени в знакоразр дной системе счислени | |
JP2608600B2 (ja) | 2つの数の和のパリティビットの計算装置 | |
KR100241071B1 (ko) | 합과 합+1을 병렬로 생성하는 가산기 | |
SU1667059A2 (ru) | Устройство дл умножени двух чисел | |
JPH0869372A (ja) | 2進乗算器 | |
SU1179322A1 (ru) | Устройство дл умножени двух чисел | |
SU763897A1 (ru) | Устройство дл умножени | |
RU2148270C1 (ru) | Устройство умножения |