SU1238073A1 - Контролируемый сумматор - Google Patents

Контролируемый сумматор Download PDF

Info

Publication number
SU1238073A1
SU1238073A1 SU833545848A SU3545848A SU1238073A1 SU 1238073 A1 SU1238073 A1 SU 1238073A1 SU 833545848 A SU833545848 A SU 833545848A SU 3545848 A SU3545848 A SU 3545848A SU 1238073 A1 SU1238073 A1 SU 1238073A1
Authority
SU
USSR - Soviet Union
Prior art keywords
adder
modulo
group
input
operands
Prior art date
Application number
SU833545848A
Other languages
English (en)
Inventor
Михаил Георгиевич Лукашевич
Виктор Антонович Остафин
Алексей Михайлович Романкевич
Original Assignee
Киевский Ордена Ленина Политехнический Институт Им.50-Летия Великой Октябрьской Социалистической Революции
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Киевский Ордена Ленина Политехнический Институт Им.50-Летия Великой Октябрьской Социалистической Революции filed Critical Киевский Ордена Ленина Политехнический Институт Им.50-Летия Великой Октябрьской Социалистической Революции
Priority to SU833545848A priority Critical patent/SU1238073A1/ru
Application granted granted Critical
Publication of SU1238073A1 publication Critical patent/SU1238073A1/ru

Links

Landscapes

  • Detection And Correction Of Errors (AREA)

Abstract

Изобретение относитс  к области вычислительной техники и может быть использовано в устройствах обработки цифровой информации повышенной надежности. Цель изобретени  сокращение объема оборудовани . Поставленна  задача достигаетс  тем, что, с помощью блока свертки по модулю два складываютс  значени  контрольных разр дов двух операндов и значени  результата суммировани  с контрольными .кодами, снимаемыми с выхода узлов формировани  контрольного кода по модулю два, вход пцпс в состав блоков сложени . В узлах формировани  контрольного кода по модулю два из значений первого и второго операндов и входного переноса на основании таблихцл истинности формируетс  сигнал, равный сумме по модулю два значений операндов входного и ВЫХОДНОГО переноса. Таким образом происходит форнированйе двум  независимыми пут ми значений сигналов свертки по модулю два нескольких чисел и сравнение их на блоке свертки цо модулю два. 3 ил. (П с to со х о СР

Description

Изобретение относитс  к вычислительной технике и может быть использовано в устройствах обработки цифровой информации повышенной надежности ,
Цель изобретени  - сокращение объема аппаратуры.
На фиг. 1 приведена структурна  схема контролируемого сумматора; на фиг. 2 - функциональна  схема блока сложени ; на фиг. 3 - то же, узла формировани  контрольного кода по модулю два дл  двухразр дного блока сложени .
Контролируемый сумматор (фиг.1) содержит группу 1 блоков сложени , блок 2 свертки по модулю два, входы 3 и 4 контрольных разр дов первого и второго операндов контролируемого сумматора, группы 5 и 6 входов пер- вого и второго операндов контролируемого сумматора, выход 7 неисправности контролируемого сумматора. Блок сложени  группы 1( фиг.2) содержит ш-разр дный сумматор 8 (в данном случае ш 2) и узел 9 формировани  контрольного кода по модулю два.
Узел 9 формировани  контрольного кода по модулю два (фиг.З) содержит группу элементов И 10, элемент ИЛИ П и группу элементов НЕ 12.
Контролируемый сумматор работает следующим образом.
На входы блока 2 свертки по моду- лю два поступают контрольные разр ды двух операндов, сигналы с выходов результата т-разр дных сумматоров 8 всех блоков сложени  группы 1, а также выход переноса т-разр дного сумматора 8 последнего блока всложе- ни  группы 1.
Узел 9 формировани  контрольного кода по модулю два реализует функцию
г,
г; Ь
(±)...® . ® S,.
®
2.;
IT ©...
+ С
bJt,
BwKj
а.
значени  разр дов первого операнда; значени  разр дов второго операнда; значени  разр дов результата сумматора 8;
exi
Вых.
- значени  сигналов входного и выходного переносов сумматора 8.
Таким образом формируетс  контрольный код, равный сумме по модулю два значений операторов, результата и переносов.
При правильной работе контролируемого сумматора на выходе 7 неисправности будет нулевой сигнал. Наличие на этом выходе единичного сигнала говорит об ошибке в работе контролируемого сумматора.
Блок сложени  группы 1 может быть выполнен в виде блока пам ти, где операнды и входной перенос поступают на адресный вход. В каждой  чейке блока пам ти при этом должен хранитьс  результат суммировани , значение выходного переноса и значени  f..

Claims (1)

  1. Формула изобретени 
    Контролируемый сумматор, содержащий блок свертки по модулю два и группу блоков сложени , каждый из которых содержит т-разр дный сумматор
    V
    k
    где п - разр дность конт
    ролируемого сумматора, К - количество блоков сложени  в группе), причем входы первого и второго операндов всех щ-разр дных сумматоров блоков сложени  группы образуют соответственно группы входов первого и второго операндов контролируемого сумматора , выходь результата всех т-разр дных сумматоров блоков сложени  группы соединены с соответствующими входами блока свертки по модулю два, выход переноса каждого т-разр дного сумматора предьщущего блока сложени  группы соединен с входом переноса т-разр дного сумматора последующего блока слозЬени  группы, вход переноса т-разр дного сумматора первого блока сложени  группы соединен с шиной нулевого потенциала, устройства, входы контрольных разр дов первого и второго операндов контролируемого сумматора соединены с соответствующими входами блока свертки по модулю два, выход которого  вл етс  выходом неисправности контролируемого сумматора , отличающийс  тем, что, с целью сокращени  объема аппаратуры , каждый блок сложени  содержит узел формировани  контрольного кода по модулю два, причем в каждом блоке сложени  группы информационные входы узла формировани  контрольного кода по модулю два объединены с входами первого и второго операндов и входом переноса т-разр д- ного сумматора, выходы узлов форми5J- -«
    ровани  контрольного кода по модулю два всех блоков сложени  группы соединены с соответствующими входами блока свертки по модулю два, выход переноса т-разр дного сумматора последнего блока сложени  группы соединён с соответствукицим входом блока свертки по модулю два.
    cfjf-f
    (риг. 2
    j4f aj sj свх.
    Редактор М.Товтин
    Составитель В.Гречнев Техред М.Ходанич
    Заказ 3292/49 Тираж 671Подписное
    ВН1даПИ Государственного комитета СССР
    по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д.А/5
    Производственно-полиграфическое предпри тие, г.Ужгород, ул. Проектна ,4
    Корректор Л.Натай
SU833545848A 1983-01-28 1983-01-28 Контролируемый сумматор SU1238073A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU833545848A SU1238073A1 (ru) 1983-01-28 1983-01-28 Контролируемый сумматор

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU833545848A SU1238073A1 (ru) 1983-01-28 1983-01-28 Контролируемый сумматор

Publications (1)

Publication Number Publication Date
SU1238073A1 true SU1238073A1 (ru) 1986-06-15

Family

ID=21047384

Family Applications (1)

Application Number Title Priority Date Filing Date
SU833545848A SU1238073A1 (ru) 1983-01-28 1983-01-28 Контролируемый сумматор

Country Status (1)

Country Link
SU (1) SU1238073A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР 703817, кл. G 06 F 11/00, 1978. Селлерс Ф. Методы обнаружени ошибок в работе ЭДВМ.-М.5 Мир, 1972, с. 125, фиг. 7,6. *

Similar Documents

Publication Publication Date Title
US4402045A (en) Multi-processor computer system
GB1432535A (en) Data handling systems
US3925647A (en) Parity predicting and checking logic for carry look-ahead binary adder
US2942193A (en) Redundant logic circuitry
WO2022151730A1 (zh) 存储***
US4901269A (en) Multiple-stage carry-select adder having unique construction for initial adder cells
US4556978A (en) Error checked high speed shift matrix
US4325129A (en) Non-linear logic module for increasing complexity of bit sequences
SU1238073A1 (ru) Контролируемый сумматор
WO2022151724A1 (zh) 纠错***
US4803649A (en) Modulo-2-adder for the logic-linking of three input signals
Piestrak Design of encoders and self-testing checkers for some systematic unidirectional error detecting codes
EP0339305B1 (en) Parity prediction for binary adders with selection
RU2211492C2 (ru) Отказоустойчивое оперативное запоминающее устройство
RU2775173C1 (ru) Самоконтролируемый автомат
SU1015388A1 (ru) Устройство дл контрол на четность двоичной информации
EP0152974B1 (en) Arrangement for checking the parity bit-containing bit groups
JP2555336B2 (ja) チツプ動作の自動自己診断を伴うicチツプの誤り検出訂正装置及びその方法
KR19980032107A (ko) 합과 합+1을 병렬로 생성하는 가산기
SU754422A1 (ru) Контролируемый сумматор 1
SU1291975A1 (ru) Устройство дл умножени
SU1587640A1 (ru) Устройство дл свертки двоичного кода в код по модулю
SU1300477A1 (ru) Устройство дл сдвига с контролем
SU760095A1 (ru) Контролируемый сумматор с параллельным переносом
SU1361557A1 (ru) Устройство дл контрол параллельного двоичного кода по модулю К