Claims (2)
Делитель частоты содержит счетчик импульсов 1, первый разр д 2 которого имеет отдельный от остальных разр дов 3 счетчика импульсов 1 вход начальной установки, дешифратор 4, первый элемент совпадени 5, триггер 6, второй элемент совпадени 7, кольцевой регистр сдвига 8 и дополнительный дешифратор 9. Выходы разр дов счетчика 1 соединены с соответствующими входами дешифратора 4, выход которого подключен к первому входу триггера 6 и к первому инвертированному входу первого элемента совпадени 5. Выход первого элемента совпадени 5 подключен ко второму входу триггера 6, выход которого соединен с Ьервым входом второго элемента совпадений 7, с тактовым входом кольцевого регистра сдвига 8 и с первым стробируюш ,им входом дополнительного дешифратора 9. Второй стробируюш,ий вход дополнительного дешифратора 9 соединен со счетным входом первого разр да счетчика 1 импульсов, вл ющемс входом всего устройства , со вторым входом второго элемента совпадени 7 и со стробирующим входом первого дешифратора 4 и со вторым инвертированным входом и первого элемента совпадени 5. Выходы разр дов кольцевого регистра сдвига 8 соединены с соответствующими входами дополнительного дешифратора 9, выход которого подключен ко входу -начальной установки первого разр да 2 счетчика импульсов 1. Делитель частоты работает следующим образом. Начальное состо ние устройства характеризуетс наличием низких потенциалов на выходах всех разр дов счетчика импульсов 1, низкого потенциала на выходе триггера 6 и наличием высокого потенциала на выходах двух соседних разр дов кольцевого регистра сдвига 8. Остальные два разр да кольцевого регистра сдвига 8 имеют на своих выходах низкие потенциалы . Дл определенности предположим, что дешифратор 4 подключен к выходам разр дов счетчика импульсов 1 таким образом, что сигнал на его выходе может по вл тьс при нечетном числе импульсов, прошедших на вход счетчика импульсов 1. Такое подключение дешифратора 4 соответствует соединению выхода дополнительного дешифратора 9 со входом установки начального сос-то ни первого разр да 2 счетчика импульсов 1, характеризующеес высоким потенциалом на его выходе. Кольцевой регистр сдвига 8 при подаче на его вход тактовых импульсов производит «сдвиг имевшегос в исходный момент начального состо ни , причемвсего у кольцевого регистра сдвига 8 имеетс четыре различных состо ни по числу имеющихс разр дов, а дополнительный дещифратор 9 в зависимости от своей электрической схемы и схемы подключени к выходам разр дов кольцевого сдвигающего регистра может выделить, т.е. сформировать выходной сигнал, одно, два или три из четырех возможных состо ний кольцевого регистра сдвига 8. Дли определенности предположим, что электрическа схема дополнительного дещифратора 9 и схема подключени его входов к выходам кольцевого регистра сдвига 8 выполнены таким образом, что дополнительный дешифратор 9 выдел ет только одно из возможных состо ний кольцевого регистра сдвига 8, причем выдел емое состо ние будет первым после исходного. Предположим также, что кольцевой регистр сдвига 8 измен ет свое состо ние по заднему фронту сигнала, подаваемого на его тактовый вход. На вход делител частоты поступает непрерывна периодическа последовательность импульсов, вызывающа последовательное изменение состо ний разр дов счетчика импульсов 1. Если дещифратор 4 подключен таким образом, что сигнал на его выходе может по витьс при состо нии М счетчика импульсов 1, то до момента времени , соответствующего поступлению М-го входного импульса состо ни на выходах всех элементов делител частоты за исключенйем счетчика импульсов I не измен ютс . При поступлении yVf-ro входного импульса на вход делител частоты дешифратор 4. оказываетс подготовленным; к срабатыванию , но сигнал на его выходе по вл етс только после окончани Л1-го входного импульса , т.е. по М паузе входной последовательности . Этот сигнал вызывает переключение триггера 6, т.е. подготовку к срабатыванию второго элемента совпадени 7. Тогда М+1 входной импульс, проход через второй вход второго элемента совпадени 7, на его выход вызывает «обнуление всех разр дов счетчика импульсов 1, кроме первого. Так как мы предположим, что дополнительный дещифратор 9 подключен таким образом, что сигнал на его выходе может по витьс только после первого переключени кольцевого регистра сдвига 8, то в рассматриваемый момент времени сигнал на входе установки начального состо ни первого разр да 2 счетчика импульсов 1 отсутствует, поэтому по М+1-му входному импульсу одновременно с «обнулением всех разр дов счетчика импульсов 1, кроме первого , происходит переключение первого разр да по тактовому входу. Поскольку дешифратор 4 подключен к счетчику импульсов 1 таким образом, чтобы сигнал на его выходе соответствовал нечетному числу в счетчике импульсов 1, поэтому М входной импульс соответствует высокому потенциалу на выходе первого разр да, а М+1 импульс вызьшает переключение первого разр да в состо ние , характеризующеес низким потенциалом на его выходе. Таким образом, при поступлении Af-j-l-ro входного импульса счетчик импульсов 1. установлен в исходное состо ние. После окончани Af+l импульса формируетс сигнал на выходе первого элемента совпадени 5, вызывающий переключение триггера 6 в исходное состо ние, что соответствует закрывани второго элемента совпадени 7 по его первому входу, т.е. прекращение импульсов «обнулени счетчика импульсов 1. Одновременно происходит «сдвиг информации в кольцевом регистре сдвига 8, т.е. подготовка к срабатыванию дополнительного дешифратора 9. Однако, сигнал на его выходе отсутствует, так как дополнительный дешифратор 9 закрыт низким потенциалом с выхода триггера 6, подаваемым на его первый стробирующий вход. Таким образом, от начального состо ни устройства до момента первого переключени кольцевого регистра сдвига 8 прошло М+1 входных импульсов. Следующие М+1 входных импульсов в части , касающейс переключений счетчика импульсов 1, дешифратора 4, триггера 6 и второго элемента совпадени 7 действуют аналогично ранее рассмотренному. После окончани М входного импульса происходит переключение триггера 6, дополнительный дешифратор 9 подготовлен к формированию выходного сигнала, так как кольцевой регистр сдвига 8 установлен в состо ние, при котором формирование выходного импульса возможно и дополнительный дешифратор 9 открыт по стробирующему входу высоким потенциалом с выхода триггера 6. Однако сигнал на его выходе отсутствует, так как дополнительный дешифратор 9 запрет по второму стробируюй1ему. входу. Сигнал на выходе дополнительного дешифратора 9 по вл етс при приходе М+1 входного импульса. Таким образом, в этом цикле работы по М+1 входному сигналу происходит одновременное формирование выходных сигналов на выходе второго элемента совпадени 7 и на выходе дополнительного дешиф ратора 9. Сигнал с выхода второго элемента совпадени 7 производит «обнуление всех разр дов счетчика импульсов 1, кроме первого, а сигнал с выхода дополнительного дешифратора 9, поступа на вход начальной установки первого разр да 2 счетчика импульсов 1, производит установку триггера первого разр да 2 в состо ние, характе-, ризующеес наличием высокого потенциала на его выходе М+1- пауза входной последовательности , вызыва переключение триггера 6, закрывает дополнительный дещифратор 9 по его первому стробирующему входу и производит переключение кольцевого регистра сдвига 8 в следующее состо ние, что в соответствии с ранее сделанными предложени ми не позвол ет дополнитель . ...Г.U ному дешифратору сформировать выходной сигнал при следующем переключении триггера 6. Таким образом, состо ние элементов делител частоты после окончани второй серии из М+1 импульсов отличаетс от исходного наличием высокого потенциала на выходе первого разр да 2 счетчика импульсов 1. Следовательно, следующее срабатывание дешифратора 4 произойдет не после Л1-го, а после М-1-го импульса относительно момента переключени триггера 6 и кольцевого регистра сдвига 8. Таким образом, цикл, следующий за по влением сигнала с выхода дополнительного дешифратора 9, меньще на I период входных импульсов, чем первый и второй цикли работь,, устройства . Четвертый цикл работы делител частоты ничем не отличаетс от первого, так как после окончани третьего цикла сигнала с выхода дополнительного дешифратора 9 нет и состо ние первого разр да 2 счетчика импульсов 1 соответствует исходному. Рассмотрение работы устройства, аналогичное выше изложенному, может быть проведено и дл случа четного числа на входах дешифратора-4, только в этом случае вход начальной установки триггера первого разр да 2 счетчика импульсов 1 должен быть входом начальной установки на его выходе низкого потенциала, а за начальное состо ние должно быть прин то состо ние, харак геризующеес наличием высокого потенциала на выходе первого разр да 2 счетЧика импульсов 1. Дл этого случа также ожет быть установлено, что цикл работы устройства между двум соседними сигналами «обнулени , подаваемыми с выхода второго элемента совпадени 8 на входы начальной установки разр дов 3 счетчика импульсов 1, сокращаетс на 1 период тактовой частотьг после формировани выходного сигнала с дополнительного дещифратора 9. Период работы делител частоты определ етс суммой четырех циклов, каждый из которых может иметь длительность или М+ или М аерИодов входной импульсной последовательности, причем число циклов доительностью М периодов определ етс электрической схемой и схемой подключени к выхода.м разр дов кольцевого регистра сдвига 8 дополнительного дешифратора 9. Выходами делител частоты могут быть два любых соседних выхода кольцевого регистра сдвига 8, так как его начальное состо ние характеризуетс наличием высоких потенциалов на выходах двух соседних разр дов, то скважность выходных сигналов , получаемых с любого выхода кольцевого регистра сдвига 8 будет примерно равна 2, причем,, так как в предлагаемом уст Ч .„ -. роистве период выходного сигнала разделен на четыре примерно равных части, то сигналы , получаемые с двух соседних разр дов регистра сдвига 8, имеют сдвиг между собой, равный 1/4 периода, т.е. 90°. Введение кольцевого сдвигающего регистра и дополнительного дешифратора позвол ет при сохранении быстродействи получить на выходах ортогональные сигналы. Формула изобретени Делитель частоты, содержащий счетчик импульсов, выход которого подключен к информационному входу дешифратора, выход которого соединен с первым инвертированным входом первого элемента совпадени и пр мым входом триггера, инверсный вход которого подключен к выходу первого элемента совпадени , а выход - к первому входу второго элемента совпадени , второй вход которого соединен со счетным входом счетчика импульсов, вл ющегос входом устройства, а выход - с входами начальной установки всех разр дов, кроме первого , счетчика импульсов, отличающийс тем, что, с целью расширени функциональных возможностей, в него введены последовательно соединенные кольцевой регистр сдвига и дополнительный дещифратор, включенные между пр мым выходом триггера и входом начальной установки первого раз р да счетчика импульсов, при этом первый стробирующий вход дополнительного дещифратора подключен к пр мому выходу триггера, а второй стробирующий вход объединен со стробирующим входом дешифратора , с вторым инвертированным входом первого элемента совпадени и со счетным входом счетчика импульсов. Источники информадии, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 612414, кл. Н 03 К 23/00, 1976. The frequency divider contains a pulse counter 1, the first bit 2 of which has a separate setup input 1, a decoder 4, a first match element 5, a trigger 6, a second match element 7, a ring shift register 8 and an additional decoder 9 that are separate from the rest of the bits 3. The outputs of the bits of the counter 1 are connected to the corresponding inputs of the decoder 4, the output of which is connected to the first input of the trigger 6 and to the first inverted input of the first match element 5. The output of the first match element 5 is connected to The second input of the trigger 6, the output of which is connected to the first input of the second element of coincidence 7, to the clock input of the ring shift register 8 and to the first gate, it has an additional decoder input 9. The second gate, its additional decoder 9 input, is connected to the counting input of the first digit of the counter 1 pulses, which is the input of the entire device, with the second input of the second coincidence element 7 and with the gate input of the first decoder 4 and with the second inverted input and the first coincidence element 5. Discharge outputs ring shift register 8 is connected to the corresponding inputs of the additional decoder 9, the output of which is connected to the input of the initial installation of the first bit 2 of pulse counter 1. The frequency divider operates as follows. The initial state of the device is characterized by the presence of low potentials at the outputs of all bits of pulse counter 1, a low potential at the output of flip-flop 6 and the presence of high potential at the outputs of two adjacent bits of the ring shift register 8. The remaining two bits of the ring shift register 8 are at their outputs low potentials. For definiteness, suppose that decoder 4 is connected to the outputs of the pulses of pulse counter 1 so that a signal at its output can appear when an odd number of pulses passed to the input of pulse counter 1. Such connection of the decoder 4 corresponds to the output of the additional decoder 9 co. the installation input of the initial oscillator is not the first bit 2 of the pulse counter 1, which is characterized by a high potential at its output. The ring shift register 8, when applied to its input clock pulses, produces a shift in the initial moment of the initial state, and all of the ring shift register 8 has four different states in the number of bits available, and the additional decipher 9 depending on its electrical circuit and Circuit connections to the outputs of the bits of the ring shift register can allocate, i.e. generate an output signal, one, two or three of the four possible states of the ring shift register 8. For definiteness, let us assume that the electrical circuit of the additional descrambler 9 and the circuit for connecting its inputs to the outputs of the ring shift register 8 are such that the additional decoder 9 selects Only one of the possible states of the ring shift register 8, the selected state being the first after the initial one. Suppose also that the ring shift register 8 changes its state along the falling edge of the signal applied to its clock input. The input of the frequency divider receives a continuous periodic sequence of pulses, causing a consecutive change in the states of the pulses of the pulse counter 1. If the decipher 4 is connected in such a way that the signal at its output can appear in the state M of the pulse counter 1, until the moment of time corresponding to The arrival of the M-th input pulse of a state at the outputs of all the elements of the frequency divider, except for the pulse counter I, does not change. When the input pulse yVf-ro arrives at the input of the frequency divider, the decoder 4 is prepared; to trigger, but the signal at its output appears only after the end of the L1-th input pulse, i.e. M pause the input sequence. This signal triggers the trigger 6, i.e. preparation for triggering the second element of coincidence 7. Then M + 1 input pulse, passing through the second input of the second element of coincidence 7, at its output causes "resetting all bits of pulse counter 1, except the first one. Since we assume that the additional deflator 9 is connected in such a way that the signal at its output can appear only after the first switching of the ring shift register 8, then at the considered time the signal at the setup input of the first state of the first bit 2 of the pulse counter 1 is absent therefore, along the M + 1st input pulse, simultaneously with the “zeroing of all bits of the pulse counter 1, except for the first one, the first bit is switched over by the clock input. Since the decoder 4 is connected to the pulse counter 1 so that the signal at its output corresponds to an odd number in the pulse counter 1, therefore the M input pulse corresponds to a high potential at the output of the first discharge and the M + 1 pulse causes the first discharge to switch to characterized by a low potential at its output. Thus, when the input pulse Af-j-l-ro arrives, the pulse counter 1. is reset. After the end of the Af + l pulse, a signal is generated at the output of the first element of coincidence 5, which causes switching of the trigger 6 to the initial state, which corresponds to closing the second element of coincidence 7 at its first input, i.e. the termination of the pulses “zeroing the pulse counter 1. At the same time, there is a“ shift of information in the ring shift register 8, i.e. preparation for the operation of an additional decoder 9. However, there is no signal at its output, since the additional decoder 9 is closed by a low potential from the output of trigger 6 supplied to its first gate input. Thus, from the initial state of the device to the moment of the first switching of the ring shift register 8, M + 1 input pulses passed. The following M + 1 input pulses in the part related to the switching of the pulse counter 1, the decoder 4, the trigger 6 and the second element of coincidence 7 operate similarly to the previously considered one. After the end of the M input pulse, the trigger 6 is switched, the additional decoder 9 is prepared for generating the output signal, since the ring shift register 8 is set to a state in which the formation of the output pulse is possible and the additional decoder 9 is open at the gate input with high potential from the trigger 6 output However, there is no signal at its output, since the additional decoder 9 prohibits the second gating. the entrance. The signal at the output of the additional decoder 9 appears at the arrival of the M + 1 input pulse. Thus, in this cycle of operation on the M + 1 input signal, the output signals at the output of the second element 7 coincide and the output of the additional decoder 9 are simultaneously formed. The signal from the output of the second element 7 coincides with "resetting all the bits of the pulse counter 1, except the first, and the signal from the output of the additional decoder 9, arriving at the input of the initial installation of the first bit 2 of pulse counter 1, sets the trigger of the first bit 2 to a state characterized by high potential at its output M + 1- pause of the input sequence, causing switching of flip-flop 6, closes the additional decryptor 9 at its first gate input and switches the ring shift register 8 to the next state, which, according to earlier proposals, does not allow . ... G.Unom decoder to generate an output signal at the next switching of trigger 6. Thus, the state of the elements of the frequency divider after the end of the second series of M + 1 pulses differs from the initial one by the presence of a high potential at the output of the first bit 2 of the pulse counter 1. Consequently, the next triggering of the decoder 4 will occur not after the L1-th, but after the M-1-th pulse relative to the moment of switching of the trigger 6 and the ring shift register 8. Thus, the cycle following the appearance of the signal from the output add nogo decoder 9 on the I mensche period of the input pulses than the first and second operation cycle of the device ,,. The fourth cycle of operation of the frequency divider is no different from the first, since after the end of the third cycle there is no signal from the output of the additional decoder 9 and the state of the first bit 2 of pulse counter 1 corresponds to the original one. Consideration of the device operation, similar to the above, can also be carried out for an even number at the inputs of the decoder-4, only in this case the input of the initial installation of the first discharge trigger 2 of the pulse counter 1 should be the input of the initial installation at its low potential output, and the initial state must be a state characterized by the presence of a high potential at the output of the first bit 2 of the pulse counter 1. For this case, it can also be established that the cycle of the device between two adjacent zero reset signals from the output of the second coincidence element 8 to the inputs of the initial setting of bits 3 of pulse counter 1 is shortened by 1 period of the clock frequency g after generating the output signal from the additional decoder 9. The period of operation of the frequency divider is determined by the sum of four cycles, each of which may have a duration or M + or M of the IORODES of the input pulse sequence, and the number of cycles by the duration of M periods is determined by the electrical circuit and the connection circuit to the output.m bits of the ring shift register 8 additional decoder 9. The outputs of the frequency divider can be any two adjacent outputs of the ring shift register 8, since its initial state is characterized by the presence of high potentials at the outputs of two adjacent bits, the duty ratio of the output signals received from any output annular shift register 8 will be approximately equal to 2, moreover, as in the proposed mouth H. „-. Since the period of the output signal is divided into four approximately equal parts, the signals received from two adjacent bits of shift register 8 are offset between each other by 1/4 of the period, i.e. 90 °. The introduction of an annular shift register and an additional decoder allows, while maintaining speed, to obtain orthogonal signals at the outputs. Invention A frequency divider containing a pulse counter, the output of which is connected to the information input of the decoder, the output of which is connected to the first inverted input of the first match element and the forward trigger input, the inverse input of which is connected to the output of the first matching element, and the output to the first input of the second the coincidence element, the second input of which is connected to the counting input of the pulse counter, which is the input of the device, and the output - to the inputs of the initial installation of all bits except the first, Pulse detector, characterized in that, in order to expand its functionality, serially connected ring shift register and additional decipher are included in it, connected between the direct trigger output and the initial setup input of the first time of the pulse counter, the first gate of the additional decipher connected to the forward trigger output, and the second gate input is combined with the decoder's gate input, with the second inverted input of the first match element, and with tnym input pulse counter. Sources of information taken into account in the examination 1. The author's certificate of the USSR No. 612414, cl. H 03 K 23/00, 1976.
2.Авторское свидетельство СССР № 624371, кл. Н 03 К 23/00, 1976 (прототип ).2. USSR author's certificate number 624371, cl. H 03 K 23/00, 1976 (prototype).