SU920726A1 - Микропрограммное устройство управлени - Google Patents

Description

I

Изобретение относитс  к цифровой вычислительной технике и может быть использовано в качестве микропрограммного устройства управлени , а также дл  решени  оптимизационных задач при разработке микропрограммного обеспечени  вычислительных и управл ющих систем.

Известно устройство микропрограммного управлени , содержащее два блока пам ти, буферный и адресный регистры, счетчики адреса и микрокоманд , два дешифратора, генератор тактовых импульсов, два блока элементов И, четыре элемента И 1.

Недостатком указанного устройства  вл етс  низка  функциональна  возможность.

Наиболее близким по технической сущности и достигаемому положительному эффекту к изобретению  вл етс  микропрограммное устройство, содержащее последовательно соединенные адресный регистр, перийй вход, которого  вл етс  кодбм операции устройства , первый дешифратор, первый блок пам ти и шифратор, счетчик адреса и второй дешифратор, первый блок элементов И, первый буферный регистр и второй блок элементов И, счетчик микрокоманд и первый элемент И, второй блок пам ти, генератор тактовых импульсов, второй буферный регистр, второй - четвертый

10 элементы ИС.2.1.

Недостатком известного устройства  вл ютс  низкие функциональные возможности, так как в устройстве отсутствует возможность предвари15 тельного моделировани  и оптимизации микропрограмм, которые используютс  в дальнейшем дл  целей управлени .

Цель изобретени  - сокращение

20 оборудовани .

Поставленна  цель достигаетс  тем, что микропрограммное устройство управлени , содержащее последовательно соединенные регистр адреса , первый дешифратор и первый блок пам ти, выход первого адресного пол  которого соединен с первым входом шифратора, первый вход регистра адреса  вл етс  входом кода операции устройства, первый блок элементов И, выход которого через первый буферный регистр соединен с первым входом второго блока элементов И, счетчик адреса, выходом соединенный с первым входом второго дешифратора, счетчик микрокоманд, выходом соединенный с первым входом первого элемента И, второй блок пам ти , выходом соединенный с выходом регистра микрокоманд, генератор так товых импульсов, второй буферный регистр, второй, третий и четвертый элементы И, дополнительно содер жит первый и второй информационные регистры, регистр микрокоманд, блок анализа разности, три узла сравнени третий дешифратор, триггер режима, третий - седьмой блоки элементов И, первый - четвертый блоки элементов ИЛИ, п тый элемент И, первый четвертый элементы ИЛИ, элемент ИЛИ-И, причем выход микроопераций регистра микрокоманд соединен с первым входом первого узла сравнени и  вл етс  выходом микроопераций устройства, выход логических условий регистра микрокоманд соединен с первым входом третьего дешифратора, второй вход которого соединен с выходом второго адресного пол  первого блока пам ти, второй вход третье го дешифратора соединен с нулевым выходом триггера режима, единичный вход которого  вл етс  информационным входом устройства, а единичный выход триггера режима соединен со вторым входом шифратора, выход которого соединен со вторым входом регистра адреса, выхрд третьего дешифратора соединен с первым входом первого блока элементов ИЛИ, второй вход которого соединен с выходом второго дешифратора, а выход первого блока элементов ИЛИ - с адресным входом второго блока пам ти, информационный вход которого соединен с выходом второго блока элементов ИЛИ, первый - третий входы кото рого соединены соответственно с выхо дами третьего - п того блоков элементов И, первый вход третьего блок элементов И соединен со вторым входом первого узла сравнени  и с выходом -микрокоманд первого информационного регистра, вход которого  вл етс  информационным входом устройства, выход метки начала первого информационного регистра соединен с первым входом второго элемента И, второй вход которого соединен с первым выходом второго узла сравнени , а аыход второго элемент а И - с первым входом первого элемента ИЛИ, выход которого соединен с первым входом первого блока элементов И, второй вход которого соединен с выходом счетчика адреса, первыми входами второго узла сравнени , блока анализа разности и шестого блока элементов И, выход через второй буферный регистр соединен с первым входом седьмого блока элементов И, второй вход которого соединен с выходом второго элемента ИЛИ, а выход седьмого блока элементов И - с первым входом третьего блока элементов ИЛИ, второй вход которого  вл етс  информационным входом устройства, третий вход третьего блока элементов ИЛИ соединен с первым выходо блока анализа разности, а четвертый выход третьего блока элементов ИЛИ соединен с выходом второго блока элементов И,, первый вход которого соединен со вторым входом второго узла сравнени , второй вход которого соединен со вторым входоммпервого элемента И, выход которого соединен с первым входом третьего элемента ИЛИ, выход третьего блока элементов ИЛИ соединен с информационным вводом счетчика адреса, счетный вход которого соединен с выходом элемента ИЛИ-Иу первый вход которого соединен со вторым входом третьего элемента ИЛИ, второй вход элемента ИЛИ-И - с первым входом четвертого элемента ИЛИ, первый вход четвертого блока элементов И соединен с выходом микрокоманд второго информационного регистра, вход которого  вл етс  информационным входом устройства , выход метки конца второго информационного регистра соединен с инверсными входами четвертого блока элементов И и четвертого элемента ИЛИ, а также с первым входом второго и вторым входом первого элементов ИЛИ, выход метки начале второго информационного регистра соединен со вторым входом шестого блока элементов И, первый вход генератора тактовых импульсов соединен с первым входом третьего элемента И, выход которого соединен со входом считывани  второго блока пам ти, вход записи соединен с выходом четвертого элемента И, первый вход которого соединен со вторым входом генератора тактовых импульсовJ а второй вход четвертого элемента И соединен с выходом третьего элемента ИЛИ, информационный вход устройства соединен с первым входом третьего узла сравнени , второй вход которого соединен с выходом счетчика кмкрокоманд, счетный вход которого соединен с выходом первого узла сравнени  и вторым входом блока анализа разности , а выход третьего узла сравнени  - с инверсным входом элемента ИЛИ-И и первым входом п того элемента И, второй вход которого соединен со вторым выходом блока анализа разности, а выход п того элемента И с первым входом п того блока элементов И и первым управл ющим входом второго.дешифратора, второй управл ющий вход которого соединен с выходом четвертого элемента ИЛИ, третий выход генератора тактовых импульсов соединен с управл ющим входом первого дешифратора, соответствующие входы группы входов шифратора соединены со вторыми и третьими выходами первого и второго информационных регистров, выходами и третьего узлов сравнени , вторым выходом блока анализа разности, выходами первого и п того элементов И, третий .вход первого узла сравнени , третий вход третьего узла сравнени , третий и четвертый входы блока анализа разности, установоч-, ные входы счетчика адреса и счетчика микрокоманд, второй вход второго элемента ИЛИ, третий вход первого элемента ИЛИ, первый и второй входы первой группы входов элемента ИЛИ-И, второй вход второго блока элементов И, второй вход третьего блока элементов И и второй вход п того блока элементов И соединены с соответствующими выходами пол  микроопераций первого блока пам ти. Кроме того , блок анализа разности содержит буферный регистр, сумматор, три блока элементов И, узел сравнени  и

шестой элемент И, причем первый вход блока соединен с пр мым входом первого блока элементов И и с входами элемента И, выход которого соединен с инверсным входом первого и первым входом второго блока элементов И, второй вход которого соединен с первым входом сумматора и вторым входом блока, а выход второго блока элементов И - со входом буферного регистра, выход которого соединен с первым входом узла сравнени , второй вход которого соединен с первым входом третьего блока элементов И . и выходом сумматора, второй вход Которого соединен с выходом первого блока элементов И, третий вход узла сравнени  соединен с третьим входом блока, четвертый вход которого соединен со вторым входом третьего блока элементов И, выход которого  вл етс  первым выходом блока, второй вход которого соединен с выходом узла сравнени .

Информаци  в устройстве хранитс  в двух блоках пам ти,

В первом блоке пам ти хран тс  управл ющие микропрограммы, позвол ющие- управл ть выборкой информации из второго блока пам ти. Во втором блоке пам ти, представл ющем динамическое микропрограммное :; запоминающее устройство, содержитс  информаци  о линейных последовательност х операционных микрокоманд и логических услови х перехода.

На фиг.1 приведена функциональна  схема устройства; на фиг.2 функциональна  схема блока анализа разности.

Claims (2)

1. Функциональна  схема устройства (фиг.1) содержит первый информационный регистр 1 с пол ми микрокоманд 2, метки конца 3, метки начала , второй информационный регистр 5 с пол ми микрокоманд 6, метки конца 7, метки начала 8, третий - п тый блоки элементов И 9 - П соответственно , второй 12 и первый 13 блоки элементов ИЛИ, третий элемент И 1, второй блок пам ти 15, регистр.1б. микрокоманд с пол ми микроопераций 17 и логических условий .18, первый узел сравнени  19, счетчик 20 микрокоманд, третий узел сравнени  21i блок анализа разности 22, п тый элемент И 23, регистр адреса 2k, первый дешифратор 25, первыА блок пам ти 26 с первым адресным полем 27, полем 28 микроопераций и вторым адресным полем 29, шифратор 30, генератор 31 тактовых импульсов , триггер 32 режима, третий дешифратор 33, третий элемент ИЛИ 3 четвертый элемент И 35, третий блок элементов ИЛИ 36, элемент ИЛИ-И 37 счетчик 38 адреса, второй дешифратор 39, четвертый элемент ИЛИ if О, первый элемент ИЛИ 41, первый блок элементов И k2, первый буферный регистр 3, второй блок элементов И , второй узел сравнени  45 второй элемент И 46, шестой блок элементов И 47, второй буферный регистр 48, второй элемент ИЛИ 49, седьмой блок элементов И 50, первый элемент И 51. Кроме того, обозначены первый и второй информационные входы 52 и 53 устройства соответственно , входы импульсов считывани  и записи 54 и 55 устройства соответственно, выход микроопераций 5б устройства, вход 57 задани  глубины оптимизации устройства, вход 58 кода операции устройства, вход 59 задани - режима работь устройства , вход 60 начального адреса устройства, второй и третий выходы 61-64 первого и второго информационных регистров соответственно , выходы 65 - 67 первого, четвертого и третьего узлов сравнени  соответственно, выход 68 п того эле мента И, выход б9 первого элемента И, выходы 70-81 пол  микроопераций первого блока пам ти Блок анализа разности 22 (фиг,2) состоит из блока элементов И 82, буферного регистра 83, комбинационного сумматора 84, уэла сравнени  85, блока элементов И 86, элемента И 87 и бло ка элементов И 88, Микропрограммное устройство управлени  работает в-дв режимах - режиме моделировани  и on тимизации (первый режим) и режиме управлени  (второй режим). Первому режиму соответствует единичное, а второму - нулевое состо ние триггера 32. В первом режиме регистр 24, дешифратор 25, блок пам ти 26 и шиф ратор 30 выполн ют функцию шестого устройства управлени , которое формирует сигналы микроопераций на выходах 70 - 80 пол  28 блока пам ти 26 в соответствии с адресами, передаваемыми в регистр 24 шифратором 30. Синхронизаци  считывани  информации осуществл етс  по импуль сам генератора 31. Адрес очередной управл ющей микрокоманды синтезируетс  е зависимости от информации записанной в первом адресном поле 27, и значений логических условий, поступающих на входы 61-69 шифратора ЗОо Логические услови  формируютс  на выходах различных узлов устройства (регистров 1 и 5, узлов сравнени  19 и 21, блока анализа разности 22, элементов И 23 и 51), с целью организации ветвлений в последовательност х управл ющих микрокоманд . Сигналы К1 (HI) и К2 (Н2) на выходах 63 (64) и 61 (б2) регистров 5 и 1 соответственно равны единице в последних (первый) микрокомандах первой и второй, а также последующих микропрограмм. Во втором блоке пам ти 15 хран тс  последовательности операционных микрокоманд, считываемых в регистр 16. Информаци  записываетс  в 6jfoK пам ти 15 из регистров 5 (перва  микропрограмма) , 1 (втора  и последующие ) , блоки элементов И 9 и 10 и блок элементов ИЛИ 12, Кроме того , через блок элементов И 11 осуществл етс  запись Значений внутренних логических условий - идентификаторов , определ ющих переход к выполнению требуемой линейной последовательности . Адрес, по которому производитс  запись или считывание информации, формируетс  дешифраторами 39 и 33, через блок элементов ИЛИ 13. В первом режиме адрес формируетс  дешифратором 39 в соответствии с кодом, записанным в счетчике 38, по сигналам управлени , поступающим через элемент ИЛИ 40. Исходное состо ние счетчика 38 устанавливаетс  через блок элементов ИЛИ Зб по коду на входе задани  начального адреса 60 или по кодам, записанным в буферных регистрах 43 и 48. Содержимое счетчика увеличиваетс  по сигналам г-и-жроопераций на выходах 70 и 71 пол  28 блока пам ти 26, этими сигналами также разрешаетс  соответственно считывание и запись информации в блок пам ти 15 -по импульсам на входах 54 и 55, поступающим на элементы И 35 и 14. Управл ющий сигнал, по которому формируетс  адрес дешифратором 39, поступает через элемент ИЛИ 40. Первый буферный регистр 43 Г1редназначен дл  хранени  конечного адреса, по которому записана последн   микрокоманда в блок пам ти 15. Запись ко да в регистр 43 производитс  из счет чика 38 через блок элементов И 42 по сигналам, формируемым элементом ИЛИ il р Содержимое регистра 3 переписы ваетс  в счетчик 38 через блок эле ментов И Ц, управл емый сигналом н выходе 79 пол  микроопераций 28 бло ка пам ти 26. Второй буферный регист k8 используетс  дл  хранени  начального адреса, по которому записана перва  микрокоманда первой микропрограммы . Запись кода адреса в регистр +8 из 38 осуществл ет с  через блок элементов И «7 по си налу начала первой микропрограммы на выходе 6 регистра 5 . Перезапись содержимого регистра В в i счетчик 38 производитс  через блок элементов И 50 по сигналу, формируемому элементом ИЛИ 49 после прихода сигнала с выхода 63 регистра 5 свидетельствующего об окончании записи первой микропрограммы (), или сигнала с выхода 76 пол  микроопераций 28 блока пам ти 26. Первый узел сравнени  19 предназначен дл  сравнени  микрокоманд, поступающих в регистр 1 и считываемых из блока пам ти 15 в регистр 16 Узел .сравнени  19 по сигналу микрооперации на выходе 77 пол  28 блока пам ти 26 формирует сигнал S, причем р, если RG1 RG16U-, |0, если IRG161 T где - содержимое j-того пол i-Toro регистра. Счетчик микрокоманд 20 осуществл ет подсчет числа совпадающих команд и хранит код длины повтор ющейс  последовательности. Второй узел сравнени  45 производит сравнение содержимого регистра 43 и счетчика 38. Сигналы Ч и У на первом и втором выходах узла сравнени  43 определ ютс  следующим образом: если RG431 СТ381; если RG43i 1СТ38. ., 1, если ICT381-, , если RG431 lCT381. Элемент И 46 при V 1 и разрешает перезапись в регистр 43 содержимого счетчика 38. Элемент И 51 при4 1 и нулевом состо нии счетчика 20 формирует сигнал S , разрешающий прохождение через элемент И 35 импульса записи информации в блок пам ти 15. Кроме того , разрешающий сигнал может поступить с выхода 70 пол  микроопераций 28 через элемент ЯПИ 3. Третий узел сравнени  21 предназначен дл  сравнени  по сигналу микрооперации на выходе 72 длины повто- р ющейс  последовательности ее требуемым значением Ь и формировани  сигнала Т , дл  которого справедливо следующее если СТ211 7/ если СТ2П п Блок анализа разности 22 используетс  дл  получени  сигнала сЛ , определ емого следующим образом: 1,если tCT38 - CT20l) 0,если CT38l- CT20 Const. Элемент И 87 (фиг.25 предназначен дл  контрол  нулевого состо ни  счетчика микрокоманд 20. БЛок элементов И 82 (86) управл ет подачей кода счетчика 38 (20) в регистр 83 (сумматор 84), Регистр 83 осуществл ет хранение кода счетчика 38, соответствующего нулевому состо нию счетчика 20. Сумматора 84 определ ет разность кодов , записанных в счетчиках 38 и 20. Узел сравнени  85 производит сравнение начального кода, записанного в счетчике 38 при нулевом состо нии счетчика 20 (т.е. начальной разности ССТ381- СТ20 при СТ20 0) с кодом текущей разности состо ний этих счетчиков. Блок элементов И 88 предназначен дл  управлени  передачей в счетчик 38 кода разности ICT381 - СТ20 , который представл ет собой код адреса первой повто- : р ющейс  микрокоманды. Это позвол ет затем продолжить дальнейший анализ с адреса начала повторени  и указать в микрокоманде, предшествующей повтор ющемус  участку требуемой длины, адрес безусловного перехода к соответствующему участку, ранее записанному в блоке пам ти 15. Сигналом У сЛт на выходе 68 элемента И 23 разрешаетс  запись внутреннего логического услови  идентификатора по сигналу на выходе 74 блока пам ти 26, через блок элементов 11 и блок элементов ИЛИ 12 в блок пам ти 15. Микропрограммное устройство функционирует следующим образом. Первый режим работы, которому соответствует единичное состо ние триггера 32, делитс  на три микрорежима: запись первой микропрограм мы в блок пам ти 15; сравнение микрокоманд второй и последующих микропрограмм с микрокомандами, записанными в блоке пам ти 15; анализ длины повтор ющегос  участка и запись внутренних логических условий идентифи кат оров. В первом, микрорежиме в счетчик 3 адреса через блок элементов ИЛИ 36 СО входа 60 записываетс  начальный адрес первой микропрограммы. После записи в регистр 5 первой микрокоманды по сигналу этот адрес через блок элементов И 47 переписываетс  в регистр k8. Содержимое пол  6 регистра 5 через открытый блок элементов И 10 и блок элементов ИЛИ 12 на информационный вход блока па м ти 15, на его адресный вход через блок элементов ИЛИ 13 подаетс  адрес с выхода деши,фратора 39, на управл ющий вход которого поступает единичный сигнал с выхода элемента ИЛИ 40. Одновременно по начальному адресу в регистре 24 тактовым импульсом генератора 31 из блока пам ти 26 считываетс  перва  5правл юща  микрокоманда и сигнал микрооперации с выхода 70 пол  28 поступает через элемент ИЛИ 34 на элемент И 35 разреша  прохождение импульса со входа 54 на вход записи блока пам ти 15. В результате в блок- пам ти записываетс  перва  микрокоманда, а содержимое счетчика 38 адреса увеличиваетс  на единицу по сигналу с выхода 70., проход щему через элемент ИЛИ-И 37. Затем по адресу, сформированному шифратором 30, из блока пам ти 26 считываетс  следующа  управл юща  микрокоманда. В результате этого, очередна  микрокоманда из пол  6 регистра 5 записываетс  в блок пам ти 15 по адресу, поступающему с выхода дешифратора 39. После записи в регистр 5 последней микрокоманды первой микропро(- раммы на выходе 63 по вл етс  сигнал , по которому в регистр 4з через блок элементов И 42 записываетс  содержимое счетчика 38, а содержимое регистра 48 через блок элементов И 50 и блок элементов ИЛИ 36 передаетс  в счетчик 38. После 6 во втоЭТОГО устройство переходит рой микрорежим. В начале второго микрорежима на вход 52 регистра поступает перва  микрокоманда второй (или последующей ) микрокоманды„ На выходе 62 по вл етс  сигнал Н2 1, с учетом которого из блока пам ти 26 считываетс  очередна  управл юща  микрокоманда . Сигналом с выхода 71 разрешаетс  прохождение импульса считывани  со входа 55 через элемент И 14. Из блока пам ти 15 по начальному адресу, записанному в счетчике 38, в регистр 16 считываетс  перва  микрокоманда первой микропрограммы . По сигналу с выхода 77 узел сравнени  19 сравнивает содержимое полей 2 и 17 регистров 1 и 16 соответственно . Если при этом , то содержимое счетчика 20 не измен етс , и после считывани  очередной управл ющей микрокоманды из блока пам ти 26 вновь формируетс  сигнал ид выходе 71. По этому сигналу из блока пам ти 15 считываетс  следующа  микрокоманда первой N iKponporpaMMH, котора  вновь сравниваетс  о микрокомандой , хранимой в регистре 1. Если дл  всех микрокоманд, записанных в блоке пам ти 15 то после того, как коды регистра 43 и счетчика 38 окажутс  равными, на выходе узла сравнени  45 по витс  сигнал Ч 1 . Этот сигнал проходит через элемент И 51, элемент ИЛИ 34 и открывает элемент И 35. В результате содержимое пол  2 регистра 1 через блок элементов И 9, открытый сигналом микрооперации с выхода 73 и блок элементов ИЛИ 12 поступает на информационный вход блока пам ти 15. Затем осуществл етс  запись этой информации по адресу, хранимому в счетчике 38. Этот адрес на единицу превосходит адрес последней записанной микрокоманды. Таким образом, если микрокоманда, поступающа  в регистр 1, не совпадает ни с одной микрокомандой, записанных в блоке пам ти 15, то она записываетс  в этот блок по адресу, следующему за адресом последней записанной микрокоманды. Если после поступлени  одной из очередных микрокоманд в регистр 1 и считывани  из блока пам ти 15 микрокоманды в регистр 16 на выходе узла сравнени  19 по вл етс  сигнал , то по этому сигналу увеличиваетс  содержимое счетчика 20 и осуществл етс  модификаци  адреса очередной управл ющей микрокоманды шифратором 30. Сигналов микрооперации с выхода 71 пол  28 блока .пам ти 26 разрешаетс  считывание следующей микрокоманды из блока Пам ти 15. Если в результате сравнени  этой микрокоманды с микрокомандой, пост пившей в регистр 1, вновь окажетс  что S 1, то работа устройства пр должаетс  далее аналогично описанному . Если после очередного сравнени  окажетс ,.что 5 0, то устройств переходит в микрорежим анализа повтор ющегос  участ(€й и записи внут ренних логических условий идентификаторов . Блок анализа 22 (фиг.2) отслежи вает разность содержимого счетчиков 38 и 20 и работает следующим образом. В исходном состо нии (перед началом совпадени  микрокоманд в регистрах 1 и 1б) счетчик 20 находит с  в нулевом состо нии и сигналом на выходе элемента И 8 в регистр 8 через блок элементов И 82 записано содержимое счетчика 38, После по влени  сигнала 5 1 счетчик 20 выходит из нулевого состо ни , бло элементов И 82 закрываетс , а блок элементов И 86 открываетс . По мере того, как в регистры 1 и 1б поступают одинаковые микрокоманды, содержимое счетчиков 20 и 38 одновременно увеличиваетс  и разность СТЗб - СТ20 остаетс  посто нной .. При этом коды на выходах сумматора В и регистра 83 совпадают и сигнал rf на выходе узла сравнени  85 и блока анализа разности 22 отсутствует, Как только происходит несовпаде ние микрокоманд, разность СТЗОЗ- СТ20 не будет равна начальному к ду счетчика 38, записанному в регистр 83, и узел сравнени  85 по сигналу микрооперации, на .третьем входе 80 блока 22 формирует сигнал 0 1 на его втором выходе. С уче том этого сигнала формируетс  адрес следующей управл ющей NMKPOKOманды и после его считывани  из блока 26 сигналом микрооперации на выходе 78 опрашиваетс  узел сравнени  21. 6U Если содержимое счетчика 20, представл ющее собой д.мну повтор ющегос  участка, больше или равно требуемой длины п, код которой поступает на вход 57 то на выходе узла сравнени  21 сформируетс  сигнал г 1. По этому сигналу осуществл етс  запрет подачи импульсов на счетный вход счетчика 38 через элемент 37, а элемент И 32 формирует сигнал J сЛ г. Сигнал f поступает на вход блока элементов И П и первый управл ющий вход дешифратора 39 б результате . дешифратор 39 Формирует адрес по следней считанной в регистр 16 повтор ющейс  микрокоманды, а через блок элементов И 11 и блок элементов ИЛИ 12 на информационный вход блока пам ти 15 поступит метка внутреннего логического услови  идентификатора . По сигналу микрооперации на выходе 70 через элемент И 35 пройдет импульс записи и в поле логических условий микрокоманды, соответствующей окончению повтор ющегос  линейного участка, запишетс  логическое условие, по которому будет осуществлен переход к требуемой микрокоманде . Далее на вход 52 поступает очередна  микрокоманда и процесс оптимизации повтор етс  в соответствии с описанными выше микрорежимами. Если длина повтор ющегос  участка окажетс  меньше требуемой длины , то по сигналу микрооперации с выхода 73 пол  28 блока пам ти 26 на выходе узла сравнени  21 сформируетс  сигнал . Тогда с учатом зтого сигнала шифратор 30 синтезирует адрес очередной управл ющей микрокоманды, котора  будет считана из блока пам ти 26, По сигналу микрооперации 81 из сумматора 8 через блок элементов И 88 блока ана .пиза разности 22 (фиг.2) и блока элементов ИЛИ 36 в счетчик 38 поступит код адреса начальной микрокоманды повтор ющегос  участка. Затем, в блок пам ти 15 по этому адресу будет записана указанна  микрокоманда и устройство перейдет к анализу следук цей за ней микрокоманды в соответствии с описанным алгоритмом. После анализа длины повтор ющегос  участка устройство переходит во второй микрорежим. Предаврительно сигналами микроопераций на выходах 72 И 79 пол  28 блока пам ти 26 осу ществл етс  обнуление счетчиков 20 и 38, а из регистра 2 через блок элементов И 4 и блок элементов ИЛИ 36 в счетчик 38 записываетс  код ад реса из буферного регистра . В последней микрокоманде второй (или последующей) микрокоманды в по ле 3 регистра 1 содержитс  метка конца , котбра  поступает на вход элемента И i+S. После окончани  анализа 5той микрокоманды, ког да содержимое счетчика превзойдет содержимое регистра 43, узел сравнени  сформирует сигнал , которым в регистр 3 через блок эл ментов И k2 перепишетс  код счетчи ка 38, который  вл етс  кодом адреса , следующим за последней записанной микрокомандной, и указывает границу записанной в блоке пам ти 15 информации. В цел х сокращени  объема инфор мации, записанной во второй блок пам ти 15, глубину оптимизации может измен тьс  путем задани  на входе 57 различных значений длины повтор ющихс  участков „ Критерием оценки при этом  вл ет-с  вели чина -жода, хранимого в регистре и указывающего границу записанной информации. После окончани  моделировани  и оптимизации микропрограмм устройст во переходит во второй режим - режим управлени , которому соответствует нулевое состо ние триггера режима 32о Начальный адрес задаетс  кодом операции, поступающим на вход 58. Работа шифратора 30 блокируетс , а адрес очередной микрокоманды формируетс  дешифратором 33 в соответствии с содержимым адресного пол  29 блока пам ти 2б ипол  логических условий 18 регистра 16. Если в поле 18 записаны метки логических условий - идентификаторов , то дешифратор 33 формирует адрес перехода к микрокоманде, следующей за повтор ющимс  участком. Если поле 18 свободно, то адрес фор мируетс  по коду, записанному в поле 29 блока пам ти 26. Во втором режиме из блока пам ти 15 осуществл етс  только считывание информации , поэтому на вход 71 элемента И поступают сигналы микроопераций, разрешающие прохождение импульсов считывани  со входа 55 устройства. Если в процессе эксплуатации устройства или управл емого им объекта возникает необходимость дополнить или изменить хранимые в блоке пам ти 15 микропрограммы, то осуществл етс  переход в режим моделировани  и оптимизации, в котором оптимизируетс  модифицированный набор микропрограмм с целью повышени  ко эффициента использовани  оборудовани  и снижени  времени выполнени  микропрограмм. Таким образом, данное микропрограммное устройство выгодно отличаетс  от известного более широкими функциональными возможност ми, которые позвол ют решать задачи сокращени  объема пам ти при обеспечении выполнени  требуемых функций управлени . Формула изобретени  1. Микропрограммное устройство управлени , содержащее последовательно соединенные регистр адреса, первый дешифратор и первый блок пам ти , выход первого адресного пол  которого соединен с первым входом шифратора, первый вход регистра адреса  вл етс  входом кода операции устройства, первый блок элементов. И, выход которого через первый буферный регистр соединен с первым входом второго блока элементов И, счетчик адреса , выходом соединенный с первым входом второго дешифратора, счетчик микрокоманд, выходом соединенный с первым входом первого элемента И, второй блок пам ти, выходом соединенный с выходом регистра микрокоманд, генератор тактовых импульсов, второй буферный регистр второй, третий и четвертый элементы И, о т ли чающеес  тем, что, с целью сокращени  оборудовани , оно дополнительно содержит первый и второй информационные регистры, блок анализа разности, три узла сравнени , третий дешифратор, триггер режима , третий - седьмой блоки элементов И, первый - четвертый блоки элементов ИЛИ, п тый элемент И, первыйчетвертый элементы ИЛИ, элемент ИЛИ-И, причем выход микроопераций регистра микрокоманд соединен с первым входом первого узла сравнени  и  Езл етс  выходом микроопераций устройства, выход логических условий регистра микрокоманд соединен с первым входом третьего дешифратора, второй вход которого соединен с выходом второго адресног о пол  первого блока пам ти, второй вход третьего де .шифратора соединен с нулевым выходом триггера режима, единичный вход которого  вл етс  информационным входом устройства, единичный выход триггера режима соединен со вторым входом шифратора, выход которого соединен со вторым входом регистра адреса, выход третьего дешифратора соединен с первым входом первого блока элементов ИЛИ,, второй вход ко торого соединен с выходом второго дешифратора, а выхсй первого блока элементов ИЛИ - с адресным входом второго блока пам ти, информационный вход которого соединен с выходом второго блока элементов ИЛИ, первый - третий входы которого соединены соответственно с выходами третьего - п того блоков элементов И, первый вход третьего блока элементов И соединен со вторым входом первого узла сравнени  и выходом микрокоманд первого информацион ного регистра, вход которого  вл ет с  информационным входом устройства выход метки начала первого информационного регистра соединен с первым входом второго элемента И, второй вход которого соединен с первым выходом второго узла сравнени , выход второго элемента И - с первым входо первого элемента ИЛИ, выход которого соединен с первым входом первого блока элементов И, второй вход которого соединен с выходом счетчика адреса, первыми входами второго узла сравнени , блока анализа разности и шестого блока элементов И, выход которого через второй буферный регистр соединен с первым входом седьмого блока элементов И, вто рой вход которого соединен с выходом второго элемента ИЛИ, а выход седьмого блока элементов И - с первым входом третьего блока элементов ИЛИ, второй вход которого  вл етс  информационным входом устройства , третий вход третьего блока элементов ИЛИ соединен с первым выходом блока анализа разности, четвертый выход третьего блока элементов ИЛИ соединен с выходом второго блока элементов И, первый вход 2618 которого соединен с вторым входом второго узла сравнени , второй выход которого соединен со вторым входом первого элемента И, выход которого соединен с первым входом третьего элемента ИЛИ, выход третьего блока элементов ИЛИ соединен с информационным входом счетчика адреса, счетный вход которого соединен с выходом элемента ИЛИ-И, первый вход которого соединен со вторым входом третьего элемента ИЛИ, второй вход элемента ИЛИ-И - с первым входом четвертого элемента ИЛИ, первый вход четвертого блока элементов И соединен с выходом микрокоманд второго информационного регистра , вход которого  вл етс  информационным входом устройства, выход метки конца второго информационного регистра соединен с инверсными входами четвертого блока элементов И и четвертого элемента ИЛИ, а также с первым входом второго и вторым входом первого элементов ИЛИ, выход метки начала второго информационного регистра соединен со вторым входом шестого блока элементов И, первый вход генератора тактовых импульсов соединен с первым входом третьего элемента И, выход которого соединен со входом считывани  второго блока , вход записи которого соединен с выходом четвертого элемента И, первый вход которого соединен со вторым входом генератора тактовых импульсов, а второй вход четвертого элемента И соединен с выходом третьего элемента ИЛИ, информационный вход устройства соединен с первым входом третьего узла сравнени , второй вход которого, соединен с выходом счетчика микрокоманд, счетный вход которого соединен с выходом первого узла сравнени  и вторым входом блока анализа разности, а выход третьего узла сравнени  - с инверсным входом элемента ИЛИ-И и первыА1 входом п того элемента И, второй вход которого соединен со вторым выходом блока анализа разности, а выход п того элемента И - с первым входом п того блока элементов И и первым управл ющим входом второго дешифратора , второй управл ющий вход которого соединен с выходом четвертого элемента ИЛИ, тертий выход генератора тактовых импульсов соединен с управл юцим входом первого дешифратора , соответствующие входы группы входов шифратора соединены со вт рыми и третьими выходами первого и второго информационных регистров, выходами первого и третьего узлов сравнени , вторым выходом блока ана лиза разности, выходами первого и п того элементов И, третий вход пер вого узла сравнени , третий вход третьего узла сравнени , третий и четвертый входы блока анализа разности , устайовленные входы счетчика адреса и счетчика микрокоманд, второй вход второго элемента ИЛИ, третий вход, первого элемента ИЛИ, первый и второй входы первой группы входов элемента ИЛИ-И, второй вход второго блока элементов И, второй вход третьего блока элементов И и второй вход п того блока элементов И соединены с соответствующими выходами пол  микроопераций первого блока пам ти, 2. Устройство по п. 1, о т л и чающеес  тем, что блок анализа разности содержит буферный регистр , сумматор, три блока элементов И, узел сравнени  и элемент И, причем первый вход блока соединен 620 с пр мым входом первого блока элементов И, с входами элемента И, выход которого соединен с инверсным входом первого и первым входом второго блока элементов И,второй вход которого соединен с первым входом сумматора и вторым входом блока, выход второго блока элементов И - с входом буферного регистра, выход которого соединен с первым входом узла сравнени , второй вход которого соединен с первым входом третьего блока элементов И и выходом сумматора, второй вход которого соединен с выходом первого блока элементов И, третий вход узла сравнени  соединен с третьим входом блока, четвертый вход которого соединен со вторым входом третьего блока элементов И, выход которого  вл етс  первым выходом блока, второй вход которого соединен с выходом узла сравнени . Источники информации, прин тые во внимание при экспертизе , Авторское свидетельство СССР № 827t, кл, G-06 F 9/22, 1975.
2. 2. Авторское свидетельство СССР по за вке № 2633719/18-24, кл. G 06 F9/22, 1978 (прототип)..