SU919129A1 - Digital signal transmitting device - Google Patents

Description

1one

Изобретение относитс  к технике электросв зи и может быть использо-. вано в многоканальных цифровых системах передачи.The invention relates to telecommunications technology and can be used. in multichannel digital transmission systems.

Известное устройство передачи цифровых сигналов с двусторонним согласованием скорости, содержащее на передающей стороне объединенные по входу блок выделени  тактовой частоты и блок пам ти, выход которого подключен к соответствующему входу блока передачи группового сигнала, а также последовательно соединенные блок задающих генераторов, формирователь сигнала команд согласовани  скорости, первый элемент ИЛИ, блок запрета и временной дискриминатор, к второму входу которого и входу записи блока пам ти подключен выход , блока выделени  тактовой частоты , а выходы временного дискриминатора подключены к второму и третьему входам формировател  сигнала команд согласовани  скорости, выход которого подключен к второму входу блока запрета, выход которого подключен ко входу считывани  блока пам ти, при этом второй выход блока задающих генераторов подключен к второму входу первого элемента ИЛИ, а на приемной стороне - объединенные по входу блок выделени  тактовой частоты, блок приема синхросигнала и канальный распределитель, а также последова10 тельно соединенные блок задающих генераторов , формирователь сигнала команд согласовани  скорости, элемент ИЛИ, блок запрета, блок фазовой автоподстройки частоты (ФАПЧ) и блок The known device for transmitting digital signals with two-sided speed matching, which contains on the transmitting side a clock frequency selection unit and a memory block, the output of which is connected to the corresponding input of the group signal transmission unit, as well as the serially connected master oscillator unit, are connected to the input side. , the first OR element, the prohibition block and the time discriminator, to the second input of which and the recording input of the memory block are connected the output of the allocation unit the clock frequency, and the outputs of the time discriminator are connected to the second and third inputs of the shaper of the speed matching commands, the output of which is connected to the second input of the prohibition unit, the output of which is connected to the read input of the memory unit, while the second output of the master oscillator is connected to the second input of the first of the OR element, and at the receiving side - the clock separation unit, the clock signal reception unit and the channel distributor, as well as the sequentially connected rear block constituents generators command signal shaper rate matching, an OR unit prohibition unit phase-locked loop (PLL) unit and

15 пам ти, к второму Входу которого подключен выход блока запрета, а к третьему входу блока пам ти и второму входу формировател  сигнала команд согласовани  скорости подключен вы20 ход канального распределител , при этом выходы блока выделени  тактовой частоты и блока приема синхросигнала подключены ко входам блока задаю3 ,, 9 щих генераторов, второй выход которого подключен к вторым входам элемента ИЛИ и канального распределител , к третьему входу которого подклю чен первый выход формировател  си|- нала команд согласовани  скорости, второй вь1ход которого подключен к второму входу блока запрета l „ Однако устройство обладает низкой помехоустойчивостью и достоверностью передачи цифровых сигналов. Цель изобретени  - повышение помехоустойчивости и достоверности передачи цифровых сигналов. Дл  достижени  цели в устройство передачи цифровых сигналов введены на передающей стороне последовательно соединенные элемент НЕ, первый элемент И, второй элемент ИЛИ и второй элемент И, а-также индикатор и блок контрол , входы которого объединены с соответствующими входами блока пам ти, а выходы блока контрол подключены к входу индикатора и второму входу второго элемента ,И, выход которого подключен к соответствующему входу блока передачи группового сигнала, при этом третий выход блока задающих генераторов подключен к вто рому входу первого элемента И, а к второму входу второго элемента ИЛИ подключен второй выход формировател  сигнала команд согласовани  скорости а на приемной стороне введены последо вательно соединенные элемент И, триг гер и индикатор, а также блок управлени , ко входам которого подключены первый, второй и третий выходы формировател  сигнала согласовани  скорос ти, а выход блока управлени  подключен к второму входу триггера и перво му входу элемента И, второй вход которого соединен со входом блока вы делени  тактовой частоты. На чертеже представлена электрическа  структурна  схема устройства. Устройство передачи цифровых сигналов содержит на передающей сторо- не блок 1 выделени  тактовой частоты временной дискриминатор 2, блок 3 пагл ти, блок запрета, формирователь 5 сигнала команд согласовани  скорости, первый элемент ИЛИ 6,блок 7 контрол , индикатор 8, элемент НЕ Э первый элемент И 10, второй элемент ИЛИ 11, второй элемент И 12, блок 13 задающих генераторов, блок Н передачи группового сигнала, на прием 94 ной стороне - блок 15 выделени  тактовой частоты, блок 1б синхросигнала, блок 17 задающих генераторов, канальный распределитель 18, блок 19 пам ти , блок 20 фазовой автоподстройки частоты, элемент ИЛИ 21, блок 22 запрета , формирователь 23 сигнала команд согласовани  скорости, блок 2k управлени , элемент И 25, триггер 26, индикатор 27. Устройство работает следующим образом . Запись информации в блок 3 пам ти осуществл етс  с тактовой частотой объедин емого сигнала, выдел емой блоком 1 выделени  тактовой частоты, а считывание с частотой, определ емой блоком 13 задающих генераторов. Если частота считывани  превышает частоту записи, а ргзность фаз между ними достигает порогового значени  временного дискриминатора 2, то с его выхода подаетс  сигнал на формирователь 5 сигнала команд-согласовани  скорости, В определенные интервалы времени с выхода формировател  5 сигнала команд согласовани  скорости подаетс  сигнал на блок k запрета , тем самым задержива  очередной импульс считывани . Если пороговое значение временного дискриминатора 2 превышаетс  при частоте записи больше частоты считывани , то со второго выхода временного дискриминатора 2 подаетс  сигнал на формирователь 5 сигнала команд согласовани  скорости и с его первого выхода обозначенного знаком (-) в определенные интервалы подаетс  сигнал, который через первый элемент ИЛИ 6 и блок k запрета дополнительно считывает очередной символ блока 3 пам ти . Считываемые информационные символы поступают в блок 1( передачи группового сигнала, где формируетс  в групповой сигнал, передаваемый в линию св зи. Блок 1 выделени  тактовой частоты, временной дискриминатор 2, блок 3 пам ти, блок 4 запрета,формирователь 5 сигнала команд согласовани  скорости, первый элемент ИЛИ 6 предстал ют -собой блок-асинхронного сопр жени  передачи (БАС Пер.). Дл  контрол  работоспособности БАС Пер и- состо ни  входного линейного тракта на один из входов блоS ка 7 контрол  подаетс  входной цифро вой сигнал дл  определени  веро тнос ти ошибок, вносимых цифровым трактом (например, по критерию нарушени  чередовани  пол рностей во входном циф ровом сигнала). На другие входы блока контрол  поступают импульсные пос ледовательности записи и считывани , дл  проверки очередности импульсов считывани  и записи в блоке 3 пам ти. Один из выходов блока 7 контрол  сое динен со входом индикатора 9 дл  местной сигнализации при возникновеНИИ неисправности. Передача обобщенного сигнала о состо нии БАС Пбр. и входного линейного тракта на противоложную станцию не требует выделе ни  дополнительного цифрового канала Информаци  в виде 000,.. при исправной аппаратуре либо 111... в случае возникновени  неисправности со второго входа блока 7 контрол  поступает на второй вход второго элементам 12, на первый вход которого подаетс  стро бирующа  импульсна  последовательность с выхода второго элемента ИЛИ 11 Данна  стробирующа  последовательность формируетс  на временных позици х в моменты введени  положительной вставки и в моменты отсутстви  информационных символов отрицательного согласовани  скорости. Это обеспечиваетс  тем, что на один из входов второго элемента ИЛИ 11 поступает сиг нал с выхода формировател  5 сигнала команд согласовани  скорости в моменты введени  положительной вставки, а на другой вход второго элемента ИЛИ 11 подаетс  сигнал с выхода первого элемента И 10, формируемый в интервалы времени, предназначенные дл  передачи информационных символов при отрицательном согласовании. На приемной стороне с помощью блока 15 выделени  тактовой частоты формируютс  колебани  тактовой частоты , а циклова  синхронизаци  обеспечиваетс  с помощью блока 16 приема синхросигнала. Сигналы с выходовэтих устройств управл ют блоком 17 задающих генераторов. Основна  информаци  с выхода канального распределител  19 в начале записываетс  в блок 19 пам ти, а затем считываетс  с помощью импульсной последовательности 5 формируемой блоком 20 фазовой автоподстройки частоты. На канальный распределитель 18информаци296 онной последовательности подаютс  сигналы с выхода блока 17 задающих генераторов, за счет чего на выходе канального распределител  19 формируютс  символы данного цифрового сигнала и символы команды согласовани  скорости, а также с выхода формировател  23 сигнала команд согласовани  скорости в моменты передачи информационных символов по специальному каналу (при отрицательном согласовании скорости), В формирователе 23 сигнала команд согласовани  скорости выдел ютс  эти команды и с помощью импульсного сигнала от блока 17 задающих генераторов на выходах формировател  23 сигнала команд согласовани  скорости формируютс  сигналу отрицательного (-) и положительного (+) согласовани  скорости. Сигнал отрицательного согласовани  поступает на третий вход канального распределител 18 , элемент ИЛИ 21, а также на блок 2k управлени . Сигнал положительного согласовани  поступает на блок запрета и блок управлени . Кроме того на блок 24 управлени  поступает сигнал, определ ющий временные интервалы символов цифрового канала, используемого дл  передачи информационной импульсной последовательности при отрицательном согласовании скорости. В интервалах времени согласующих символов, несущих информацию о состо нии БАС Пер. и входного цифрого тракта на выходе блока 2k управлени  формируютс  сигналы , подаваемые на элемент И 25, на выходе которого выдел етс  последовательность импульсов. Эта последовательность , имеюща  при исправной аппаратуре группообразовани  вид 000..., а при неисправност х 111 ..., подаетс  на триггер 26, который нормализует длительность импульсов , Зеспечива  устойчивую работу индикатора 27. Таким образом, предлагаемое устройство обеспечивает контроль работоспособности блоков асинхронного сопр жени  передающей станции и состо ни  входных линейных трактов, а также передачу обощенной информации об этом на противоположную станцию . При этом передача контрольной информации не требует специального цифрового канала и осуществл етс  на временных позици х,.отводимых15 of the memory, to the second input of which the output of the inhibit unit is connected, and the output of the channel distributor is connected to the third input of the memory unit and the second input of the driver of the speed matching commands, while the outputs of the clock selection unit and the clock receiving unit are connected 3 ,, 9 generators, the second output of which is connected to the second inputs of the OR element and the channel distributor, to the third input of which is connected the first output of the driver | | v1hod swarm of which is connected to the second input unit prohibition l "However, the apparatus has a low noise immunity and reliability of the transmission of digital signals. The purpose of the invention is to improve the noise immunity and reliability of digital signal transmission. To achieve the goal, the serially connected element NOT, the first element AND, the second element OR and the second element AND, as well as the indicator and the control unit, whose inputs are combined with the corresponding inputs of the memory unit and the outputs control connected to the input of the indicator and the second input of the second element, And, the output of which is connected to the corresponding input of the group signal transmission unit, while the third output of the block of master oscillators is connected to the second input the first element And, and the second input of the second element of the speed matching command signal is connected to the second input of the second element; And the successively connected element AND, the trigger and the indicator, as well as the control unit, the first, second and third outputs are connected to the input side. the driver of the speed matching signal, and the output of the control unit is connected to the second input of the trigger and the first input of the element I, the second input of which is connected to the input of the block for selecting the clock frequency. The drawing shows an electrical block diagram of the device. The device for transmitting digital signals contains a clock discriminator 2, a block 3, a prohibition block, a speed matching command signal generator 5, the first element OR 6, a control block 7, an indicator 8, a HE element the first element 10, second element 11 or 11, second element 12, block 13 of master oscillators, block H of the group signal transmission, on reception 94 of the side — block 15 for allocating a clock frequency, block 1b of the sync signal, block 17 of master oscillators, channel distributor 18, blo 19, memory unit 20 of the phase locked loop, an OR gate 21, the prohibition unit 22, driver 23 commands speed matching signal, the control unit 2k, AND gate 25, flip-flop 26, the indicator 27. The device operates as follows. Information is recorded in memory block 3 at the clock frequency of the signal to be combined, separated by the clock selection block 1, and read at the frequency determined by block 13 of the master oscillators. If the read frequency exceeds the write frequency, and the phase impedance of the phases between them reaches the threshold value of the time discriminator 2, then its output sends a signal to the speed matching command signal generator 5, At certain time intervals from the output of the speed matching command signal generator 5, a signal is sent to the block k ban, thereby delaying the next read pulse. If the threshold value of the time discriminator 2 is exceeded when the recording frequency is greater than the read frequency, then a signal is sent to the driver 5 of the speed matching command signal from the second output of the time discriminator 2 and a signal is output from the first output indicated by (-) at certain intervals OR 6 and the prohibition block k additionally reads the next character of the memory block 3. The read information symbols are received in block 1 (group signal transmissions, where they are formed into a group signal transmitted to the communication line. Clock allocation unit 1, time discriminator 2, memory block 3, prohibition block 4, speed matching command generator 5, the first element OR 6 appears as a block-asynchronous transfer interface (UAS Trans.). To monitor the health of the UAS The input line path state on one of the inputs of the control unit 7 is supplied with an input digital signal to determine and the likelihood of errors introduced by the digital path (for example, by the criterion of violation of alternation of polarities in the input digital signal). The other inputs of the control unit receive pulse sequences of writing and reading to check the sequence of read and write pulses in memory block 3 One of the outputs of the control unit 7 is connected to the input of the indicator 9 for local signaling when a malfunction occurs. Transmission of a generalized signal on the status of the UAS PBM. and the input linear path to the opposing station does not require the allocation of an additional digital channel. Information in the form of 000, ... with serviceable equipment or 111 ... in the event of a malfunction from the second input of the control unit 7 goes to the second input of the second elements 12, to the first input which a pulse sequence is sent from the output of the second element OR 11. A given strobe sequence is formed at the time positions at the moments of insertion of the positive insert and at the moments of the absence of informs. negative rate matching symbols. This is ensured by the fact that one of the inputs of the second element OR 11 receives a signal from the output of the shaper 5 of the speed matching command signal at the moments of introducing a positive insert, and another input of the second element OR 11 is fed from the output of the first element AND 10, formed at intervals time to transmit information symbols with a negative agreement. At the receiving side, clock oscillations are generated by the clock extracting unit 15, and the clock synchronization is provided by the clock receiving unit 16. The signals from the outputs of these devices control the block 17 of the master oscillators. The main information from the output of the channel distributor 19 is first written to the memory unit 19, and then read out using the pulse phase 5 generated by the phase locked loop 20. Signals from the output of block 17 of master oscillators are sent to the channel information dispenser of the information sequence, as a result of which the output of the channel distributor 19 generates symbols of this digital signal and symbols of the speed matching command, as well as from the output of the speed matching command signal generator 23 to a special channel (with a negative speed matching), In the driver 23 of the speed matching command signal, these commands are extracted and using impulses The main signal from the block 17 of the master oscillators at the outputs of the driver 23 of the signal of the speed matching command is generated by a signal of negative (-) and positive (+) speed matching. The negative matching signal is fed to the third input of the channel distributor 18, the element OR 21, as well as to the control block 2k. A positive negotiation signal is applied to the prohibit unit and the control unit. In addition, the control unit 24 receives a signal determining the time intervals of the digital channel symbols used to transmit the information pulse sequence with a negative rate matching. In time intervals, matching symbols that carry information about the status of UAS. and the input digital path at the output of the control unit 2k, signals are generated to the AND element 25, the output of which is a sequence of pulses. This sequence, which has the appearance of 000 ... when the grouping equipment is intact, and when faults are 111 ..., is fed to the trigger 26, which normalizes the pulse duration, ensuring the stable operation of the indicator 27. Thus, the proposed device provides control of the asynchronous resistance block transmitting station and the state of the input linear paths, as well as transmitting general information about it to the opposite station. At the same time, the transmission of control information does not require a special digital channel and is carried out at temporary positions taken away.

77

дл  вставки при положительном согласовании , и дл  передачи информационной импульсной последовательности, при отрицательном согласовании скорости . Это позвол ет повысить помехо устойчивость и достоверность передачи цифрового сигнала без снижени  эффективности использовани  пропускной способности цифрового тракта.for insertion with positive matching, and for transmitting the information pulse sequence, with a negative matching speed. This makes it possible to increase the noise immunity and reliability of digital signal transmission without reducing the efficiency of using the capacity of the digital path.

Claims (1)

Формула изобретени Invention Formula Устройство передачи цифровых сигналов с двусторонним согласованием скорости, содержащее на передающей стороне объединенные по входу блок выделени  тактовой частоты и блок пам ти, выход ксггорого подключен , к соответствующему входу блока передачи группового сигнала, а также последовательно соединенные блок задающих генергторов, формирователь сигнала команд согласовани  скорости первь Й элемент ИЛИ, блок запрета и .временной дискриминатор, к второму входу которого и входу записи блока пам ти подключен выход блока выделени  тактовой частоты, а выходы временного дискриминатора подключены к второму и третьему входам формировани  сигнала команд согласовани  скорости, выход ,которого подключен к второму входу запрета, выход которого подключен к входу считывани  бл ка пам ти, при этом второй выход блока задающих генераторов подключен к второму входу первого элемента ИЛИ а на приемной стороне объединенные по входу блок выделени  тактовой час тоть;. блок приема синхросигнала и канальный распределитель, а также после1довательно соединенные блок задающих генераторов, формирователь нала команд согласовани  скорости, элемент ИЛИ, блок запрета, блок фазовой автоподстройки частоты (ФАПЧ) и блок пам ти, к второму входу которого лодключен выход блока запрета, а к третьему входу блока пам ти и вт рому входу формировател  сигнала ко9 .8The device for transmitting digital signals with two-sided rate matching, containing on the transmitting side a clock frequency selection unit and a memory unit integrated at the input, the output is connected to the corresponding input of the group signal transmission unit, as well as serially connected master oscillator unit, rate matching command signal generator the first OR element, the prohibition unit and the temporary discriminator, to the second input of which and the recording input of the memory unit the output of the clock selection unit is connected frequencies, and the outputs of the time discriminator are connected to the second and third inputs of the formation of the speed matching command signal, the output of which is connected to the second prohibition input, the output of which is connected to the read input of the memory block, while the second output of the master oscillators is connected to the second input of the first the OR element, and on the receiving side, the clock selection unit combined at the input ;. the sync signal receiving unit and the channel distributor, as well as the concurrently connected master oscillator unit, the driver of the speed matching commands, the OR element, the prohibition unit, the phase-locked loop (PLL) and the memory unit, to the second input of which the output of the prohibition unit is turned off, and the third input of the memory block and the second input of the signal generator ko9 .8 манд согласовани  скорости подключен выход канального распределител ,, при этом выходы блока выделени  тактовой частоты и блока синхросигнала подключены к входам блока задающих генераторов, второй выход которого подключен к. вторым входам элемента ИЛИ и канального распределител , к третьему входу которого подключен первый выход формировател  сигнала команд согласовани  скорости, второй выход которого подк.пючен к второму входу блока запрета, отличающеес  тем, что, с целью повышени  помехоустойчивости и достоверности передачи цифровых сигналов, введены на передающей стороне последовательно соединенные элемент НЕ, первый элемент И, второй элемент ИЛИ и второй элемент И, а также индикатор и блок контрол , входы которого объединены С соответствующими входами блока пам ти, а выходы блока контрол  подключены к входу индикатора и второму входу второго элемента И, выход Kotoporo подключен к соответствующему входу блока передачи группового сигнала, при этом третий выход блока задающих генераторов подключен к второму входу первого элемента И, а к второму входу второго элемента ИЛИ подключен второй выход формировател  сигнала команд согласовани  скорости, а на приемной стороне введены последовательно соединенные элемент И, триггер и иникатор , а также блок управлени  ко входам которого подключены первый , второй и третий выходы формировател  сигнала команд согласовани  скорости, а выход блока управлени  подключен к второму входу триггера и первому входу элемента И, второй вход которого соединен со аходо.м блока выделени  тактовой частоты.The speed matching mandrel is connected to the output of the channel distributor, while the outputs of the clock selection unit and the sync signal unit are connected to the inputs of the master oscillators, the second output of which is connected to the second inputs of the OR element and the channel distributor, to the third input of which the first output of the signal generator matching speed, the second output of which is connected to the second input of the prohibition unit, characterized in that, in order to improve the noise immunity and reliability of the transmission of digits new signals, the first element AND, the second element OR and the second element AND, as well as the indicator and the control unit, whose inputs are combined with the corresponding inputs of the memory unit, and the control unit outputs are connected to the indicator input and The second input of the second element is And, the output of Kotoporo is connected to the corresponding input of the block of transmission of the group signal, while the third output of the block of master oscillators is connected to the second input of the first element And, and to the second input of the second el The OR output of the speed matching command signal generator is connected to the OR, and the serially connected element I, the trigger and the initiator, as well as the control unit are connected to the inputs of which the first, second, and third outputs of the speed matching command signal generator are connected. to the second input of the trigger and the first input of the element I, the second input of which is connected to the clock of the clock selection unit. Источники информации, рин тые во внимание при экспертизеSources of information taken into account in the examination 1, Аппаратура вторичной цифровой истемы передачи ИКМ-120, - Электров зь , 1977, № 12, с.23-32 (проотип ) . с /fMi/u S/ii/Hl/Ю -0-1, Secondary digital transmission system IKM-120, - Elektrov z, 1977, No. 12, p.23-32 (protype). with / fMi / u S / ii / Hl / Yu -0-