RU2022476C1 - Digital data transmission system characterized by two-sided speed matching - Google Patents

Abstract

FIELD: multichannel electric communication. SUBSTANCE: digital data transmission system has on its transmitting side clock signal separator, cycle sync signal receiver, memory unit, time detector, cycle signal former and switch. System has on its receiving side cycle sync signal receiver made in form of shift register, clock sync signal separator, the first decoder, cycle synchronism input storage, output cycle synchronism storage, channel distributor and two decoders. EFFECT: improved noise immunity; simplified design. 2 dwg

Description

Изобретение относится к многоканальной электросвязи и может использовано в аппаратуре временного объединения и разделения высших ступеней в иерархии ЦСП с асинхронным вводом цифровых сигналов и двусторонним согласованием скорости. The invention relates to multichannel telecommunications and can be used in equipment for the temporary integration and separation of higher stages in the DSP hierarchy with asynchronous input of digital signals and two-way rate matching.

Известна асинхронная цифровая система передачи, в которой для двустороннего согласования скорости в передающей части при появлении двух импульсов записи за период частоты считывания производится исключение тактового интервала из поступающего цифрового сигнала с отдельная передача символа, содержащегося в исключенном тактовом интервале этого сигнала, а при отсутствии импульсов записи за период частоты считывания производится введение в поступающий цифровой сигнал согласующих тактовых интервалов. Одновременно с выполнением согласования скорости поступающего сигнала производится формирование и передача на выделенных тактовых интервалах группового цифрового сигнала активной команды управления согласованием скорости, несущей информацию о необходимости и знаке производственного согласования для восстановления на приемной стороне исходной скорости поступающего сигнала. Защита команд управления согласованием скорости от искажений производится помехоустойчивыми кодами (см. Левин Л. С. Плоткин М. А. Цифровые системы передачи информации. М.: Радио и связь, 1982, с. 55-72, рис. 3.2). A known asynchronous digital transmission system, in which for two-way speed matching in the transmitting part when two write pulses occur during the reading frequency period, the clock interval is excluded from the incoming digital signal with a separate transmission of the symbol contained in the excluded clock interval of this signal, and in the absence of write pulses for the period of the read frequency, matching clock intervals are introduced into the incoming digital signal. Simultaneously with the matching of the speed of the incoming signal, the group digital signal is generated and transmitted at the selected clock intervals of the active command of the speed matching control, which carries information about the need and sign of production matching to restore the original speed of the incoming signal on the receiving side. Protection of control commands for speed coordination from distortion is performed by error-correcting codes (see Levin L. S. Plotkin M. A. Digital information transmission systems. M: Radio and communications, 1982, pp. 55-72, Fig. 3.2).

Однако известная система имеет низкую пропускную способность, поскольку для передачи символов, содержащихся в исключенных тактовых интервалах, а также команд управления согласованием скорости требуются выделенные тактовые интервалы. However, the known system has a low throughput, since dedicated clock intervals are required to transmit characters contained in the excluded clock intervals, as well as speed matching control commands.

Наиболее близкой к предлагаемой системе является система для асинхронного сопряжения импульсных потоков, содержащая на передающей стороне выделитель тактовой частоты, временной детектор, блок динамической памяти, генератор тактовых импульсов, логический блок, селектор синхросигнала, блок управления и делитель частоты, а на приемной стороне - приемник синхросигнала, логический блок, блок фазовой автоподстройки частоты, блок динамической памяти, блок управления и делители частоты. Closest to the proposed system is a system for asynchronous coupling of pulsed streams, comprising a clock selector, a time detector, a dynamic memory unit, a clock generator, a logic unit, a clock selector, a control unit and a frequency divider, and a receiver at the receiving side clock, logic block, phase locked loop, dynamic memory block, control unit and frequency dividers.

В этом устройстве для передачи команд управления согласованием формируются "дублирующие посылки" на определенных временных позициях цикла и передаются на приемную станцию для коррекции импульсных потоков, а для индикации импульсных потоков используется вводимая в групповой сигнал дополнительная избыточность (сигнал цикловой синхронизации). In this device, for transmitting coordination control commands, "duplicate packages" are generated at certain time positions of the cycle and transmitted to the receiving station for correction of pulse flows, and additional redundancy (cyclic synchronization signal) introduced into the group signal is used to indicate pulse flows.

Недостатками прототипа являются низкая помехоустойчивость поскольку при искажении команд управления согласованием скорости происходит истинный сбой циклового синхронизма аппаратуры временного группообразования нижней ступени иерархии, в результате которого в канал связи до восстановления синхронизма по циклам поступают ошибочные символы, а также сложность, обусловленная наличием части устройства передачи и приема команд управления согласованием. The disadvantages of the prototype are low noise immunity, since when the speed matching control commands are distorted, a true failure of the cyclic synchronism of the equipment of temporary grouping of the lower hierarchy level occurs, as a result of which erroneous symbols enter the communication channel before restoration of synchronism in cycles, as well as the complexity due to the presence of a part of the transmission and reception device reconciliation management teams.

Целью изобретения является повышение помехозащищенности с одновременным упрощением системы. The aim of the invention is to increase noise immunity while simplifying the system.

Это достигается тем, что на передающей стороне введены последовательно соединенные формирователь циклового сигнала и переключатель, причем выходы временного детектора через формирователь циклового синхросигнала соединен с дополнительными входами приемника циклового синхросигнала, сигнальный вход которого соединен с соответствующим входом блока памяти, три выхода которого соединены с соответствующими входами переключателя, к двум управляющим входам которого подключены соответствующие выходы формирователя циклового синхросигнала, а на приемной стороне приемник циклового синхросигнала выполнен в виде последовательно соединенных выделителя тактового сигнала, регистра сдвига, первого дешифратора и канального распределителя, тактовый вход которого соединен с выходом выделителя тактового сигнала, вход которого соединен с сигнальным входом регистра и является сигнальным входом приемника циклового синхросигнала, причем дополнительные выходы разрядов регистра сдвига соответственно через второй и третий дешифраторы соединены с соединенными между собой входами накопителя по входу в цикловой синхронизм и накопителя по выходу из циклового синхронизма и с соответствующим входом канального распределителя, другой вход которого соединен с первым выходом накопителя по выходу из циклового синхронизма, управляющий вход которого соединен с управляющим входом накопителя по входу в цикловой синхронизм и с соответствующим выходом канального распределителя, причем выход и второй вход накопителя по входу в цикловой синхронизм соединены соответственно с вторым входом и вторым выходом накопителя по выходу из циклового синхронизма. This is achieved by the fact that, on the transmitting side, a cyclic shaper and a switch are connected in series, and the outputs of the temporary detector are connected to the additional inputs of the cyclic clock signal receiver via a cyclic shaper, the signal input of which is connected to the corresponding input of the memory block, three outputs of which are connected to the corresponding inputs switch, to the two control inputs of which the corresponding outputs of the shaper of the cyclic clock signal are connected a, and on the receiving side, the cyclic clock signal receiver is made in the form of a serially connected clock signal selector, shift register, first decoder and channel distributor, the clock input of which is connected to the output of the clock signal isolator, the input of which is connected to the signal input of the register and is the signal input of the cyclic receiver clock, and the additional outputs of the bits of the shift register, respectively, through the second and third decoders are connected to interconnected inputs on the drive at the entrance to the cyclic synchronism and the drive at the exit from the cyclic synchronism and with the corresponding input of the channel distributor, the other input of which is connected to the first output of the drive at the exit from the cyclic synchronism, the control input of which is connected to the control input of the drive at the input to cyclic synchronism and with the corresponding the output of the channel distributor, and the output and the second input of the drive at the input of cyclic synchronism are connected respectively to the second input and the second output of the drive at the output from cyclic synchronism.

Суть изобретения заключается в том, что отрицательное согласование скорости поступающего сигнала на передающей станции производится исключением одного символа из его циклового синхросигнала, а положительное согласование скорости поступающего сигнала производится добавлением одного символа к его цикловому синхросигналу, восстанавливает же исходную скорость передачи поступающего сигнала на приемной станции приемник измененного циклового синхросигнала, нечувствительный к изменениям длины и структуры синхрогруппы, устанавливаемый вместо используемого в прототипе приемника циклового синхросигнала в аппаратуру временного разделения поступающего сигнала. The essence of the invention lies in the fact that the negative matching of the speed of the incoming signal at the transmitting station is made by excluding one character from its cyclic clock, and the positive matching of the speed of the incoming signal is made by adding one character to its cyclic clock, restores the original transmission speed of the incoming signal at the receiving station, the receiver modified cyclic clock signal, insensitive to changes in the length and structure of the sync group, set instead of the cyclic clock signal used in the prototype receiver, to the apparatus for temporarily separating the incoming signal.

Повышение помехозащищенности предложенной цифровой системы передачи по сравнению с аналогичными устройствами и прототипом достигается исключением канала передачи команд управления, согласованием скоростей передачи цифровых сигналов и схемным решением приемника измененного циклового синхросигнала. Это устраняет влияние искажений команд на качество связи. Введением в приемник второго и третьего дешифраторов, передатчика измененного циклового синхросигнала и переключателя согласование скорости передачи обеспечивается изменением числа символов в синхрогруппе. An increase in the noise immunity of the proposed digital transmission system in comparison with similar devices and the prototype is achieved by eliminating the control command transmission channel, matching the transmission speeds of digital signals and the circuit design of the receiver of the modified cyclic clock signal. This eliminates the effect of command distortion on communication quality. By introducing the second and third decoders, the transmitter of the modified cyclic clock signal and the switch into the receiver, the coordination of the transmission rate is provided by changing the number of characters in the sync group.

На фиг. 1 представлена схема передающей части цифровой системы передачи; на фиг. 2 - схема приемной части цифровой системы передачи. In FIG. 1 is a diagram of a transmission part of a digital transmission system; in FIG. 2 is a diagram of a receiving part of a digital transmission system.

Передающая часть системы (см. фиг. 1) содержит выделитель тактового синхросигнала 1, приемник циклового синхросигнала 2, блок памяти 3, временной детектор 4, формирователь 5, циклового синхросигнала, переключатель 6. The transmitting part of the system (see Fig. 1) contains a clock sync selector 1, a cyclic clock signal receiver 2, a memory unit 3, a time detector 4, a shaper 5, a cyclic clock signal, switch 6.

Объединенные входы выделителя тактового синхросигнала 1, приемника 2 и блока памяти 3 являются входом передающей части. Выход выделителя тактового синхросигнала 1 соединен с входом временного детектора 4 и с вторыми входами приемника 2 и блока памяти 3. Выходы блока памяти 3 соединены с соответствующими входами переключателя 6. Первый и второй выходы временного детектора 4 соединены с соответствующими входами формирователя 5, первый и второй выходы которого соединены соответственно с четвертым и пятым входами переключателя 6. Третий и четвертый выходы формирователя 5 соединены соответственно с шестым и седьмым входами переключателя 6 и с третьим и четвертым входами приемника 2, выход которого соединен с третьим входом передатчика 5. The combined inputs of the clock selector 1, receiver 2 and memory unit 3 are the input of the transmitting part. The output of the clock selector 1 is connected to the input of the time detector 4 and to the second inputs of the receiver 2 and the memory unit 3. The outputs of the memory unit 3 are connected to the corresponding inputs of the switch 6. The first and second outputs of the time detector 4 are connected to the corresponding inputs of the driver 5, the first and second the outputs of which are connected respectively with the fourth and fifth inputs of the switch 6. The third and fourth outputs of the shaper 5 are connected respectively with the sixth and seventh inputs of the switch 6 and with the third and fourth Receiver passages 2, whose output is connected to the third input of the transmitter 5.

Приемная часть системы представляющая приемник циклового синхросигнала (см. фиг. 2), содержит регистр сдвига 7, выделитель 8 тактового синхросигнала 8, первый дешифратор 9, накопитель 10 по входу в цикловой синхронизм, накопитель 11 по выходу из циклового синхронизма, канальный распределитель 12, дешифраторы 13 и 14. The receiving part of the system representing the receiver of the cyclic clock signal (see Fig. 2), contains a shift register 7, a clock selector 8, a clock decoder 8, a first decoder 9, a drive 10 at the input to the cyclic synchronism, a drive 11 at the output of the cyclic synchronism, a channel distributor 12, decoders 13 and 14.

Входом приемника измененного циклового синхросигнала являются объединенные входы регистра сдвига 7 и выделителя 8 тактового синхросигнала, выход которого соединен с первым входом канального распределителя 12 и вторым входом регистра сдвига 7, первая группа выходов которого соединена с соответствующими входами дешифратора 9, выход которого соединен с первыми входами накопителей 10 и 11. Выход и второй вход накопителя 10 соединены соответственно с вторым входом и выходом накопителя 11, второй выход которого соединен с вторым входом канального распределителя 12, выход которого соединен с третьими входами накопителей 10 и 11. Входы дешифраторов 13 и 14 соединены соответственно с второй и третьей группами выходов регистра сдвига 7, а выходы - соответственно с третьим и четвертым входами канального распределителя 12. The input of the modified cyclic clock signal receiver is the combined inputs of the shift register 7 and the clock selector 8, the output of which is connected to the first input of the channel distributor 12 and the second input of the shift register 7, the first group of outputs of which is connected to the corresponding inputs of the decoder 9, the output of which is connected to the first inputs drives 10 and 11. The output and the second input of the drive 10 are connected respectively to the second input and output of the drive 11, the second output of which is connected to the second input of the channel a distributor 12, the output of which is connected to the third inputs of the drives 10 and 11. The inputs of the decoders 13 and 14 are connected respectively to the second and third groups of outputs of the shift register 7, and the outputs, respectively, to the third and fourth inputs of the channel distributor 12.

Устройство работает следующим образом. The device operates as follows.

Поступающий на вход передающей части системы сигнал записывается в блок памяти 3 с частотой записи f₃, формируемой выделителем тактового синхросигнала 1. Сравнение этой частоты с частотой считывания f_сч, поступающей от генераторного оборудования (передающей части) ГО_пер. обеспечивается во временном детекторе 4. Генераторное оборудование для упрощения схемы на чертеже не показано.Applied to the input signal of the transmitter portion of the system is written in the memory block 3 with the recording frequency f _3, formed by a clock extractor 1. Comparison of the clock frequency with a frequency f _MF reader coming from the generator equipment (transmitter portion) GO _per. provided in a temporary detector 4. Generator equipment is not shown in the drawing to simplify the circuit.

Если мгновенные значения частот f₃ и f_сч равны, то сигналы на выходах временного детектора 4 отсутствуют. При отсутствии сигналов на входах "+" и "-" формирователя 5 сигналы на его выходах а и б устанавливают переключатель 6 в средне положение. При среднем положении переключателя 6 на его выход проходит сигнал, поступающий на его вход 2. Кроме того, сигнал на выходах а и б формирователя 5 циклового синхросигнала воздействует на приемник 2 циклового синхросигнала, что отклик на цикловой синхросигнал на выходе последнего вырабатывается в момент появления первого импульса синхрогруппы (СГ) на выходе г блока памяти 3, а значит и на выходе передающей части системы двустороннего согласования скорости. Таким образом, в цикловой синхросигнал и в цикл передачи поступающего сигнала передающая часть системы двустороннего согласования скорости никаких изменений не вносит.If the instantaneous values of the frequencies f ₃ and f _cf are equal, then there are no signals at the outputs of the temporary detector 4. In the absence of signals at the inputs "+" and "-" of the shaper 5, the signals at its outputs a and b set the switch 6 in the middle position. With the average position of the switch 6, a signal passes to its output 2. In addition, the signal at the outputs a and b of the shaper 5 of the cyclic clock signal acts on the receiver 2 of the cyclic clock signal that the response to the cyclic clock signal at the output of the latter is generated at the moment the first the pulse of the synchro group (SG) at the output of the memory unit 3, and, therefore, at the output of the transmitting part of the system of two-sided speed matching. Thus, in the cyclic clock signal and in the transmission cycle of the incoming signal, the transmitting part of the two-way rate matching system does not make any changes.

Сигналы на выходах канального распределителя формируются в моменты появления в групповом сигнале символов соответствующих канальных интервалов. При несовпадении циклового синхросигнала (ЦСС), вырабатываемого канальным распределителем 12, с сигналом с выхода дешифратора 9, заполняется накопитель по выходу из циклового синхронизма 11, сбрасывается накопитель по входу 10. Когда заполнен накопитель по выходу 1, каждая синхрогруппа вызывает сброс канального распределителя 12. Если же моменты прихода СГ и появления ЦСС совпадут, начинает заполняться накопитель по входу 10. При заполнении накопителя по входу 10 происходит сброс накопителя по выходу 11, после чего канальный распределитель 12 не сбрасывается ложными синхрогруппами. The signals at the outputs of the channel distributor are formed at the moments when the symbols of the corresponding channel intervals appear in the group signal. If the cyclic clock signal (DSS) generated by the channel distributor 12 does not coincide with the signal from the output of the decoder 9, the drive is filled at the output of the cyclic synchronism 11, the drive at the input 10 is reset. When the drive at the output 1 is full, each sync group causes the channel distributor 12 to be reset. If the moments of arrival of the SG and the appearance of the DSS coincide, the drive begins to fill up at input 10. When the drive is filled up at input 10, the drive is reset at output 11, after which the channel distributor 12 does not reset by false sync groups.

Пусть в некоторый момент времени на вход частоты записи временного детектора за один период частоты считывания поступили два импульса записи (f₃ > f_сч), что требует отрицательного согласования скорости поступающего сигнала. В этом случае на выходе временного детектора 4 появляется сигнал "минус", поступающий на вход ж формирователя 5 циклового синхросигнала. Этот сигнал сразу же изменит состояние выходов а, б формирователя 5 циклового синхросигнала, а через него - и состояние переключателя 6: теперь на выход переключателя 6 поступает сигнал с выхода д блока памяти 3. Произведенное таким образом увеличение времени задержки поступающего сигнала на один тактовый интервал в блоке памяти 3 препятствует пропуску символа при его продвижении с частотой считывания в схеме объединения (СО).Suppose that at some point in time two recording pulses (f ₃ > f _cf ) are received at the input of the recording frequency of the temporary detector for one period of the read frequency, which requires a negative coordination of the speed of the incoming signal. In this case, the minus signal appears at the output of the temporary detector 4 and is fed to the input of the shaper 5 of the cyclic clock signal. This signal will immediately change the state of the outputs a, b of the shaper 5 of the cyclic clock signal, and through it the state of the switch 6: now the output of the switch 6 receives the signal from the output d of the memory block 3. The delay time of the incoming signal thus produced by one clock interval in the memory block 3 prevents the passage of the character when it is moving with a read frequency in the association scheme (CO).

Кроме того, сигнал с выходов а, б формирователя 5 циклового синхросигнала воздействует на приемник циклового синхросигнала 2, который вырабатывает ЦСС на один период f₃ позднее, т.е. в момент появления первого импульса синхрогруппы на выходе д блока памяти 3. По данному ЦСС, поступившему на вход з формирователя 5 циклового синхросигнала, последний выработает синхрогруппу короче номинальной на один символ, сигналом с выхода и переключит переключатель 6 на соединение со схемой объединения своего выхода и с частотой записи ведет ее в поступающий сигнал на место номинальной, после чего все сигналы на выходах передатчика измененного циклового синхросигнала 5 вернутся к исходному состоянию, и на выход переключателя 6 снова будет подключен сигнал с выхода г блока памяти 3.In addition, the signal from the outputs a, b of the shaper 5 of the cyclic clock signal acts on the receiver of the cyclic clock 2, which generates the DSS for one period f ₃ later, i.e. at the moment of the appearance of the first pulse of the synchronization group at the output of memory block 3. According to this DSS, received at the input of the shaper 5 of the cyclic clock signal, the latter generates a synchronization group shorter than the nominal one character, the output signal and switches switch 6 to the connection with the circuit combining its output with the recording frequency, it leads it to the incoming signal at the nominal place, after which all the signals at the outputs of the transmitter of the changed cyclic clock signal 5 will return to their original state, and again to the output of switch 6 udet signal is connected from the output r of the storage unit 3.

Если же в некоторый момент времени за один период частоты записи на другой вход временного детектора 4 поступает два импульса частоты считывания (f₃ < f_сч), то на его выходе е появится сигнал "плюс", поступающий на вход в формирователя 5 циклового синхросигнала. Этот сигнал сразу изменит также состояние выходов а, в формирователя 5 циклового синхросигнала, а через него - и состояние переключателя 6: теперь на его выход поступает сигнал выхода в блока памяти 3, время задержки сигнала в блоке памяти сократится на один тактовый интервал частоты записи. Кроме того, сигнал с выходов а и б формирователя 5 циклового синхросигнала воздействует на приемник циклового синхросигнала 2, заставляя последний выработать ЦСС на один период f₃ раньше, т.е. в момент появления первого импульса синхрогруппы на выходе в блока памяти. По этому ЦСС, поступившему на вход з формирователя 5 циклового синхросигнала, последний выработает синхрогруппу длиннее номинальной на один символ, сигналом с выхода к переключит переключатель 6 на соединение со СО своего выхода в и с частотой записи ведет ее в поступающий сигнал на место номинальной, после чего все сигналы на выходах формирователя 5 циклового синхросигнала вернутся к исходному состоянию и на выходе переключателя 6 снова появится сигнал с выхода г блока памяти.If, at some point in time, for one period of the recording frequency, two read-frequency pulses (f ₃ <f _sc ) are received at the other input of the temporary detector 4, then a plus signal will appear at its output e, which will be input to the shaper 5 of the cyclic clock signal. This signal will immediately change the state of outputs a, to the shaper 5 of the cyclic clock signal, and through it the state of switch 6: now the output signal to the memory unit 3 is sent to its output, the delay time of the signal in the memory unit will be reduced by one clock interval of the recording frequency. In addition, the signal from the outputs a and b of the shaper 5 of the cyclic clock signal acts on the receiver of the cyclic clock 2, forcing the latter to generate the DSS for one period f ₃ earlier, i.e. at the time of the appearance of the first pulse of the sync group at the output of the memory block. According to this DSS, received at the input from the shaper 5 of the cyclic clock signal, the latter will generate a sync group one character longer than the nominal one, with the output signal k switch 6 will connect to the connection with the CO of its output at and with the recording frequency it will lead it to the incoming signal at the nominal place, after whereupon all the signals at the outputs of the shaper 5 of the cyclic clock signal will return to the initial state and the signal from the output of the memory unit r will again appear at the output of the switch 6.

Таким образом, в передающей части системы при выполнении отрицательного согласования скорости синхрогруппа поступающего сигнала укорачивается на один символ и ее последний символ передается на один тактовый интервал частоты записи раньше последнего символа номинальной синхрогруппы, или при выполнении положительного согласования скорости синхрогруппа удлиняется на один символ и ее последний символ передается на один тактовый интервал позднее последнего символа номинальной синхронизации. С выхода СР приемной части системы сигнал поступает на вход измененного циклового синхросигнала и выделителя колебания тактовой частоты. При выполнении в передающей части отрицательного согласования скорости третий дешифратор 14 выделит синхрогруппу короче номинальной на один символ на один тактовый интервал раньше момента генерации канальным распределителем 12 ЦСС, тем самым вызовет принудительный сброс последнего и последующую генерацию им канальных синхросигналов (КС) в соответствии с появлением в поступающем сигнале канальных интервалов. Положительное согласование скорости поступающего сигнала в передающей части вызовет повторный сброс канального распределителя 12 через один тактовый интервал после момента генерации им ЦСС при выделении вторым дешифратором 13 синхрогруппы длиннее номинальной на один символ, в результате чего канальные синхросигналы на выходе канального распределителя 12 также будут совпадать с моментами появления в поступающем сигнале соответствующих канальных интервалов. Thus, in the transmitting part of the system, when performing negative speed matching, the sync group of the incoming signal is shortened by one character and its last character is transmitted one clock interval of the recording frequency before the last character of the nominal sync group, or when performing positive speed matching, the sync group is extended by one character and its last the symbol is transmitted one clock interval later than the last symbol of the nominal synchronization. From the output of the SR of the receiving part of the system, the signal is fed to the input of the modified cyclic clock signal and the clock oscillator. When the negative speed matching is performed in the transmitting part, the third decoder 14 will allocate the sync group shorter than the nominal one symbol one clock interval earlier than the time of the generation of the DSP channel distributor 12, thereby causing the latter to be forcibly reset and its subsequent generation of channel clock signals (CS) in accordance with the appearance in incoming signal of channel intervals. Positive coordination of the incoming signal speed in the transmitting part will cause a repeated reset of the channel distributor 12 within one clock interval after the moment of generation of the DSS when the second decoder 13 allocates the sync group longer than the nominal one symbol, as a result of which the channel clock signals at the output of the channel distributor 12 will also coincide with the moments the appearance in the incoming signal of the corresponding channel intervals.

Повышение помехозащищенности предлагаемого устройства по сравнению с прототипом достигается тем, что из-за изменения числа символов в цикле при согласовании скорости сдвигается во времени момент выделения циклового синхросигнала как в "измененном" цикле, так и в последующих циклах. Искажение "измененного" циклового синхросигнала может быть обнаружено по сдвигу последующих синхрогрупп теми же дешифраторами "удлиненного" и "укороченного" циклового синхросигнала. Например, цикловой синхросигнал поступающего сигнала, в соответствии с Рекомендацией МККТТ G.704, имеет вид 0011011, тогда "укороченный" цикловой синхросигнал (синхрогруппа СГ_к) будет 011011, а "удлиненный" - (СГ_д) - 00011011. Видно, что при настройке дешифратора 13 на номинальную синхрогруппу - 0011011, а дешифратора 14 - на СГ_к - 011011, дешифратор 13 будет срабатывать при появлении как СГ_д, так и "отставшей" на один тактовый интервал СГ, а третий дешифратор 14 - как при появлении СГ_к, так и "опережающей" на один тактовый интервал СГ.Improving the noise immunity of the proposed device compared to the prototype is achieved by the fact that due to a change in the number of symbols in the cycle when matching the speed, the time of the allocation of the cyclic clock signal both in the "changed" cycle and in subsequent cycles is shifted in time. Distortion of the “modified” cyclic clock signal can be detected by the shift of subsequent sync groups by the same “elongated” and “shortened” cyclic clock decoders. For example, the cyclic clock signal of the incoming signal, in accordance with CCITT Recommendation G.704, has the form 0011011, then the "shortened" cyclic clock signal (the sync group SG _to ) will be 011011, and the "extended" signal (SG _d ) - 00011011. It can be seen that when adjusting the decoder 13 to the nominal sync group - 0011011, and the decoder 14 - to the SG _to - 011011, the decoder 13 will be triggered when both the SG _d and the "one" lagging behind one clock cycle of the SG, and the third decoder 14 - as when the appearance of the SG _to , and "ahead" of one clock interval SG.

Применение предложенной системы позволяет исключить канал передачи команд управления согласованием скорости и предотвратить истинный сбой циклового синхронизма, например, в системе ИКМ-30 за счет искажений команд управления согласованием скорости в системе ИКМ-120. Это обеспечивается заменой передающей части устройства согласования скорости в аппаратуре ИКМ-120 на передающую часть предложенной системы, а также приемника циклового синхронизма ИКМ-30 на приемник циклового синхронизма. При этом приемная часть устройства согласования скорости в ИКМ-120 может быть исключена. The application of the proposed system allows to exclude the transmission channel of control commands for speed matching and to prevent a true failure of cyclic synchronism, for example, in the PCM-30 system due to distortions of the control commands for speed matching in the PCM-120 system. This is ensured by replacing the transmitting part of the speed matching device in the PCM-120 equipment with the transmitting part of the proposed system, as well as the PCM-30 cyclic synchronism receiver, with the cyclic synchronism receiver. In this case, the receiving part of the speed matching device in PCM-120 can be excluded.

Claims (1)

ЦИФРОВАЯ СИСТЕМА ПЕРЕДАЧИ С ДВУСТОРОННИМ СОГЛАСОВАНИЕМ СКОРОСТИ, содержащее на передающей стороне последовательно соединенные выделитель тактового сигнала и приемник циклового синхросигнала, причем выход выделителя тактового сигнала соединен с входами записи временного детектора и блока памяти, а вход - с сигнальным входом приемника циклового сигнала и является сигнальным входом системы, а на приемной стороне - приемник циклового синхросигнала, отличающаяся тем, что, с целью повышения помехозащищенности с одновременным упрощением системы, на передающей стороне введены последовательно соединенные формирователь циклового синхросигнала и переключатель, причем выходы временного детектора через формирователь циклового синхросигнала соединены с дополнительными входами приемника циклового синхросигнала, сигнальный вход которого соединен с соответствующим входом блока памяти, три выхода которого соединены с соответствующими входами переключателя, к двум управляющим входам которого подключены соответствующие выходы формирователя циклового синхросигнала, а на приемной стороне приемник циклового синхросигнала выполнен в виде последовательно соединенных выделителя тактового синхросигнала, регистра сдвига, первого дешифратора и канального распределителя, тактовый вход которого соединен с выходом выделителя тактового сигнала, вход которого соединен с сигнальным входом регистра и является сигнальным входом приемника циклового синхросигнала, причем дополнительные выходы разрядов регистра сдвига соответственно через второй и третий дешифраторы соединены с соединенными между собой входами накопителя по входу в цикловой синхронизм и накопителя по выходу из циклового синхронизма и с соответствующим входом канального распределителя, другой вход которого соединен с первым выходом накопителя по выходу из циклового синхронизма, управляющий вход которого соединен с управляющим входом накопителя по входу в цикловой синхронизм и с соответствующим выходом канального распределителя, причем выход и второй вход накопителя по входу в цикловой синхронизм соединены соответственно с вторым входом и вторым выходом накопителя по выходу из циклового синхронизма. A DIGITAL TRANSMISSION SYSTEM WITH TWO-WAY SPEED MATCHING, containing on the transmitting side a serially connected clock selector and a cyclic clock receiver, the output of the clock selector being connected to the recording inputs of the time detector and the memory unit, and the input to the signal input of the signal of the cycle receiver system, and on the receiving side - the receiver of the cyclic clock signal, characterized in that, in order to increase noise immunity while simplifying of the system, on the transmitting side, serially connected a cyclic clock generator and a switch are introduced, and the outputs of the temporary detector through a cyclic clock generator are connected to additional inputs of the cyclic clock receiver, the signal input of which is connected to the corresponding input of the memory block, three outputs of which are connected to the corresponding inputs of the switch, to the two control inputs of which the corresponding outputs of the shaper of the cyclic clock signal are connected, and at the receiver side of the clock loop is made in the form of series-connected clock selector, shift register, first decoder and channel distributor, the clock input of which is connected to the output of the clock selector, the input of which is connected to the signal input of the register and is the signal input of the receiver of the clock the outputs of the bits of the shift register, respectively, through the second and third decoders are connected to interconnected inputs a drive at the entrance to the cyclic synchronism and a drive at the exit from the cyclic synchronism and with the corresponding input of the channel distributor, the other input of which is connected to the first output of the drive at the exit from the cyclic synchronism, the control input of which is connected to the control input of the drive at the input to cyclic synchronism and with the corresponding the output of the channel distributor, and the output and the second input of the drive at the input to the cyclic synchronism are connected respectively with the second input and the second output of the drive at the exit of iklovogo synchronism.

Images