SU813809A1 - Device for cycle-wise phasing in data-transmitting system - Google Patents

Description

II

Изобретение относитс  к технике электросв зи и может использоватьс  дл  фазировани  по циклам в системах передачи данных (СПД), использующих амплитуднофазовую модул цию (АФМ).The invention relates to a telecommunication technique and can be used for phase phasing in data transmission systems (PDS) using amplitude phase modulation (AFM).

Известно устройство фазировани  по циклам в системе передачи данных, содержащее последовательно соединенные счетчик цикла, блок дешифраторов, блок управлени , формирователь фазирующих комбинаций , накопитель, кодер, элемент ИЛИ и преобразователь, а также скремблер, вход которого объединен со входом формировател  фазирук щих комбинаций, а выход скремблера подключен к второму входу накопител , выход которого подключен к второму входу элемента ИЛИ 1.A phasing cycle unit in a data transmission system is known, comprising a series-connected cycle counter, a decoder unit, a control unit, a phasing combination generator, a drive, an encoder, an OR element and a converter, and a scrambler, the input of which is combined with the input of the phasing combination generator, and the scrambler output is connected to the second input of the accumulator, the output of which is connected to the second input of the element OR 1.

Однако такое устройство имеет большую веро тность ложного фазировани  по циклам- .However, such a device has a greater likelihood of false phasing over cycles.

Цель изобретени  - уменьшение веро тности ложного фазировани  по циклам.The purpose of the invention is to reduce the likelihood of false phasing in cycles.

Дл  достижени  этой цели в устройство фазировани  по циклам в системе передачи данных, содержащее последовательно соединенные счетчик цикла, блок дешифраторов , блок управлени , формировательTo achieve this goal, a phasing unit in cycles in a data transmission system, containing a series-connected loop counter, a decoder unit, a control unit, a driver

фазирующих комбинаций, накопитель, кодер, элемент ИЛИ и преобразователь, а также скремблер, вход которого объединен со входом формировател  фазирующих комбинаций , а выход скремблера подключен к второму входу накопител , выход которого подключен к второму входу элемента ИЛИ, введены последовательно соединенные триггер и элемент И, к второму входу которого подключен тактовый выход преобразовател , информационный выход которого подключенphasing combinations, a drive, a coder, an OR element and a converter, as well as a scrambler, whose input is combined with the input of a phasing combination generator, and a scrambler output connected to the second drive input, the output of which is connected to the second input of the OR element, sequentially connected trigger and AND element are entered , to the second input of which the clock output of the converter is connected, the information output of which is connected

к первому входу триггера, второй вход которого объединен со вторым входом блока управлени , при этом выход триггера подключен к перэому входу счетчика цикла, к второму входу которого подключен выход элемента И.to the first input of the trigger, the second input of which is combined with the second input of the control unit, while the trigger output is connected to the first input of the cycle counter, to the second input of which the output of the element I.

На чертеже представлена структурна  электрическа  схема предложенного устройства .The drawing shows a structural electrical circuit of the proposed device.

Устройство фазировани  по циклам в системе передачи данных содержит скремблер I,The cycle phasing device in the data transmission system contains the scrambler I,

Claims (1)

формирователь 2 фазирующих комбинаций, накопитель 3, кодер 4, элемент ИЛИ 5, преобразователь 6, имеющий выход 7 соединенный с каналом св зи, информационный выход 8 и тактовый выход 9, триггер 10, счетчик И цикла, элемент И 12, блок 13 управлени , блок 14 дешифраторов, причем на другой вход накопител  подана информаци  с источника 15 информации, а зторые входы блока управлени  и триггера соединены с цепью 16 циклового фазировани . Устройство работает следующим образом . При обнаружении расхождени  цикловых фаз на передаче и приеме приемник формирует сигнал цикловое фазирование, который по цепи 16 поступает на блок 13 управлени  и на триггер 10. Триггер 10 включаетс , сигналом со своего выхода осуществл ет сброс счетчика 11 цикла и запрещает прохождение тактовых импульсов с выхода 9 преобразовател  через элемент И 12 на вход счетчика 11 цикла. Счетчик 11 цикла установлен в исходное состо ние. Первым после прихода сигнала «.цикловое фазирование сигналом АМ/ФМ с выхода 8 преобразовател , осуществл ющим разделение в преобразователе 6 информации по дискретный подканалам с AM и ФМ, включаетс  триггер 10, который прекращает формировать сигнал «сброс счетчика 11 цикла и разрещает прохождение через эле мент И 1.2 на вход счетчика 11 цикла тактовых импульсов. Счетчик 11 цикла начинает отсчитывать циклы передачи блоков. Блок 14 дещифраторов обеспечивает синхросигналами и управл ющими си алами наход щимис  в необходимых фазовых соотношени х с началом аередаваемых бло ков , все узлы предложенного устройства. Благодар  этому начало работы первого передаваемого блока и всех последующих после фазировани  по циклам синхронизировано сигналом АМ/ФМ таким образом, что все. нечетные разр ды блоков передаютс  но дискретному подканалу с AM, а все четные разр ды блоков передаютс  по дискретному подканалу с ФМ. . Сигнал «цикловое фазирование, кроме того, поступает в блок 13 управлени , откуда после стробировани  сигналами управлени  с блока 14 дешифраторов один раз за цикл в импульсном виде поступает на формирователь 2 фазирующих комбинаций и скремблер 1. Формирователь 2 фазирующих кОмбинаций и скремблер 1 осуществл ют формирование в н-акопителе в процессе фазировани  по циклам передаваемого блока. Дл  устойчивой работы систем автоматической регулировки в преобразователе 6 во врем  фазировани  по циклам не принципиально необходимо содержание разр дов блока, передаваемых по дискретному подканалу с AM. Поэтому формирователь 2 фазирующи} комбинаций по импульсному сигналу «цикловое фазирование с выхода блока 13 управлени  осуществл ет запись в нечетные разр ды накопител  3 фазирующей комбинации, объем которой в предложенном устройстве доведен до 50% передаваемого блока, а скремблер 1 по этому же сигналу осуществл ет запись в четные разр ды накопител  3 символов псевдослучайной последовательности . По Окончании фазировани  по циклам сигнал «цикловое фазирование приемника снимаетс  и в накопитель начинает поступать информаци  с источника 15 информации . Таким образом, в результате синхронизации работы счетчика 11 цикла сигналами АМ/ФМ однозначно определ ютс  разр ды блока, которые передаютс  по дискретным подканалам с AM и ФМ. Благодар  этому объем фазирующей комбинации в зависимости от предъ вленных требований может быть увеличен до 50% передаваемого блока. В результате этого значительно умень щаетс  веро тность ложного фазировани  по циклам СПД. Формула изобретени  Устройство фазировани  по циклам в системе передачи данных, содержащее последовательно соединенные счетчик цикла, блок дещифраторОв, блок управлени , формирователь фазирующих комбинаций, накопитель , кодер, элемент ИЛИ и преобразователь , а также скремблер, вход которого объединен со входом формировател  фазирующих комбинаций, а выход скремблера подключен к второму входу накопител , выход которого подключен к второму входу элемента ИЛИ, отличающеес  тем, что, с целью уменьшени  веро тности ложного фазировани  по циклам, введены последовательно соединенные триггер и элемент И, к второму входу которого подключен тактовый выход преобразовател , информационный выход которого подключен к первому входу триггера, второй вход которого объединен со вторым входом блока управлени , при этом выход триггера подключен к первому входу счетчика цикла, к второму входу которого подключен выход элемента и . Источники- информации, прин тые во внимание при экспертизе 1. Дуплексна  универсальна  мультиплексна  каналообразующа  аппаратура. Техническое описание Зт2 131025 ТО, 1978 (прототип).shaper 2 phasing combinations, drive 3, encoder 4, element OR 5, converter 6, having output 7 connected to a communication channel, information output 8 and clock output 9, trigger 10, counter AND cycle, element 12, control block 13, a decoder unit 14, with the other input of the storage unit being supplied with information from the information source 15, and the third inputs of the control unit and the trigger connected to the cycle phasing circuit 16. The device works as follows. When a divergence of the cyclic phases is detected at the transmission and reception, the receiver generates a cyclic phasing signal, which is fed to the control unit 13 and to the trigger 10 via the circuit 16. The trigger 10 is turned on, a signal from its output resets the cycle counter 11 and prevents the clock from passing 9 converter through the element And 12 to the input of the counter 11 cycle. The cycle counter 11 is reset. After the arrival of the signal, the cyclic phasing of the AM / FM signal from the output 8 of the converter, which carries out the separation of information on the discrete subchannels with AM and FM, into the converter 6, triggers 10, which stops generating the signal "resetting the cycle counter 11 and allowing passage through the elec ment And 1.2 at the input of the counter 11 clock cycle. Cycle counter 11 starts counting block transfer cycles. Block 14 of de-baffles provides the sync signals and control signals located in the necessary phase relationships with the beginning of the transmitting blocks all the nodes of the proposed device. Due to this, the start of operation of the first transmitted block and all subsequent ones after phase phasing are synchronized with the AM / FM signal in such a way that everything. odd block bits are transmitted to a discrete subchannel with AM, and all even block bits are transmitted on a discrete FM subchannel. . The "cyclic phasing" signal also enters the control unit 13, from where, after gating control signals from the decoder block 14, once per cycle, the pulse form enters the shaper 2 phasing combinations and the scrambler 1. The shaper 2 phasing combinations and the scrambler 1 form in the n-apo pitele during the phasing cycle of the transmitted block. For stable operation of the automatic adjustment systems in the converter 6 during phase phasing, it is not fundamentally necessary to have block bits transmitted on a discrete subchannel with AM. Therefore, the shaper 2 phasing combinations of the pulse signal "cyclic phasing from the output of control unit 13 records in odd bits of the accumulator 3 phase combinations, the volume of which in the proposed device is brought to 50% of the transmitted block, and the scrambler 1 by the same signal carries writing to even bits of a drive of 3 pseudo-random sequence characters. At the end of the phasing cycle, the signal "the cycle phasing of the receiver is removed and information from the information source 15 begins to arrive in the drive. Thus, as a result of the synchronization of the operation of the cycle counter 11, AM / FM signals uniquely identify block bits, which are transmitted on discrete subchannels with AM and FM. Due to this, the volume of the phasing combination, depending on the requirements, can be increased up to 50% of the transmitted block. As a result, the probability of false phasing over SPD cycles is significantly reduced. Claims A phasing device in cycles in a data transmission system comprising a series-connected cycle counter, a decoding unit, a control unit, a phasing combination generator, a drive, an encoder, an OR element and a converter, and a scrambler, the input of which is combined with the input of the phasing combination generator, and the output of the scrambler is connected to the second input of the accumulator, the output of which is connected to the second input of the OR element, characterized in that, in order to reduce the probability of false phasing in In addition, a trigger is connected in series and an AND element, to the second input of which the clock output of the converter is connected, the information output of which is connected to the first input of the trigger, the second input of which is combined with the second input of the control unit, while the trigger output is connected to the first input of the loop counter, the second input of which is connected to the output element and. Sources of information taken into account in the examination 1. Duplex universal multiplex channel-forming equipment. Technical specification Zt2 131025 THAT, 1978 (prototype). // чh 30gOt/Hnfl30gOt / Hnfl