Claims (2)
Изобретение относитс к электроте нике, в частности к автоматике и вычислительной технике, и предназначено дл многорежимного электрического числового программного управлени т-фазным реверсивным шаговым электродвигателем в системах управлени с использованием шагового электропривода . Известно устройство дл управлени реверсивным шаговым двигателем, содержащее т-разр дный кольцевой счетчик, тактовые шины пр мого и обратного движени , nj-2 командные ши ны коммутации, m счётных с двум установочными входами триггера, 2т двухвходовых первых элементов ИЛИ, выходы которых попарно подключены к установочным входам каждого триггера , km элемента И, каждый на m входов , выходы которых подключены попар но к входам первых двухвходовых элементов ИЛИ, и 2т(т-2) вторых двухвходовых элементов ИЛИ, выходы которых и тактовые шины пр мого и обратного движени подключены на соответствующие входы т-входовых элементов И, а входы вторых элементов ИЛИ подключены к соответствующим командным шинам выбора алгоритма коммутации и к выходам (пр мому и обратному) указанных триггеров 111.;. Недостатком изветного устройства вл етс то, что при смене алгоритма коммутации необходимо устанавливать триггеры в одно из исходных состо ний . Это приводит к отработке шаговым электродвигателем ложной команды и к потере информации о положении исполнительного органа. Наиболее близким к предлагаемому по технической сущности вл етс устройство дл управлени реверсивным т-фазным шаговым электродвигателем, содержащее тактовую потенциальную шину и шины дл управлени пр мым и обратным движением, подключенные через блок переключений к тактовым вхо3 . дам двоичного реверсивного счетчика выходы разр дов которого св заны с соответствующими входами дешифратора , выходы которого через го многовходовых логических элементов ИЛИ подключены к управл ющим входам уси лителей мощности, и два логических элемента И-НЕ, к первым входам которых подключены шины поочередной и парной коммутаций С21. Недостатками известного устройст ва вл ютс ограниченные функциональные возможности в части формиро вани различных алгоритмов коммутаций и его сложность, вызванна необходимостью введени большого коли чества логических элементов. Цель изобретени - расширение фун циональных возможностей за счет реализации алгоритма несимметричной ком мутации и упрощение устройства. Поставленна цель достигаетс тем что в устройстве дл управлени реверсивным т-фазным шаговым электродвигателем , содержащем тактовую потенциальную шину и шины дл управлени пр мым и обратным движением, под ключенные через блок переключений к тактовым входам двоичного реверсивного счетчика, выходы разр дов которого св заны с соответствующими входами дешифратора, выходы которого через m многовходовых логических эле ментов ИЛИ подключены к управл ющим входам усилителей мощности, и два логических элемента И-НЕ, к первым входам которых подключены шины пооче редной и парной коммутаций, двоичный реверсивный счетчик выполнен с возможностью записи числа 2т, выход нулевого разр да счетчика подключен к соответствующему входу дешифратора через последовательно соединенные логические элементы И-НЕ, выходы остальных разр довчерез дополнительно введенный логический элемент И и бло переключений - к собственному входу установки в нулевое состо ние, а выход отрицательного переполнени к собственному входу записи через болок переключений, каждый логически элемент ИЛИ выполнен трехвходовым, причем второй вход п-го логического элемента ИЛИ (п 1,2,3,...,т) подключен к 2(п-1)-му выходу дешифратора , .а третий вход п-го лoгичeckoгo элемента ИЛИ и первый вход (п+1)-го логического элемента ИЛИ подключен к (2п-1)-му выходу дешифратора. 5 На фиг. 1 дана функциональна схе-. ма устройства дл управлени реверсивным шаговым т-фазным электродвигателем; на фиг. 2 - временные диаграммы работы счетчика при пр мом счете (В-.1, Н-ч--О); на фиг. 3 - то же, при обратном счете (, ). Устройство дл управлени реверсивным т-фазным шаговым электродвигателем (фиг. 1) содержит потенциальные шины Т тактов пр мого В и обратного Н движени , подключенные через блок 1V переключений к тактовым входам (+1 и -1) двоичИого реверсивного счетчика 2, выполненного с возможностью записи числа 2т. Выходы 2 , 2 и 2 разр дов реверсивного счетчика 2 св заны с соответствующими входами дешифратора 3 непосредственно, а выход 2 нулевого разр да св зан с со -ответствующим входом дешифратора 3 через два последовательно соединенные логические элементы И-НЕ 4 и 5, к первым входам которых подключены шины алгоритмов поочередной У1 и парной У2 коммутаций.Дополнительно выходы 2 , 2, 2 разр дов реверсивного счетчика 2 подключены к собствен- . ному входу R установки в нулевое состо ние через логический элемент . И 6 и блок 1 переключений, а выход L О подключен через блок 1 переключений к собственному входу С записи информации, поступающей по входам D1, D2, о и D8. Дес тичные выходы дешифратора 3 подключены к управл ющим входам 1,2,.,., (т -1), усилителей мощности через m трехвходовые логические элементы ИЛИ (...9,10), причем второй вход п -го логического элемента ИЛИ (,2,3,,т) подключен к 2(п-1)-му дес тичному выходу дешифратора 3, а третий вход п-го логического элемента ИЛИ и первый : вход П+1-ГО логического элемента ИЛИ подключены к 2пт1-му дес тичному выходу дешифратора 3По другому варианту логические элементы ИЛИ могут быть выполнены п тивходовыми,-причем четвертый вход П-ГО логического элемента ИЛИ и второй вход П+1-ГО логического элемента ИЛИ подключены к 2(п-1)-му дес тичному выходу дешифратора 3, а первый вход П-1-ГО логического элемента ИЛИ, третий вход п-го .логического элемента ИЛИ и п тый вход п+1-го логического элемента ИЛИ подключены к 2 (n -1) дес тичному выходу дешифратора 3. Зтот вариант не приведен. Блок 1 переключений может быть вы полнен на базе четырех двухвходовых логических элементов И (ll-l). . Шина Т тактов подключена к втором и первому входам логических элементо И 12, 13, шина В пр мого движени подключена к второму и первому входам логических элементов И 13, ft, а шина Н обратного движени - к второ му и к первому входам логических эле ментов И 11, 12. Входы +1, -1, R и С двоичного реверсивного счетчика 2 подключены соответственно к выходам логических элементов И 13, 12, 14, 11 блока 1 переключений. На информационные входы 01, D2, Dk и 08 счетчика 2 посто нно подключены логические О и 1 в соответствии с двоич ным кодом числа 2т-1. Выход «-О указанного счетчика 2 подключен к первому входу логического элемента 11 блока 1 переключений. На входы логического элемента И подключены логические 1 разр дных выходов 2 , 2 и (или) 2 реверсивного счетчика 2 в соответствии с двоичным кодом числа 2т, а выход логического элемента И 6 подключен к второму входу логического Элемента И I блока 1 переключений. На входы +1 и -1 двоичного реверсивного счетчика 2 подают taKTOBMe импульсы: на +1 - при пр мом счете, на -1 - при обратном. Вход R служит дл установки счетчика в нулевое состо ние, вход С - дл предваритель ной записи в счетчик и|;1формации, поступающей по входам 01, D2, О и 08. Потенциалы на выходах 2 соответствуют записанному в счетчике в данный момент числу в двоичном коде . На выходе 0 двоичного реверсивного счетчика 2 импульс по вл етс одновременно с поступлением импульса на вход -1 при переходе счетчика из состо ни О в состо ние 2т Устройство работает следующим образом . Тактовые импульсы поступают по ши не Т тактов посто нно. При подаче по тенциального сигнала (логической 1 на шину В пр мого движени тактовые импульсы через логический элемент И-13 блока 1 переключений поступают на тактовый вход.+1 пр мого счета двоичного реверсивного счетчика 2 5 ( при этом Н О). Указанный счетчик 2 считает от О до 2т-1. При поступлении 2т-импульса на входах логического элемента И 6 будут логичес кие 1. С выхода логического элемента И 6 через логический элемент И Н сигнал лоступает на вход R двоичного реверсивного счетчика 2 и переводит его в нулевое состо ние (фиг.2). Таким образом, при подаче на шину В логической 1 на выходе указанного счетчика 2 образуетс четырехканальна пр ма последовательность импульсов 0,1,2,...2т-2, 2т-1,0,1,2,... в двоичном коде, причем импульс установки двоичного реверсивного счетчика 2 в нулевое состо ние поступает на вход R через логические элементы И 6, 1 4. При подаче потенциального сигнал (логической 1) на шину Н обратного движени тактовые импульсы через логический элемент И 12 блока 1 переключений поступают на тактовый вход -1 обратного счета двоичного реверсивного счетчика 2 (при этом В О). Реверсивный счетчик 2 считает от 2т-1 до О. При поступлении 2т-импульса с выхода О .указанного счетчика 2 образующийс при этом импульс через логический элемент И 11 поступает на вход С счетчика и производит запись в двоичный реверсивный счетчик 2 числа 2т-1, двоичный код ко торого посто нно подан на информационных входах 01, 02, 0 и 08 указанного счетчика 2 (фиг. 3). Таким образом, при подаче на шину Н обратного движени логической 1 на выходе указанного счетчика 2 образуетс четырехканальна обратна последовательность импульсов 2т-1, 2т-2, .. .2,1,0,2т-1, 2т-2,... в двоичном коде, причем импульс установки двоичного реверсивного счетчика 2 в состо ние 2т-1 поступает на вход С с выхода Q через логический элемент И 11. Образованна четырехканальна пр ма или обратна последовательности импульсов в двоичном коде с выходов двоичного реверсивного счетчика 2 поступает на соответствующие входы дешифратора 3, причем импульсы нулевого разр да - через логические эле .менты И-НЕ 4 и 5. При подаче на шину У1 алгоритма поочередной коммутации логической 1, a на шину У2 алгоритма парной коммутации логического О с выхода лoгичeckoгo элемента И-НЕ на нуле вой разр дный вход 2 дешифратора 3 посто нно подан логический О. В этом случае на.входы дешифратора 3 поступает чётырехканальна пр ма ил обратна последовательности четных импульсов двоичного кода, а с выходов дешифратора 3 на входы трехвходо вых логических элементов ИЛИ 7-10 по ступает последовательность импульсов , соответствующа четным числам 0,2,4,...2т7, 2т-2,0,2, - пр ма , или 2m-2,2m-4,,..4,2,0, 2т-2, 2т-,... - обратна , в зависимости от потенциалов на шинах пр мого В и обратного Н движени . При поступлении на входы трехвходовых логических, элементов ИЛИ 7-10 последовательности импульсов, соответствующей четным числам, на их. вы ходах формируетс временна т-канальна последовательность импульсов , соответствующа -алгоритму т-тактной симметричной поочередной коммутации обмоток управлени шагового электродвигател : (1)-(2)-(З)- ... -(т -1) -(т) -(1)-...- пр мого дви жени , или (1)-(т)--(т-1)-... (З)-(2) -(1)-,.. -обратного движени в засисимости от потенциалов на шинах пр мого В и обратного Н движении. При подаче на шину У1 алгоритма поччередной коммутации логического О с логического выхода элемента И-НЕ k на нулевой разр дный вход 2 дешифратора 3 посто нно подан сигнал логической 1. В этом случае на вхо ды дешифратора 3 поступает четырехканальна пр ма или обратна последова .тельность нечетных импульсов дво ичного кода,а с выходов дешифратора 3 на входы трехвходовых логических элементов ИЛИ 7-10 поступает последовательность импульсов, соответствующа нечетным числам1,3,... 2m-3j 2m-l, 1,3,.-. - пр ма , или 2т-1, 2m-3j... 3,1,2m-1, 2m-3,... обратна ,в зависимости от потенциа . лов на шинах пр мого В и обратного Н движений. При поступлении на входы трехвходовых логических элементов ИЛИ 7-10 последовательности импульсов, соответствуйщей нечетным числам, на их выходах формируетс временна m канальна последовательность импуль5 соответствующа алгоритму т-тактной симметричной парной коммутации обмоток управлени шагового электродвигател (12)-(23)-- (т-1-,(п) (т-1) -(12) -. .. - пр мого движени , или (12) -(1) -(m,m-2) -. .. -(32) -(21) ... - обратного движени в зависимости от потенциалов на шинах пр мого В и обратного Н движени . При подаче на шины У1 и У2 алгоритмов поочередной и парной коммутаций логических 1 с выхода логического элемента И 4 на нулевой разр дный вход 2 ° дешифратора 3 поступают тактовые импульсы с выхода 2 двоичного реверсивного счетчика 2. В этом случае на входы дешифратора 3 поступает чётырехканальна пр ма или обратна последовательность импульсов двоичного кода (четных и нечетных ), а с выхода дешифратора 3 на входы трехвходовых логических элементов ИЛИ 7-10 поступает последовательность импульсов, соответствующа числам натурального р да 0,1, 2,3,... 2т-2, 2т-1 , 0,1,2,3 пр ма , или 2т-1, 2т-2,...,3,2,1,0, 2т-1 , 2т-2,. .. - обратна , в зависимости от потенциалов на шинах пр мого В и обратного Н движени . При поступлении на входы трехвходовых логических элементов ИЛИ 7-10 последовательности импульсов, соответствующей числам натурального р да, на их выходах формируетс временна т-канальна последовательность импульсов , соответствующа алгоритму 2т-тактной несимметричной коммутации обмоток управлени шагового электродвигател (1) -(12)-(2) -(23) -(3) -... .. . (т -1) -(т-1 ,т) -(т) -(ш -1) -(1) -.. . пр мого движени , или (1) -(1т) -(ф) - (m,m-l) -(т-1) -...-(3)-(32) -(2) -(21) - (1) -... - обратного движени в зависимости от потенциалов на шинах пр мого В и обратного Н движени . При выполнении логических элеменов ИЛИ п тивходовыми на их выходах оответственно формируютс временые т-канальные- последовательности, мпульсов, соответствующие алгоритам т-тактной симметричной парной комутации (12)-(23)-(3)-...; т-тактой симметричной тройной коммутации (123) -(23) -( -... и 2т-тактной есимметричной коммутации (12)-(123)- (23) -(23) -(3) -... обмоток управени т-фазного шагового электродвигател ,в пр мом или обратном движении в зависимости от потенциалов на шинах пр мого В и Н обратного движени . При подаче на шины пр мого В и об ратного Н движени потенциальных сиг налов логических О тактовые импуль сы с выхода блока 1 переключений не поступают на вход двоичного реверсив ного счетчика 2 (фиг. 1). В этом слу чае указанный счетчик 2 запоминает ранее записанную в него информацию. При подаче на шину пр мого В или обратного Н движени потенциального сигнала логической 1 тактовые импульсы с выхода блока 1 переключений поступают на тактовый вход +1 пр мого счета или на тактовый вход -1 обратного счета указанного счетчика 2 соответственно. При этом записанна ранее в двоичном реверсивном счетчике 2 информаци соответственно уве личитс или уменьшитс . Таким образом , при переключени х направлени движени сохран етс ранее отработан на команда. Таким образом, предлагаемое изобретение обеспечивает многорежимное управление реверсивным шаговым элект родвигателем с любым числом фаз и реализует гамму алгоритмов управпени : симметричных поодиночного, парного тройного... и р да несиммет ричных. При осуществлении реверса не возникает ложной команды, т.е. реверс осуществл етс без потери информации о положении исполнительного органа в разомкнутой системе управлени шаговым приводом. Формула изобретени Устройство дл управлени реверсивным т-фазным шаговым электродвига телем, содержащее тактовую потенциальную шину и шины дл управлени пр мым и обратным движением, подключенные через блок переключений к та товым входам двоичного реверсивного счетчика, выходы разр дов которого св заны с соответствующими входами дешифратора, выходы которого через m многовходовых логических элементов ИЛИ подключены к управл ющим входам усилителей мощности, и два логических элемента И-НЕ, к первым входам которых подключены шины поочередной и парной коммутаций, о т л и ч а ю щ е е с тем, что, с целью расширени , функциональных возможностей за счет реализации алгоритма несимметричной коммутации и упрощени устройства , двоичный реверсивный счетчик выполнен с возможностью записи числа 2т, выход нулевого разр да счетчика подключен к соответствующему входу дешифратора через последовательно соединенные логические элементы И-НЕ, выходы остальных разр дов через дополнительно введенный логический элемент И и блок переключений - к собственному входу установки в нулевое состо ние, а выход отрицательного переполнени - к собственному входу записи через блок переключений, каждый логический элемент ИЛИ выполнен трехвходовым, причем второй вход п-го логического элемента ИЛИ (,2,3... ...т) подключен к 2(п-1)-му выходу дешифратора, а третий вход п-го логического элемента ИЛИ и первый вход (п+1)-го логического элемента ИЛИ подключены к (2п-1)-му входу дешифратора . Источники информации, прин тые во внимание при экспертизе 1.Арутюн н В.Ш. Многорежимный универсальный коммутатор фаз дл т-фазного реверсивного шагового двигател . - Электротехника, , If 7, с. 21-26.. The invention relates to electrical engineering, in particular, to automation and computer technology, and is intended for multi-mode electrical numerical program control of a t-phase reversing stepping motor in control systems using a stepper electric drive. A device for controlling a reversing stepper motor is known, comprising a t-bit ring counter, forward and reverse clock buses, nj-2 command switching buses, m countable with two mounting inputs of a trigger, 2 tons of two-input first OR elements, whose outputs are connected in pairs to the installation inputs of each trigger, km of the AND element, each for m inputs, the outputs of which are connected in pairs to the inputs of the first two-input elements OR, and 2m (t-2) of the second two-input elements OR, whose outputs and clock buses are direct and the reverse motion is connected to the corresponding inputs of the t-input elements AND, and the inputs of the second OR elements are connected to the corresponding command bus of the selection of the switching algorithm and to the outputs (direct and reverse) of the specified triggers 111;;. The disadvantage of this device is that when changing the switching algorithm it is necessary to set the triggers in one of the initial states. This leads to the development of a false command by the stepper motor and to the loss of information about the position of the executive body. Closest to the proposed technical entity is a device for controlling a reversible T-phase stepper motor, which contains a potential clock bus and tires for controlling forward and reverse movement, connected through a switching unit to clock input 3. I will give a binary reversible counter whose bits of the bits are connected to the corresponding inputs of the decoder, the outputs of which are connected to the control inputs of the power amplifiers through the two-input logic elements OR, and the first inputs of which are connected to the serial and pair switching buses C21. The disadvantages of the known device are the limited functionality in terms of the formation of various switching algorithms and its complexity caused by the need to introduce a large number of logic elements. The purpose of the invention is the expansion of functional capabilities due to the implementation of the algorithm of asymmetric switching and simplification of the device. This goal is achieved by the fact that in the device for controlling the reverse t-phase stepper motor, which contains the potential clock bus and tires for controlling the forward and reverse motion, connected through the switching unit to the clock inputs of the binary reverse counter, the outputs of which are connected with the corresponding inputs of the decoder, the outputs of which through m multi-input logic elements OR are connected to the control inputs of power amplifiers, and two logical elements AND-NOT, to the first inputs of which bus connected alternately and pairwise switching, binary reversible counter is configured to record the number 2t, the output of the zero discharge counter is connected to the corresponding input of the decoder through serially connected logical elements AND NOT, the other outputs of the additionally entered logic element And block switches - to its own installation input in the zero state, and a negative overflow output to its own recording input through the switching switch, each logical element OR output flax three-input, and the second input of the n-th logical element OR (n 1,2,3, ..., t) is connected to 2 (n-1) -th output of the decoder, .a third input of the n-th logical element OR and the first input (n + 1) of the logical element OR is connected to the (2n-1) -th output of the decoder. 5 In FIG. 1 given functional scheme-. a device for controlling a reversing stepper T-phase electric motor; in fig. 2 - time diagrams of the counter operation at forward time (B-.1, N-h - O); in fig. 3 - the same, when counting back (,). A device for controlling a reversible T-phase stepper motor (Fig. 1) contains potential tires T of forward B and reverse H motion, connected through a switching unit 1V to clock inputs (+1 and -1) of a binary reversible counter 2, configured to record number 2t. The outputs 2, 2 and 2 of the bits of the reversible counter 2 are connected to the corresponding inputs of the decoder 3 directly, and the output 2 of the zero discharge is connected to the corresponding input of the decoder 3 through two series-connected logical elements AND-HE 4 and 5, to the first the inputs of which are connected to the bus algorithms alternate U1 and paired U2 switching. Additionally, the outputs 2, 2, 2 bits of the reversible counter 2 are connected to their own-. the zero input R is set to the zero state via a logical element. Both 6 and the switching unit 1, and the output L О are connected through the switching unit 1 to the own input C of the recording of information received at the inputs D1, D2, o and D8. The decimal outputs of the decoder 3 are connected to control inputs 1,2,.,., (M -1), power amplifiers through m three-input logic elements OR (... 9.10), with the second input of the nth logic element OR (, 2,3,, t) is connected to 2 (n-1) -th decimal output of the decoder 3, and the third input of the n-th logical element OR and the first: input P + 1-th logical element OR connected to 2pt1- To the tenth output of the decoder 3 In another variant, the logical elements OR can be made double input, and the fourth input of the N-th logical element OR and the second input d P + 1-th logical element OR are connected to the 2 (n-1) -th decimal output of the decoder 3, and the first input of the P-1-th logical element OR, the third input of the n-th logical element OR and the fifth input The n + 1-th logical element OR is connected to the 2 (n -1) decimal output of the decoder 3. This option is not shown. Switching unit 1 can be executed on the basis of four AND two-input logic elements (ll-l). . The bus T clock is connected to the second and first inputs of logical elements I 12, 13, the bus B forward movement is connected to the second and first inputs of logical elements I 13, ft, and the bus H reverse motion - to the second and to the first inputs of logic elements And 11, 12. Inputs +1, -1, R and C binary reversible counter 2 are connected respectively to the outputs of logic elements And 13, 12, 14, 11 block 1 of switching. Logical O and 1 are permanently connected to the information inputs 01, D2, Dk and 08 of counter 2 in accordance with the binary code of the number 2m-1. The output "-Of the specified counter 2 is connected to the first input of the logic element 11 of the switching unit 1. Logic 1 bit outputs 2, 2 and (or) 2 of the reversing counter 2 are connected to the inputs of the logical element I in accordance with the binary code of the number 2t, and the output of the logic element I 6 is connected to the second input of the logical element I I of the switching unit 1. At the inputs +1 and -1 of the binary reversing counter 2, taKTOBMe pulses are given: at +1 - with forward count, at -1 - with reverse. Input R is used to set the counter to the zero state, input C is for pre-recording into the counter and |; 1 formation, arriving at inputs 01, D2, O and 08. Potentials at outputs 2 correspond to the number written in the counter at the moment code. At the output 0 of the binary reversing counter 2, a pulse appears simultaneously with the arrival of a pulse at input -1 when the counter goes from state O to state 2 m. The device operates as follows. Clock pulses are received by T clock cycles constantly. When a potential signal is applied (logical 1 to the bus B of the forward movement, the clock pulses through the logical element I-13 of the switching unit 1 arrive at the clock input. + 1 of the forward counting of the binary reversible counter 2 5 (H O). The indicated counter 2 counts from O to 2m-1. When a 2m pulse arrives at the inputs of a logical element, And 6 will be logical 1. From the output of a logical element And 6, through a logical element And H, the signal arrives at the input R of the binary reversible counter 2 and converts it to the zero state (Fig.2). Thus, with n A feed to bus B of logical 1 at the output of said counter 2 forms a four-channel direct sequence of pulses 0,1,2, ... 2m-2, 2m-1,0,1,2, ... in binary code, with the pulse set binary reversible counter 2 in the zero state is fed to the input R through the logic elements And 6, 1 4. When a potential signal (logical 1) is applied to the backward H bus, the clock pulses through the logic element 12 of the switching unit 1 to the clock input -1 reverse counting binary reversive counter 2 (with In O). The up / down counter 2 counts from 2t-1 to O. When a 2t-pulse arrives from the output O. of the indicated counter 2, the pulse generated through the logical element 11 is fed to the input C of the counter and records in the binary reversible counter 2 the numbers 2t-1, the binary code of which is constantly supplied at the information inputs 01, 02, 0 and 08 of the indicated counter 2 (Fig. 3). Thus, when the reverse motion of logical 1 is applied to the bus H, a four-channel inverse sequence of pulses 2m-1, 2m-2, ... 2,1,0,2m-1, 2m-2, is formed at the output of the specified counter 2 ... in binary code, the pulse of installation of a binary reversible counter 2 to state 2t-1 is fed to input C from output Q through a logic element 11. The resulting four-channel direct or inverse sequence of pulses in binary code from the outputs of binary reversible counter 2 goes to the corresponding the inputs of the decoder 3, and zero-pulse pulses - through logical elements. AND-NO 4 and 5. When the alternating switching algorithm supplies logical 1 to the U1 bus, and logical O pair of the logical switching element AND-NOT on the zero input input to the U2 bus of the dual switching algorithm 2 decoder 3 is constantly fed logical O. In this case, the inputs of the decoder 3 receive the four-channel direct or inverse of the sequence of even binary code pulses, and from the outputs of the decoder 3 to the inputs of the three-input logic elements OR 7-10, a sequence of pulses Corresponding to even numbers 0,2,4, ... 2t7, 2t-2,0,2, - right, or 2m-2,2m-4 ,, .. 4,2,0, 2t-2, 2t- , ... - is inverse, depending on the potentials on the tires of direct B and reverse H movement. When entering the inputs of three-input logic, elements OR 7-10 pulse sequence corresponding to even numbers on them. At the moves, a temporal T-channel sequence of pulses is formed, corresponding to the τ-cycle symmetric alternating switching alternation of the control windings of the stepping motor: (1) - (2) - (3) - ... - (t -1) - (t) - (1) -...- direct movement, or (1) - (t) - (t-1) -... (3) - (2) - (1) -, .. -reverse movement depending on potentials on tires of direct V and reverse H movement. When the ordinal switching logic logic O from the logical output of the AND-HE element k to the zero-bit input 2 of the decoder 3 is applied to the bus U1, a logical signal 1 is constantly applied. In this case, the input of the decoder 3 receives a four-channel direct or reverse sequence odd pulses of a binary code, and from the outputs of the decoder 3 to the inputs of three-input logic elements OR 7-10 a sequence of pulses is received corresponding to odd numbers 1.3, ... 2m-3j 2m-l, 1.3, .-. - right, or 2m-1, 2m-3j ... 3,1,2m-1, 2m-3, ... inverse, depending on the potential. fishing on direct b and reverse h movements. When a sequence of pulses corresponding to odd numbers arrives at the inputs of three-input logic elements OR 7-10, a time m channel sequence pulse5 is formed at their outputs corresponding to the t-stroke symmetric pair-wise switching algorithm of the control windings of the stepper motor (12) - (23) - (t -1 -, (n) (t-1) - (12) - ... - direct movement, or (12) - (1) - (m, m-2) - ... - (32) - (21) ... - reverse movement, depending on the potentials on the forward B and reverse H tires, when fed to the Y1 and Y2 buses, alternately and in pairs switching logic 1 from the output of the logic element And 4 to the zero-bit input input 2 of the decoder 3 receives clock pulses from the output 2 of the binary reversing counter 2. In this case, the inputs of the decoder 3 receive the four-channel direct or reverse sequence of the binary code pulses (even and odd ), and from the output of the decoder 3 to the inputs of three-input logic elements OR 7-10, a sequence of pulses is received, corresponding to the numbers of the natural row of 0.1, 2.3, ... 2m-2, 2m-1, 0.1.2, 3 pr ma, or 2t-1, 2t-2, ..., 3,2,1,0, 2t-1, 2t-2 ,. .. - inverse, depending on the potentials on the tires of direct B and reverse H movement. Upon arrival at the inputs of three-input logic elements OR 7-10 of a pulse sequence corresponding to the numbers of the natural row, a time T-channel pulse sequence is formed at their outputs, corresponding to the 2t-cycle asymmetrical switching algorithm of the control windings of a stepper motor (1) - (12) - (2) - (23) - (3) -... ... (t -1) - (t-1, t) - (t) - (w -1) - (1) - ... direct movement, or (1) - (1t) - (f) - (m, ml) - (t-1) -...- (3) - (32) - (2) - (21) - ( 1) -... - reverse movement, depending on the potentials on the direct B and reverse H tires. When the logical elements OR are executed on their outputs, time t-channel sequences, mpuls, corresponding to the algorithms of t-cycle symmetric paired commutation (12) - (23) - (3) -...; t-stroke of symmetric triple switching (123) - (23) - (-... and 2t-cycle asymmetric switching (12) - (123) - (23) - (23) - (3) -... control windings t-phase stepper motor, in forward or reverse motion, depending on the potentials on the forward B and H tires of the reverse motion. When fed to the direct B bushes and the reverse H motion of the potential signals of logical O clock pulses from the output of block 1 switching operations do not arrive at the input of the binary reversible counter 2 (Fig. 1). In this case, the indicated counter 2 remembers the information previously recorded in it When a forward B or reverse H movement of a potential signal of a logical 1 is applied to the bus, the clock pulses from the output of the switching unit 1 are sent to the clock input +1 of the direct counting or to the clock input -1 of the counting counter of the specified counter 2, respectively. in the binary reversible counter 2, the information is increased or decreased accordingly. Thus, when switching directions of motion, the command is saved previously. Thus, the invention provides a multimode control of a reversing stepper motor with any number of phases and implements a gamut of control algorithms: symmetric single, dual triple ... and a number of asymmetric ones. When performing the reverse, a false command does not occur, i.e. the reverse is carried out without losing information about the position of the actuator in the open control system of the stepper drive. Apparatus of the Invention A device for controlling a reverse t-phase stepping electric motor with a potential clock and tires for controlling forward and reverse motion, connected through a switching unit to the binary inputs of a binary reversible counter, the outputs of which are connected to the corresponding decoder inputs, the outputs of which, through m multi-input logic elements OR, are connected to the control inputs of power amplifiers, and two logical elements NAND, to the first inputs of which buses are connected sequential and pair switching, in order to expand the functionality due to the implementation of the asymmetric switching algorithm and simplify the device, the binary reversible counter is configured to record the number 2t, the output of zero bit the counter is connected to the corresponding input of the decoder through serially connected logical elements AND-NOT, the outputs of the remaining bits through the additionally introduced logical element AND and the switching unit to its own input of the installation at zero a state, and a negative overflow output to its own write input via a switching unit, each OR gate is made three-input, and the second input of the nth logic element OR (, 2.3 ... ... t) is connected to 2 ( n-1) -th output of the decoder, and the third input of the n-th logical element OR and the first input of the (n + 1) -th logical element OR are connected to the (2n-1) -th input of the decoder. Sources of information taken into account during the examination 1. Harutyun and V.Sh. Multimode universal phase commutator for t-phase reversing stepper motor. - Electrical Engineering, If 7, p. 21-26 ..
2.Смирнов Ю.С. О построении многорежимных устройств управлени шаговым электродвигателем. Сборник, Электронна техника в автоматике, Сов,радио, вып. 8, 1976, с. 1б5 1б9.2. Smirnov Yu.S. On the construction of multi-mode control devices stepper motor. Collection, Electronic Engineering in Automatics, Owls, Radio, Vol. 8, 1976, p. 1b5 1b9.
II
Г JG J
H ТH T
фиг. 1FIG. one
(fn-f),m(fn-f), m
LJLj
ВAT