SU599359A1 - Redundancy counting-down circuit - Google Patents
Redundancy counting-down circuitInfo
- Publication number
- SU599359A1 SU599359A1 SU762405684A SU2405684A SU599359A1 SU 599359 A1 SU599359 A1 SU 599359A1 SU 762405684 A SU762405684 A SU 762405684A SU 2405684 A SU2405684 A SU 2405684A SU 599359 A1 SU599359 A1 SU 599359A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- channel
- counting
- outputs
- inputs
- channels
- Prior art date
Links
Landscapes
- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
Description
На фиг. 1 дана структуран схема резе(вированного пёресчетного устройства; на фиг. а показаны временные диаграммы.FIG. Figure 1 shows the structured diagram of the resected (a digital display device; Fig. A shows time diagrams.
Резервированное пересчетное устройство содержит каналы 1-1-1 3, в каждом изThe redundant scaler contains channels 1-1-1 3, in each of
котормх имеютс элементы НЕ , счетчики , мажоритарные элементы , элементы переноса , регистры, сдвига . и дешифраторыThere are NOT elements, counters, majority elements, carry elements, registers, shift. and descramblers
, в каждом канале выход дешифратора соединен с входом элементе переноса а вход дешифратора соединен с выходами регистров сдвига всех каналов, выходы элемента переноса 5 4 канала соединены с установочными входами счетчика 3 J выходы которого соединены с входами регисра сдвига того же канала и входами элемента переноса предыдущего i 1 канала, а выходы счетчика первого канала соединены с входами элемента переноса последнего канала, управл юище входы регистра сдвига 6 канала соединены с выходом элемента НЕ 2 этого канала и входом сдвига 8 j канала, счетный вход счетчика каждого канала соединенIn each channel, the output of the decoder is connected to the input of the transfer element and the input of the decoder is connected to the outputs of the shift registers of all channels, the outputs of the transfer element 5 4 channels are connected to the installation inputs of the counter 3 J whose outputs are connected to the inputs of the transfer element of the same channel and the transfer element of the previous one i 1 channel, and the outputs of the counter of the first channel are connected to the inputs of the transfer element of the last channel, the control inputs of the shift register of the 6 channel are connected to the output of the HE element 2 of this channel and the shift input 8 j channel counting input of each channel is connected
с входом элемента НЕ этого канала, входы мажоритарного элемента 4 . i канала 4 соединены с выходами счетчиков всех каналов , а счетный вход 9 i канала j соединен с входом элемента НЕ того же канала .with the input element NOT this channel, the inputs of the majority element 4. i channel 4 is connected to the outputs of the counters of all channels, and the counting input 9 i channel j is connected to the input element is NOT the same channel.
Резервированное пересчетное устройство работает следующим образом.Redundant recalculation device operates as follows.
На счетные входы счетчиков синхронно поступают счетные импульсыThe counting inputs of the counters synchronously receive counting pulses.
(см. фиг. 2а) от источника счетных импуль сов. Инвертированные счетные импульсы (см, фиг. 26) с выходов элементов НЕ поступают соответственно на входы управлени регистров сдвига .(see Fig. 2a) from the source of counting pulses. The inverted counting pulses (see Fig. 26) from the outputs of the elements do NOT arrive respectively at the control inputs of the shift registers.
По переднему счетного импульса происходит изменение состо ни в счетч ках , а по заднему (}ронту счетного импульса код из счетчика 3 i переписываетс в регистр сдвига 6 канала I On the forward counting pulse, the state changes in the counters, and on the back (} counting pulse pulse, the code from the counter 3 i is written to the shift register 6 of channel I
После поступлени счетного импульса на входы сдвига подаютс пачки импульсов (см. фиг. 2в). Число импульсов в пачке не менее числа двоичных разр дов в счетчике. Пачка кончаетс до приходаAfter the arrival of the counting pulse, a stack of pulses is supplied to the shift inputs (see Fig. 2c). The number of pulses in a burst is not less than the number of binary bits in the counter. Tutu ends before arrival
следующего счетного импульса. На выходах регистров сдвига формируютс последователные коды, которые поразр5здно обрабатываютс дешифраторами . Дешифратор каждого канала выполн ет логическую опера ПИЮ, определ емую булевым выражениемthe next counting pulse. At the outputs of the shift registers, sequential codes are formed, which are processed separately by the decoders. The decoder of each channel performs the logical operation of the PES, defined by a boolean expression
y-XjX2.V XjXjX,, {lly-XjX2.V XjXjX ,, {ll
где X ,, Хо i сигналы соответственноwhere X ,, Ho i signals respectively
на выходах счетчиков , и ,at the outputs of the counters, and
у - сигнал на выходе neiuiiijiiiai ора.y is the output signal of the neiuiiijiiiii ora.
Сигналы с выходов деши ратиров поступают на входы элементов переноса . Если все разр ды последовательных кодов на выходах регистров сдвига совпадают, то согласно выражению (1) на выходах дешифраторав поддерживаетс логический О и элементы переноса оказываютс запертыми. Если в каком-либо разр де кода в одном из каналов, например в канале , имеетс сигнал, отличный от сигналов в двух каналах, например в каналах и , что соответствуе сбою в счетчике канала , то на выходе дешифратора канала формируетс логическа 1 элемент переноса оказываетс открытым и в счетчик канала записываетс код счетчика канала , т.е. наблюдаетс восстановление информации в счетчике одного из каналов.The signals from the outputs of deshi ratir arrive at the inputs of the elements of the transfer. If all the bits of the successive codes at the outputs of the shift registers are the same, then, according to expression (1), logical O is maintained at the outputs of the decoder and the transfer elements are locked. If in any code bit in one of the channels, for example, in a channel, there is a signal different from signals in two channels, for example, in channels and that corresponds to a failure in the channel counter, then the logical 1 transfer element is formed at the output of the channel decoder the channel counter code is recorded in the channel counter, i.e. information is recovered in the counter of one of the channels.
Вследствие того, что импульсов, поступающие на входы сдвига , располагаютс между счетными импульсами, восстановление информации происходит за врем меньшее Т (где Т, - период следовани счетных импульсов).Due to the fact that the pulses arriving at the shift inputs are located between the counting pulses, information is restored in a time shorter than T (where T is the period of the counting pulses).
Сигнал с выходов последних разр дов счетчиков поступает на мажоритарные элементы, поэтому сбои в одном из счетчиков не сказываютс на выходных сигналах.The signal from the outputs of the last bits of the counters goes to the majority elements, therefore failures in one of the counters do not affect the output signals.
Таким образом повышаете; достоверность функционировани резервированного пересчетного устройства.Thus you raise; the reliability of the operation of a redundant scaler.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU762405684A SU599359A1 (en) | 1976-09-23 | 1976-09-23 | Redundancy counting-down circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU762405684A SU599359A1 (en) | 1976-09-23 | 1976-09-23 | Redundancy counting-down circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
SU599359A1 true SU599359A1 (en) | 1978-03-25 |
Family
ID=20677445
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU762405684A SU599359A1 (en) | 1976-09-23 | 1976-09-23 | Redundancy counting-down circuit |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU599359A1 (en) |
-
1976
- 1976-09-23 SU SU762405684A patent/SU599359A1/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3542756A (en) | Error correcting | |
US4312069A (en) | Serial encoding-decoding for cyclic block codes | |
JPS60500694A (en) | Burst error correction using cyclic block codes | |
SU599359A1 (en) | Redundancy counting-down circuit | |
GB1366472A (en) | Phasesynchronising device | |
US3699516A (en) | Forward-acting error control system | |
US3177472A (en) | Data conversion system | |
KR920007076B1 (en) | Apparatus for protecting pcm decoders synchronization | |
SU1718386A1 (en) | Linear cyclic code decoder | |
SU375789A1 (en) | COMMUNICATION DEVICE | |
SU432478A1 (en) | DEVICE FOR PLAYING SIGNALS OF PULSE | |
SU1487197A1 (en) | Shift register | |
SU1095431A1 (en) | Device for correcting time scales | |
SU388265A1 (en) | DEVICE FOR FORMING THE REMAINING UNDER THE MODULE THREE | |
SU978356A1 (en) | Redundancy counting device | |
SU364965A1 (en) | ONE-TACTIFIER SvJfcUUfUciltAifl | |
SU1030816A1 (en) | Device for geometrical transformations of object images | |
SU1188783A2 (en) | Information shifting device | |
JP2619412B2 (en) | Encoding device and decoding device | |
SU1580342A1 (en) | Device for information output | |
SU642889A1 (en) | Majority signal-selecting arrangement | |
SU1103239A1 (en) | Parallel code parity checking device | |
SU1091211A1 (en) | Device for detecting errors under transmitting codes | |
SU556494A1 (en) | Memory device | |
SU1117848A1 (en) | Binary cyclic code decoder |