SU1001486A1 - Binary pulse counter - Google Patents
Binary pulse counter Download PDFInfo
- Publication number
- SU1001486A1 SU1001486A1 SU813337542A SU3337542A SU1001486A1 SU 1001486 A1 SU1001486 A1 SU 1001486A1 SU 813337542 A SU813337542 A SU 813337542A SU 3337542 A SU3337542 A SU 3337542A SU 1001486 A1 SU1001486 A1 SU 1001486A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- bus
- ternary logic
- ternary
- clock
- Prior art date
Links
Landscapes
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Description
(5) двоичный СЧЕТЧИК ИМПУЛЬСОВ(5) Binary PULSE COUNTER
1one
Изобретение относитс к импульсной технике и может быть использовано при проектировании счетчиков цифровых вычислительных устройств.The invention relates to a pulse technique and can be used in the design of digital computing device counters.
Известен двоичный счетчик импульсов , выполненный на троичных логических элементах ЗОднако известный двоичный счетчик импульсов имеет сложную реализацию , так как каждый разр д счетчика выполнен на трех троичных логических элементах.A binary pulse counter is known that is implemented on ternary logic elements. However, the known binary pulse counter has a complex implementation, since each bit of the counter is executed on three ternary logic elements.
Известен двоичный счетчик импульсов , содержащий входную шину, шину .первой фазы тактового питани , шину второй фазы тактового питани и п разр дов, каждый из которых содержит шины установки в ноль и в единицу, три четырехвходовых троичных логических элемента, первый вход первого четырехвходового троичного логического элемента в каждом разр де , кроме первого, соединен с выходом первого четырехвходового троич ного логического элемента предыдуще-го разр да, первый вход первого четырехвходового троичного логического элемента первого разр да соединен с входной шиной, выход второго четырехвходового троичного логического элемента в каждом разр де соединен с вторым входом первого четырехвходового троичного логического элемента, четвертый вход которого в нечетных и четных разр дах соединен соответственно с шинами второй и первой фаз тактового питани , в каждом разр де выход второго четырехвходового троичного логического эле-. мента соединен с первым входом третьего четырехвходсвого троичного логического элемента, выход которого соединен с первым и вторым входами второго четырехвходового троичного логического элемента, четвертый вход которого соединен с шиной установки в ноль, первый вход первого четырехвходового троичного логического элемента соединен с четвертым входом третьего четырехвходового троичного логического элемента, второй вход которого соединен с шиной установки в единицу. Разр д известного двоичного счетчика импульсов выполнен на трех элементах , каждый из которых выполн ет троичные операции, представленные в таблице. Указанные операции образуют функционально полную систему логических функций и могут быть реализованы на основе троичных элементов, например, на ферритовых логических элементах| 2 Однако известныйдвоичный счетчик .импульсов имеет сложную реализацию, так как каждый разр д счетчика выпол нен на трех троичных логических элементах . Цель изобретени -упрощение счет . чи ка. Указанна цель достигаетс тем, что двоичный счетчик импульсов, содержащий входную шину, шину первой фазы тактового питани , шину второй фазы тактового питани и п разр дов. каждый из которых содержит шину уста новки в ноль и в единицу, два четыре входовых троичных логических элемента , первый вход первого четырехвходового троичного логического элемента в каждом разр де, кроме первог соединен с выходом первого четырехвходового троичного логического элемента предыдущего разр да, первый вход первого четырехвходового троичного логического элемента первого ра р да соединен с входной шиной, выход второго четырехвходового троичного логического элемента в каждом разр де соединен с вторым входом первого четырехвходового троичного логического элемента, четвертый вход которо го в нечетных и четных разр дах соединён соответственно с шинами второй и первой фаз тактового питани , первый вход второго четырехвходового троичного логического элемента в нечетных и четных разр дах соединен со ответственно с шинами первой и второй фаз тактового питани , в каждом разр де третий вход первого и второй вход второго четырехвходовых троичных логических элементов соединены с ответственно с шинами установки в ноль и в единицу, выход первого четырехвходового троичного логического элемента соединен с третьим и четвертым входами второго четырехвходового троичного логического элемента. На фиг. 1 приведена схема трехразр дного двоичного счетчика импульсов; на фиг. 2 - временна диаграмма работы трехразр дного двоичного счетчика импульсов, Устройство содержит троичные логические элементы 1-6, шины 7-9 установки в единицу соответственно первого разр да на троичных логических элементах 1 и 2, второго разр да на троичных логических элементах 3 и 4 и третьего разр да на троичных логических элементах 5 и 6, шины 10-12 установки в нуль соответственно первого, второго и третьего разр дов, входную шину 13, шины I и 15 соответственно второй и первой фазы тактового питани . Выходы троичных логических элементов 2,А и 6 соединены соответственно с вторыми входами троичных логических элементов 1,3 и 5, третьи входы которых соединены соответственно с шинами 10, 11 и 12 установки в нуль, шины 7, 8 и 9 установки в единицу соединены соответственно с вторыми входами элементов 2, 4 и 6, шина 14 второй фазы тактового питани соединена с четвертым входом элементов 1 и 5 и первым входом элемента k, шина 15 первой фазы тактового питани соединена с первым входом элементов 2 и 6 и четвертым входом элемента 3, входна шина соединена с первым входом элемента 1, выход элемента 1 соединен с третьим четвертым входом элемента 2 и первым входом элемента 3, выход которого соединен с третьим, четвертым входом элемента Ц и первым входом элемента 5, выход которого соединен с третьим , четвертым входом элемента 6. На фиг. 2 обозначены временные диаграммы 16 и 17 соответственно на шинах первой и второй фаз тактового питани ; временна диаграмма 18 си|- налов на входной шине 13; временные диаграммы сигналов соответственно на выходах логических элементов 1-6. Устройство работает следующим образом . При поступлении импульса по входной шине 13 первый разр д счетчика на элементах 1 и 2 мен ет свое внутреннее состо ние на обратное. При переходе разр да счетчика из состо ни 1 в соответствие О на выходе элемента 1 по вл етс импульс переноса в следующий разр д счетчика. Наличие обратной св зи позвол ет хранить результат 5 сложени . Состо ние (положительный импульс первого разр да счетчика снимаетс с .выхода элемента 1, второго разр да - с элемента 3, третьего разр да - с элемента 5.A binary pulse counter is known, which contains an input bus, a bus of the first phase of the clock supply, a bus of the second phase of the clock feed and n bits, each of which contains installation buses at zero and one, three four-input ternary logic elements, the first input of the first four-input ternary logical element in each bit except the first is connected to the output of the first four-input ternary logic element of the previous bit, the first input of the first four-input three-way logic element of the first bit is connected to the input bus; the output of the second four-input ternary logic element in each bit is connected to the second input of the first four-input three-way logic element, the fourth input of which in odd and even bits is connected respectively to the tires of the second and first phases of the clock power, in each bit de output of the second four-input ternary logical element. The element is connected to the first input of the third four-input ternary logic element, the output of which is connected to the first and second inputs of the second four-input ternary logic element, the fourth input of which is connected to the installation bus to zero, the first input of the first four-input ternary logic element is connected to the fourth input of the third four-input ternary logical element, the second input of which is connected to the installation bus in the unit. The discharge of the known binary pulse counter is performed on three elements, each of which performs ternary operations presented in the table. These operations form a functionally complete system of logical functions and can be implemented on the basis of ternary elements, for example, on ferrite logic elements | 2 However, the known binary counter. Pulses has a complex implementation, since each counter discharge is performed on three ternary logic elements. The purpose of the invention is to simplify the account. chi ka This goal is achieved by the fact that a binary pulse counter containing an input bus, a bus of the first phase of the clock supply, a bus of the second phase of the clock feed and n bits. each of which contains a bus set to zero and one, two four input ternary logic elements, the first input of the first four-input ternary logic element in each bit, except the first one connected to the output of the first four-input three-way logic element of the previous bit, first input of the first four-input ternary logic element of the first row is connected to the input bus, the output of the second four-input ternary logic element in each bit is connected to the second input of the first par The three-input ternary logic element, the fourth input of which in odd and even bits is connected respectively to the buses of the second and first phases of the clock supply, the first input of the second four-input three-way logic element in odd and even bits is connected respectively to the tires of the first and second phases of the clock feed , in each discharge, the third input of the first and the second input of the second four-input ternary logic elements are connected with the installation buses to zero and one, the output of the first four-cho ovogo ternary logic element coupled to the third and fourth inputs of the second NAND gate chetyrehvhodovogo threefold. FIG. 1 shows a three-bit binary pulse counter circuit; in fig. 2 shows a time diagram of the operation of a three-bit binary pulse counter. The device contains ternary logic elements 1-6, buses 7–9 of installation into a unit, respectively, of the first discharge on ternary logic elements 1 and 2, second discharge on ternary logic elements 3 and 4, and the third bit on the ternary logic elements 5 and 6, the bus 10-12 sets to zero, respectively, the first, second and third bits, input bus 13, bus I and 15, respectively, the second and first phase of the clock power. The outputs of the ternary logic elements 2, A and 6 are connected respectively with the second inputs of the ternary logic elements 1,3 and 5, the third inputs of which are connected respectively to the buses 10, 11 and 12 of the setting to zero, the buses 7, 8 and 9 of the installation to one are connected The second inputs of the elements 2, 4 and 6, the bus 14 of the second phase of the clock supply are connected to the fourth input of the elements 1 and 5 and the first input of the element k, the bus 15 of the first phase of the clock supply is connected to the first input of the elements 2 and 6 and the fourth input of the element 3, input bus connected to the first The second input of element 1, the output of element 1 is connected to the third fourth input of element 2 and the first input of element 3, the output of which is connected to the third, fourth input of element C and the first input of element 5, the output of which is connected to the third, fourth input of element 6. In FIG. . 2 shows timing charts 16 and 17, respectively, on tires of the first and second phases of the clock feed; timing diagram 18 si | - cash on input tire 13; timing diagrams of signals, respectively, at the outputs of logic elements 1-6. The device works as follows. When a pulse arrives at the input bus 13, the first digit of the counter on elements 1 and 2 changes its internal state to the opposite. When the counter discharge goes from state 1 to line 0, output transfer pulse 1 appears at the output of element 1. The presence of feedback allows you to store the result of 5 addition. The state (the positive pulse of the first discharge of the counter is removed from the output of element 1, the second discharge from element 3, and the third discharge from element 5.
На фиг. 1 у выходов счетчика приведены соответственные в.еса его разр дов: 2°, 2 -Р-,FIG. 1 at the counter outputs are given the corresponding degrees of its bits: 2 °, 2 -P-,
При Ноступлении импульсов по шинам 10-12 установки в нуль на элементах 2, i и 6 происходит компенсаци импульсов состо ни разр дов счетчика, т.е. обнуление счетчика.When the pulses on the buses 10–12 are set to zero on elements 2, i and 6, the pulses are compensated for the state of the meter bits, i.e. counter reset.
При необходимости записи кода некоторого числа по шинам 7-9 установки в единицу подаютс значени разр дов записываемого числа.If it is necessary to write the code of a certain number, the values of the digits of the recorded number are supplied to the unit buses 7–9 of the unit.
Система тактового питани схемы счетчика двухфазна , при этом каждый следующий входной импульс слагаемого поступает по шине 13 через две фазы (один такт) передачи информации по элементам схемы (Лиг.2, диаграмма 18).The clock supply system of the counter circuit is two-phase, with each next input impulse of the term arriving via bus 13 through two phases (one clock) of transmitting information along the circuit elements (Lig.2, Chart 18).
Тактовым импульсом первой фазы считываетс информаци с элементов 1 , 3° и 5, второй фазы - с эле;ментов 2, 3 и , 6. Импульсы поступают по входной шине 13 во врем тактового импульса второй фазы.The first-phase clock pulse reads information from elements 1, 3 ° and 5, the second phase reads from elements 2, 3, and 6. The pulses arrive on the input bus 13 during the second-phase clock pulse.
Шина Н тактового питани (фаза 2)35 соединена с четвертым входом элементов 1 и 5 и первым входом элемента k , а шина 15 тактового питани (фаза 1)с четвертым входом элемента 3 и первым входом элемента 2 и 6. Это озна- о чает, что на эти входы во врем тактовых импульсов первой и второй фазы каждого такта подаютс сигналы, т.е. при отсутствии импульсов на первом и втором входах элементов 1,3 и 5, они 5 вл ютс генераторами сигналов отрицательной пол рности, а при отсутст-. ВИИ импульсов на третьем и четвертом входах элементов 2, k и 6, они вл ютс генераторами сигналов положитель-50 ной пол рности.The clock supply bus H (phase 2) 35 is connected to the fourth input of elements 1 and 5 and the first input of element k, and the clock supply bus 15 (phase 1) to the fourth input of element 3 and the first input of element 2 and 6. This means that the inputs during the clock pulses of the first and second phases of each clock cycle are given signals, i.e. in the absence of pulses on the first and second inputs of elements 1.3 and 5, they 5 are generators of negative polarity signals, and in the absence of -. VII pulses at the third and fourth inputs of elements 2, k, and 6, they are positive-50 polarity signal generators.
П р и м е р 1. Тактовый импульс первой фазы первого такта, согласно логике работы элемента, записанной в таблице истинности, записывает по шине 15 +1 на первый вход элемента 2,отрицательный сигнал с элемента 1 передаетс на третий вход элементаExample 1: The first-cycle clock pulse of the first clock cycle, according to the logic of an element recorded in the truth table, records bus 15 + 1 to the first input of element 2; a negative signal from element 1 is transmitted to the third input of the element
2и записываетс в него -1. Такто-. вый импульс второй фазы первого такт передает первый (положительный ) импульс по шине 13 на первый вход элемента 1 и записывает в него +1, а также записывает по шине Т -1 на четвертый вход элемента 1. Тактовый импульс первой фазы второго такта записывает по шине 15 +1 на первый вход элемента 2. Тактовый импульс втрой фазы второго такта записывает по шине 1 1-1 I на четвертый вход элемента 1 , положительный сигнал с элемента 2 записывает +1 на второй Вход элемента 1 и выходит из счетчика, образу первый разр д.2 and -1 is written to it. So that-. The second pulse of the first phase transmits the first (positive) pulse through the bus 13 to the first input of element 1 and writes +1 into it, and also writes to the fourth input of the element 1 on the bus T -1. The clock pulse of the first phase of the second cycle records the bus 15 +1 at the first input of element 2. The clock pulse in the second phase of the second cycle records bus 1 1-1 I to the fourth input of element 1, a positive signal from element 2 records +1 to the second input of element 1 and leaves the counter to form the first bit d.
Результирующее состо ние счетчика 0,01.The resulting counter status is 0.01.
П р им е р 2. Тактовым импульсом второй фазы второго такта передаетс по шине 13 второй (положительный)импульс на первый вход элемента 1 и за писываетс в него +1. Тактовый импульс первой фазы третьего такта передает положительный сигнал с элемента 1 и записывает -1 на четвертый вход элемента 2 и +1 на первый вход элемента 3, а также записывает по шине 15 -1 на четвертый вход элемента 3 и +1 на .первый вход элемента 2, Тактовый импульс второй фазы третьего такта записывает по шине k + на первый вход элемента Ц и -1 на четвертый вход элемента 1. Тактовый импульс первой фазы четвертого такта передает положительный синал с элемента k, который записываетс +1 на второй вход элементаExample 2. The second pulse of the second phase of the second clock cycle is transmitted via bus 13 to the second (positive) pulse at the first input of element 1 and writes +1 to it. The clock pulse of the first phase of the third clock cycle transmits a positive signal from element 1 and writes -1 to the fourth input of element 2 and +1 to the first input of element 3, and also records bus 15 -1 to the fourth input of element 3 and +1 to the first input element 2, the second-cycle clock pulse of the third cycle records the k + bus at the first input of the element C and -1 at the fourth input of the element 1. The clock pulse of the first phase of the fourth cycle transmits a positive signal from the element k, which is recorded +1 at the second input of the element
3и выходит из счетчика(Образу второй разр д.3and exits the counter (the image of the second bit d.
Результирующее состо ние счетчика 010.The resultant state of the counter is 010.
П р.и м е р 3. Тактовымимпульсом второй фазы третьего такта передаетс третий ( положительныр ) импульс по шине 13 на первый вход элемента 1 и записываетс ,в него +1. Тактовый импульс первой фазы четвертого такта записывает по шине 15 -1 на четвертый вход элемента 3 и +1 на первый вход элемента 2. Тактовый импульс второй фазы четвертого такта передает положительный сигнал с элемента 2, который записываетс +1 на второй вход элемента 1 и выходит из счетчика, образу первьт разр д, а также записывает по шине }k +1 на первый вход элемента и -1 наExample 3. A third-phase pulse (pulse pulse) is transmitted by the pulse pulse of the second phase of the third cycle to the first input of element 1, and +1 is written to it. The clock pulse of the first phase of the fourth cycle records bus 15–15 to the fourth input of element 3 and +1 to the first input of element 2. The second phase clock pulse of the fourth cycle transmits a positive signal from element 2, which is written +1 to the second input of element 1 and goes from the counter, the image is the first bit and also writes on the bus} k +1 to the first input of the element and -1 to
7 1001i 8687 1001i 868
четвертый вход элемента 1. Тактовымичного счетчика происходит анагоимпульсом первой фазы п того тактагично. Передаетс положительный сигнал сthe fourth input of the element 1. The clock counter is generated by the ano-impulse of the first phase of the fifth tact. A positive signal is transmitted from
элемента k, который записываетс Ч Использование предлагаемого счетна второй вход элемента Зли выходитs чика обеспечивает по сравнению с изиз счетчика, образу второй разр д,вестным техническим решением упрощеа также записывает по шине 15 счетчика, а именно уменьшениеelement k, which is recorded by the use of the proposed second input of the element zlie, the switch provides, in comparison with iziz counter, a second bit, known technical solution also simplifies to write down the meter bus 15, namely reducing
на первый вход элемента 2 и -1 наоборудовани каждого разр да счетчичетвертый вход элемента 3. .ка на один четырехвходовый троичныйon the first input of the element 2 and -1 on the equipment of each bit of the record the fourth input of the element 3. on one four-input ternary
Результирующее состо ние счетчи-to логический элемент и уменьшение коли э 011.чества св зей между элементами, аThe resulting count-to-logic state and the decrease in the number of 011. Of the quality of connections between the elements, and
При поступлении последующих им-также сокращение количества фаз тактопульсов по мине 13 работй дво-вого питани до двух.With the arrival of subsequent them, also reducing the number of phases of tact-pulses on a mine of 13 working double feeds to two.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU813337542A SU1001486A1 (en) | 1981-09-15 | 1981-09-15 | Binary pulse counter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU813337542A SU1001486A1 (en) | 1981-09-15 | 1981-09-15 | Binary pulse counter |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1001486A1 true SU1001486A1 (en) | 1983-02-28 |
Family
ID=20976608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU813337542A SU1001486A1 (en) | 1981-09-15 | 1981-09-15 | Binary pulse counter |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU1001486A1 (en) |
-
1981
- 1981-09-15 SU SU813337542A patent/SU1001486A1/en active
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3051929A (en) | Digital data converter | |
| SU1001486A1 (en) | Binary pulse counter | |
| EP0064590B1 (en) | High speed binary counter | |
| GB1366472A (en) | Phasesynchronising device | |
| SU782166A1 (en) | Binary n-digit pulse counter | |
| SU851782A1 (en) | Reversible pulse counter | |
| SU917295A1 (en) | Device for control of reversible m-phase stepping electric motor | |
| SU1043639A1 (en) | One-bit binary subtractor | |
| SU1003356A1 (en) | Revesrible counter | |
| SU953637A1 (en) | Ternary adder | |
| SU734782A1 (en) | Discrete signal transmitting and receiving device | |
| SU884150A1 (en) | Reversible pulse counter digit | |
| SU1001092A1 (en) | Digital function converter | |
| SU1160561A1 (en) | Ternary forward-backward counter | |
| SU1471310A2 (en) | Backed-up frequency divider | |
| SU692091A1 (en) | Reversible n-digit pulse counter | |
| SU1238088A1 (en) | Interface for linking computer with using equipment | |
| RU1807561C (en) | Device for conversion from binary code to weighted triple code | |
| SU1119002A1 (en) | Translator from serial code to parallel code | |
| SU705689A1 (en) | Counter | |
| SU1001088A1 (en) | Binary adder | |
| SU676992A1 (en) | Indication device | |
| SU1374430A1 (en) | Frequency-to-code converter | |
| SU607243A1 (en) | Graphic information readout system | |
| SU1348997A1 (en) | Two-way pulse counter |