SU898419A1 - Преобразователь параллельного кода в последовательный - Google Patents

Description

(5J) ПРЕОБРАЗОВАТЕЛЬ ПАРАЛЛЕЛЬНОГО КОДА В ПОСЛЕДОВАТЕЛЬНЫЙ

I

Изобретение otHOcwTCfl к автоматике и вычислительной технике и может быть использовано при построении преобразователей с заданием определенной циклогрёммы выдачи последовательных кодов и многократным повторением каж:дого кода.

Известен преобразователь параллельного кода в последовательный, содержащий счетчик, генератор импульсов, соединенный со входом счетчика, который подключен к дешифратору, группу элементов И, группу регистров, блок управлени , триггер со счетным входом и элемент задержки , причем выход дешифратора соединен со входом триггера со счетным входо, выход которого соединен с входами элементов И группы, выход блока упраапени  соединен со входом сброса счет« 1ка 11.

Недостатком данного преобразовател   вл етс  наличие неопределенности при по влении нулевого кода на его выходе, так как этот «од может  вл тьс  результатом неисправности преобразовател .

Наиболее близким решением данной задачи по технической сущности и схемному построению  вл етс  преобразователь параллельного кода в последовательный , содержащий регистр, группу элементов И, первый элемент ИЛИ, входы которого соединены с выходами элементов И группы, дешифраторS первый

10 и второй счетчики, генератор импульсов ,блок: управлений, элемент И, элемент задержки и второй элемент ИЛИ, причем выходы первого счетчика соединена со входами дешифратора, перва 

15 группа выходов которого соединена со входами элементов И группы, а выходы второй группы дешифратора соединены со входом блока управлени , вхо„ дом сброса второго счетчика и через элементы И, ИЛИ, задержки со входом сброса первого счетчика f2.

Недостаток этого преобразовател  состоит в его низкой надежности, св 3 занной с невысокой достоверностью пр передаче нулевого кода, и невозможностью отличи  его от реакции преобразовател  при неисправности, а также с тем, что число разр дов счетчик должно превосходить число разр дов преобразуемого кода на интервал времени между опросами слов. Целью изобретени - вл етс  повышение надежности преобразовани  Поставленна  цель достигаетс  тем что в преобразователь параллельного кода в последовательный, содержащнй генератор импульсов, первый счетчик, счетный вход которого соединен с выходом генератора импульсов, первый дешифратор, входы которого соединены с выходами первого счетчика, регистр группу элементов И, первый и второй элементы ИЛИ, элемент задержки, блок управлени , первый элемент НЕ, первый элемент И и второй счетчик, выход которого через первый элемент НЕ соединен с первым входом первого эле мента И, первый выход блока управлени  соединен с управл ющим входом регистра., информа14ионные входы которого  вл ютс  информационными входами преобразовател , а выходы регистр соединены с первыми элементов И группы, вторые входы которых соединены с первым выходом первого дешифратора, а выходы элементов И группы соединены соответетвенно с п входами первого элемента ИЛИ, где п - число разр дов входного «ода, выход первого элемента ИЛИ  вл етс  информационным выходом преобразовател , вторьй выход блока управлений соединен с первым входом второго эле мента ИЛИ, второй вход Которого соединен со вторым выходсж первого де шифратора и с установочным входом второго счетчика, вход блока управлени  соединен с третьим выходом пер вого дешифратора j четвертый выход ко торого соединен со вторым входом пер вого элемента И, выход которого соединен с третьим входом второго элемента ИЛИ, выход которого через элемент задержки соединен с установоч-ным входом первого счетчика, введены третий счетчик, второй элемент НЕ, второй элемент И И второй дешифратор входы которого соединены с разр дными выходами третьего счетчика, выход переполнени  которого соединен со . счетным входом второго счетчика и через второй элемент НЕ - с первым 94 входом второго элемента И, второй вход которогосоединен с п тым выходом первогодешифратора, а выход соединен с четвертым входом второго элемента ИЛИ, выход элемента задержки соединен с (п+1) -м входом второго элемента ИЛИ и со счетным входом третьего счетчика, установочный вход которого соединен с четвертым выходом первого дешифратора, выход генератора импульсов соединен с тактовым входом блока управлени , вход пуска которого  вл етс  входом пуска преобразовател  „ Блок управлени  содержит первый и второй элементы пам ти, коммутатор и дешифратор, первый и второй выходы которого  вл ютс  первым и вторым выходами блока управлени  и соединены с единичными входами первого и второго элементов пам ти соответственно , нулевые входы которых соединены с третьим выходом дешифратора, синхровходы соединены с тактовым входом блока управлени , а выходы первого и второго элементов пам ти соединены соответственно с первыми и вторыми входами дешифратора и коммутатора , третий вход дешифратора соединен с выходом коммутатора, третий, четвертый и п тый входы которого  вл ютс  соответственно входом пуска блока управлени , входом логической единиць и входом блока управлени . На фиг. 1 приведена блок-схема предлагаемого преобразовател } на фиг. 2 - блок-схема блока управлени  Преобразователь содержит (фиг. 1) генератор 1 импульсов, выход которого соединен с информационным входом счетчика 2, выходы которого соединены с дешифратором 3 Первый выход дешифратора 3 соединен с первыми входами элементов И группы k, вторые входы которых соединены с выходами регистра 5, информационные входы которого  вл ютс  информационным входом 6 преобразовател , а управл ющий вход соединен с первым выходом блока 7 управлени . Выходы 4 элементов И соединены с входами элемента ИЛИ 8, выход которого  вл етс  выходом 9 преобразовател . Первый вход элемента 10 ИЛИ соединен с вторым выходом &1ока 7 управлени . Вход пуска 11 преобразовател  соединен со входом пуска блока 7 управлени . Второй вход элемента 10 ИЛИ соединен с вторым выходом дешифратора 3 и с установочным входом счетчика 12, третий вход - с выходом элемента И 1, четвертый вход - с выходом элемента И I.

Выход элемента ИЛИ 10 через элемент 15 задержки соединен с установоч-5 ным входом счетчика 2, счетным входом счетчика 16 и входом элемента ИЛИ 8. Выход счетчика 1б подкщочен к счётному входу счетчика 12 и через элемент НЕ. 1.7 соединен с первым входом О элемента,I И, на второй вход которого поступает сигнал с выхода дешифратора 3. Выход счетчика 12 через элемент НЕ 18 соединен с первым входом элемента И 13, на второй вход которо-5 го поступает сигнал с выхода дешифратора 3, соединенного с установочным входом счетчика 16. Выходы счетчика 16 подключены к дешифратору 19, выходы которого подключены к третьим входам элементов И группы i, , Блок управлени  7 содержит (см. фиг. 2 ) первый 20 и второй 21 элементы пам ти, выходы которых соедимены с первыми и вторыми входами дешиф- 25 ратора 22 и коммутатора 23, вход 2 которого  вл етс  входом пуска блока управлени , вход 25 коммутатора соединен с входом логической единицы, н пример с шиной питани  Плюс, после НИИ вход коммутатора  вл етс  входом блока управлени , выход коммутатора 23 подключен к входу дешифратора 22, первый выход которого подключен к первому входу элемента 21 пам ти и первому выходу блока управлени , вто рой выход которого соединен со вторым выходом дешифратора 22 и первым входом элемента 20 пам ти, второй вход которого соединен с третьим выходом дешифратора 22 и со вторым вхо дом элемента 21 пам ти, третий вход которого соединен с третьим входом элемента 20 пам ти и тактовым входом 26 блока управлени . Преобразователь работает следующим образом. Перед началом работы содержимое счетчика 12 и 16 равно нулю и с блока 7 управлений через элемент ИЛИ 10, элемент 15 задержки на установоч ный вход счетчика 2 подаетс  сигнал сброса, в счетчик 16 по счетному входу сигнал установки в положение, соответствующее отсчету одной единиц и через элемент ИЛИ 8 на выход 9 по ступает первый синхроимпульс, С другого выхода блока 7 на управл ющий вход регистра 5 подаетс  сигнал, по

которому в него с входов 6 записываетс  слово, подлежащее преобразованию . Работа начинаетс  с отсчета числа импульсов, поступающих с генератора 1 импульсов на вход счетчика 2, С выхода счетчика 2 в параллельном коде на вход дешифратора 3 подаетс  число отсчитанных импульсов. Когда это число дойдет до величины, соответствующей по влению сигнала на первом выходе дешифратора 3, на элементы И группы k поступает сигнал опроса , при этом с выхода счетчика 1б в параллельном коде на вход дешифратора 19 подаетс  код, соответствующии номеру опрашиваемого разр да регистра 5, с первдго выхода дешифратора 19 разрешение поступает на пер вый логический элемент И группы k элементов И, и он пропускает информацию (нуль или единицу) из первого разр да регистра 5 на вход элемента ИЛИ В, Счетчик 2 продолжает считать и, когда число отсчитанных импульсов дойдет до величины, соответствующей по влению сигнала на втором выходе первой группы выходов деп шифратора 3, через элементы 1 И на четвертый Bxojtj элемента 10 ИЛИ и далее через элементы задержки 15 на установочный вход счетчика 2 поступает сигнал сброса, по которому в счетчик 16 записываетс  втора  единица и передаетс  через элемент 8 HJiM второй синхроимпульс, т.е. процесс i повтор етс  и происходит последовательный опрос всех разр дов регистра 5, при этом информаци  в последовательном коде через элемент ИЛИ 8 поступает на выход 9 преобразовател  и сопровождаетс  синхроимпульсами. После опроса последнего разр да регистра 5 счетчик 16 заполн етс  (его емкость равна количеству разр дов регистра 5) на его выходе по вл етс  потенциальный сигнал, который разрешает отсчитать одну единицу счетчику 12 и, пройд  через элеме,мт НЕ 7, снимает разрешающий сигнал со входа элемента 14 И, чем блокируетс  прохождение сигнала со второго выхода первой группы выходов дешифратора 3 через элемент 14 И, и счетчик 2 продолжает считать. Сигналом с выхода , дешифратора 3 счетчик 16 сбрасываетс  в нуль и далее через элементы И 15, ИЛИ 10 и элемент 15 задержки счетчик 2 сбрасываетс  в нуль, в счетчик 16,. подаетс  сигнал установки в положение , соответствующее отсчету одной единицы и формируетс  очередной синхроимпульс , прИ этом начинает повтор тьс  описанный цикл ortpoca разр дов регистра 5.

После очередного цикла опроса регистра 5 счетчик 12 заполн етс  (его емкость равна требуемому числу повторений ), на его выходе по вл етс  потенциальный сигнал, который, пройд  через элемент НЕ 18, снимает разрешающий сигнал со входа элемента И 13 чем блокируетс  прохождение сигнала с третьего выхода второй группы выходов дешифратора 3 через элемент И 13 и счетчик 2 продолжает считать. На блок 7 управлени  со второго выхода второй группы выходов дешифратора 3 поступает.сигнал, по которому блок 7 управлени  дает команду в регистр 5 на сброс информации и запись нового слова

Через заданный интервал времени по вл етс  сигнал на втором выходе дешифратора 3, который сбрасывает в нуль счетчик 12 и, пройд  через элементы ИЛИ 10 и элемент 15 задержки, сбрасывает в нуль счетчик 2, запи cbiBaer единицу в счетчик 16 и передаетс  ачередной синхроимпульс через элемент 8 ИЛИ на выход 9. Начинаетс  многократный юпрос, и передача следующего слова в последовательном коде , сопровождаемом синхроимпульсами. Интервал времени между синхроимпульсом и информационным импульсом задаетс  соответствующим выбором чис ла отсчитанных импульсов счетчиком 2, определ ющим по вление сигнала на первом выходе дешифратора 3 между синхроимпульсами соответственно определ етс  по вление сигнала на втором выходе дешифратора 3 между словами сигналом на третьем выходе дешифратора 3 и между повтор ющимис  словами сигналом с второго выхода дешифратора 3«

Блок управлени  7 работает следующим образом.

В табл. 1 и 2 приведены соответственно истинности дешифратора и коммутатора .

Перед началом работы элементы 20 и 21 пам ти наход тс  в исходном состо нии .

По управл ющему входу 24, например , с ЭВМ поступает сигнал пуска на вход коммутатора 23, в результате чего на вход дешифратора 22 поступает

сигнал логического нул  и с первого выхода дешифратора на первый выход блока управлени  и первый вход элемента 21 пам ти поступает сигнал. 5 По заднему фронту очередного импульса синхронизации с входа 26, например , по очередному импульсу с выхода генератора 1 в устройстве преобразовани  параллельного кода в последовательный элемент 21 пам ти установитс  в единичное состо ние (А, ). При

этом коммутатор 23 закоммутирует с выходом свой четвертый вход,В результате чего сигнал со второго выхода дешифратора 22 поступает на второй вход блока управлени  и первый вход элемента 20 пам ти. По заднему фронту очередного импульса синхронизации элемент 20 пам ти установитс  20 в единичное состо ние () и блок управлени  ждет прихода сигнала на вход коммутатора 23. По этому сигналу сигналом с третьего выхода дешифратора элементы 20 и 21 пам ти по вторым входам устанавливаютс  в исходное состо ние (АО), и описанный процесс повтор етс .

Дл  окончани  преобразовани  информации устройством преобразовани  параллельного кода в последовательный необходимо сн ть разрешающий си| нал с управл ющего входа 2,

Экономический эффект от использовани  предложенного устройства обусловлен указанными его техническими преФормула изобретени  1. Преобразователь параллельного кода в последовательный, содержащий генератор импульсов, первый счетчик счетный вход которого соединен с выходом генератора импульсов, первый дешифратор, выходы которого соединены с выходами первого Счетчика, регистр , группу элементов И, первый и второй элементы ИЛИ, элемент задержки , блок управлени , первый элемент НЕ, первый элемент И и второй счетчи выход которого через первый элемент НЕ соединен с первым входом первого элемента И, первый выход блока управ лени  соединен с управл ющим входрм регистра, информационные входы которого  вл ютс  информационными входами преобразовател , а выходы регистр соединены с первыми входами элементо И группы, вторые входы которых соеди нены с первым выходом первого дешифратора , а выходы элементов И группы соединены соответственно с п входами первого элемента ИЛИ, где п - число разр дов входного кода, выход первог элемента ИЛИ  вл етс  информационьмм выходом преобразовател , второй выхо блока управлени  соединен с первым входом второго элемента ИЛИ, второй вход которого соединен со вторым выходом первого дешифратора и с установочным входом второго счетчика, вход блока управлени  соединен с третьим выходом первого дешифратора, четвертый выход которого соединен со вторым входом первого элемента И, вы ход которого соединен с третьим входом второго элемента ИЛИ, выход кото рого через элемент задержки соединен с установочным входом первого счетчика , отличающийс  тем, что, с целью повышени  надежности преобразовани , в него введены трети счетчик, втЪрой элемент НЕ, второй элемент И и второй дешифратор, входы которого соединены с разр дными 9° ыходами третьего счетчика, выход пееполнени  которого соединен со счетным входом второго счетчика и через второй элемент НЕ - с персзым входом второго элемента И, второй вход которого соединен с п тым выходом первого дешифратора, а выход соединен с четвертым входом второго элемента ИЛИ, выход элемента задержки Соединен с (п+1)-м входом второго элемента ИЛИ и со счетным входом третьего счетчика , установленный вход которого соединен с четвертым выходом первого дешифратора , выход генератора импульсов соединен с тактовым входом блока управлени , вход пуска которого  вл етс  входом, пуска преобразовате-. л . 2. Преобразователь по п. 1, отличающийс  тем, что в нем блок управлени  содержит первый и второй элементы пам ти, коммутатор и дешифратор, первый и второй выходы которого  вл ютс  первым и вторым вЫходами блока управлени  и соединены, с единичными входами перйого и второго элементов пам ти соответственно, нулевые входы которых соединены с третьим выходом дешифратора, синхровходы соединены с тактовым входом блока управлени , а выходы первого и второго элементов пам ти соединены соответственно с первыми и вторыми входами дешифратора и коммутатора, третий вход дешифратора соединен с . выходом коммутатора, третий, четвертый и п тый входы которого  вл ютс  соответственно входом пуска блока управлени , входом логической единицы и входом блока управлени . Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР If 520703, кл. Н 03 К 13/256, 1975. 2.Авторское свидетельство СССР If 5 9804, кл. G 06 F , 1975 (прототип )

Ф у V 1/ b у xb

23

22

Claims (2)

1. Формула изобретения

   1. Преобразователь параллельного кода в последовательный, содержащий генератор импульсов, первый счетчик, счетный вход которого соединен с выходом генератора импульсов, первый дешифратор, выходы которого соединены с выходами первого Фчетчика, регистр, группу элементов И, первый и второй элементы ИЛИ, элемент задержки, блок управления, первый элемент НЕ, первый элемент И и второй счетчик, выход которого через первый элемент НЕ соединен с первым входом первого элемента И, первый выход блока управления соединен с управляющим входом регистра, информационные входы которого являются информационными входами преобразователя, а выходы регистра соединены с первыми входами элементов И группы, вторые входы которых соединены с первым выходом первого дешифратора , а выходы элементов И группы соединены соответственно с η входами первого элемента ИЛИ, где η - число разрядов входного кода, выход первого элемента ИЛИ является информационным выходом преобразователя, второй выход блока управления соединен с первым 'входом второго элемента ИЛИ, второй вход которого соединен со вторым выходом первого дешифратора и с установочным входом второго счетчика, вход блока управления соединен с третьим выходом первого дешифратора, четвертый выход которого соединен со вторым входом первого элемента И, выход которого соединен с третьим входом второго элемента ИЛИ, выход которого через элемент задержки соединен с установочным входом первого счетчика, отличающийся тем, что, с целью повышения надежности преобразования, в него введены третий счетчик, второй элемент НЕ, второй элемент И и второй дешифратор, входы которого соединены с разрядными выходами третьего счетчика, выход переполнения которого соединен со счетным входом второго счетчика и через второй элемент НЕ - с первым входом ₅ второго элемента И, второй вход которого соединен с пятым выходом первого дешифратора, а выход соединен с четвертым входом второго элемента ИЛИ, выход элемента задержки Соединен с ю (п+1)-м входом второго элемента ИЛИ и со счетным входом третьего счетчика, установленный вход которого соединен с четвертым выходом первого дешифратора, выход генератора импуль15 сов соединен с тактовым входом блока управления, вход пуска которого является входоц, пуска преобразовате-¹. ля.
2. 2. Преобразователь по π. 1, о т 2Q пинающийся тем, что в нем блок управления содержит первый и второй элементы памяти, коммутатор и дешифратор, первый и второй выходы которого являются первым и вторым вЫ25 ходами блока управления и соединены, с единичными входами первого и второго элементов памяти соответственно, нулевые входы которых соединены с третьим выходом дешифратора, синхровходы соединены с тактовым входом блока управления, а выходы первого и второго элементов памяти соединены соответственно с первыми и вторыми входами дешифратора и коммутатора, третий вход дешифратора соединен с .

   ³⁵ выходом коммутатора, третий, четвертый и пятый входы которого являются соответственно входом пуска блока управления, входом логической единицы и входом блока управления,