SU1569823A1 - Устройство дл умножени - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при построении специализированных процессоров, в частности процессоров обработки сигналов. Цель изобретени  - повышение быстродействи  устройства и его упрощение. Новым в устройстве, содержащем генератор 1 кратных множимого, регистр 2 множител  и сумматор 4,  вл етс  введение блока 3 преобразовани  кода множител  в канонический знакоразр дный код, что обеспечивает минимально возможное количество операций сложени  при выполнении умножени . При этом операци  умножени  может быть выполнена за один несколько удлиненный микрокомандный цикл. Дополнительные аппаратные затраты, по сравнению с матричным умножителем, выполн ющим операцию умножени  также за один цикл, оказываютс  меньше примерно в N раз. 1 з.п. ф-лы, 3 ил.

Description

Изобретение относитс  к вычислительной технике и может быть использовано при построении специлизирован- лых процессоров, в частности процессоров обработки сигналов.

Цель изобретени  - повышение быстродействи  устройства и его упрощение .

На фиг. 1 представлена функциональна  схема устройства; на фиг. 2 - Фрагмент функциональной схемы ре- истра множител  и блока преобразовани  кода множител  в канонический знакоразр дный код| на фиг. 3 - последовательности тактовых импульсов устройства.

Устройство дл  умножени  (.фиг.1) содержит генератор 1 кратных множимого , регистр 2 множител , блок 3 преобразовани  кода множител  в канонический знакоразр дный код, сумматор 4.

Блок преобразовани  кода множител  в канонический знакоразр дный код (фиг, 2) содержит (п+1) схем 5 анализа разр дов множител , кажда  из которых содержит первый элемент И 6, первый элемент ИЛИ 7, второй, третий элементы И 8 и 9, второй элемент ИЛИ 10, четвертый - шестой элементы И 11 - 13. Регистр 2 содержит триггеры 14.

Генератор 1 кратных множимого представл ет собой тп-разр дный регистр, предназначенный дл  приема кода множимого , соединенный с (пН) т- азр д- ными линейками ключей (тгемснты И на фиг. 1 показаны ,1ми, m и п-разр дность множимого и мнохител  соответственно) . Coct- niiv -пшенки

05

ГС

со

сдвинуты друг относительно друга на один разр д вправо. Верхн   линейка служит дл  сдвига множимого на один разр д влево относительно входного .кода, что может понадобитьс  дл  выполнени  операции умножени  на число, большее 0975. Генератор кратных множимого имеет m информационных входов„  вл ющихс  входами устройства, (пни) выходов, а также п+1 управл ющих входов (х;.

В блоке 3 преобразовани  кода множител  элемент И 6 предназначен дл  формировани  сигнала опроса состо ни  последующего разр да множител  Ъ

элементы ИЛИ 7J,

Ю; и элементы И 8{,

11 ,| предназначены дл  анализа и

9;

преобразовани  разр дов, множител  R.J , С;9 V;, элементы И 12;, 13; предназначены дл  формировани  сигналов управлени  сумматором Y и генератором кратных множимого X.

При производитс  вычитание из содержимого сумматора 4 поступившего на его входы числа, при - сложение . При формировании на выходе блока 3 единичного значени , открывающего i-ю линейку ключей генератора 1, на его выходе формируетс  код, представл ющий собой сдвинутое вправо на п+1-i разр дов множимое.

Устройство работает следующим образом .

Перед началом умножени  множимое размещаетс  в генераторе 1 кратных множимого9 множитель - в регистре 2 множител , в сумматоре 4 - предыдущий результат, С поступлением на первый тактовьй вход устройства тактового сигнала Ти производитс  проверка (от младших к старшим) значений разр дов множител . Если i-й разр д множител  нулевой т.е. b, то переход т к анализу Ь + 1 . Если Ь., то формируют Xj 15 если при этом и Ъ, 1, то формируют одновременно с X ( и сигнал , в противном случае (b;H 0; сигнал .YI 0. По окончании такта сложени  (вычитани  при ) единичное значение разр дов множител , начина  с Ъ и до ближайшего старшего разр да , равного нулю, переводитс  в нулевое состо ние, а этот нулевой разр д - в единичное. Например, множитель имеет группу из трех единиц, начина  с b;(.+ ( а Тогда по сигналу и соответствующее частичное произведение будет

0

5

5

0

вычтено из- содержимого сумматора 4, и по сигналу Tft разр ды i, i-M, i+2 множител  будут установлены в состо ние О, .а разр д i+З - в состо ние 1. При поступлении очередного тактового сигнала описанный процесс повтор етс . Операци  продолжаетс  до тех пор, пока во всех разр дах множител , включа  дополнительный (п+1)-и разр д (bn+, ), не будут обработаны все единицы. Рассмотрим пор док анализа и преобразовани  разр дов множител  и формировани  управл ющих сигналов X,Y. Сигнал Z;+1 (фиг. 2) равен 1 только в том случае, когда все младшие разр ды множител  до (i-t)-ro включительно равны нулю. Если и Ь(, то сигнал опроса распростран етс  дальше в сторону старших разр дов. Если , то Z 0 и, таким образом, опрос последующих разр дов множител  запрещаетс  элементом И 6, .

Пусть b, , ...,ЪА ,0, а Ь; 1, в этом случае сигналы V,( и Y, равны нулю, Z 1, Z,. Элемент И 12( по тактовому сигналу Ти формирует сигнал Х; 1, которым открываетс  1-  линейка ключей генератора 1. Если при этом и b ;f, 15 то элемент И 13, формирует одновременно сигнал по которому в сумматоре 4 выполн етс  операци  вычитани . В конце такта (по завершении операции сложени  или вычитани  в сумматоре) по сигналу Тс производитс  установка в О триггера 14; регистра .( множител . Он устанавливаетс  в нулевое состо ние R | с вйхо- да элемента И 8{ . Если и Ь, 1, то сигнал Y;, равный 1, проходит через элемент ГШИ 10, элемент ИЛИ 72 на вход элемента И 8 и по сигналу Т

5

0

5

с выхода элемента И 8 триггер

4

t+i

2 множител  также устанав- 0,

регистра 2

ливаетс  в состо ние О. Если группа единиц в коде множител  продолжаетс  (т.е. . ..), ToV, i(1, чем обеспечиваетс  гашение триггера 14, fЈ регистра множител  и так далее.

Если b

1+2.

0, то сигналом выхода элемента И 9j производитс  установка триггера 14;, регистра множите- л  в состо ние 1. При этом состо ние последующих разр дов множител  не измен етс , так как сигнал V, M будет равен нулю. Значени  сигнапов Z,V,X,Y устанавливаютс  в самом начале такта суммировани , поэтому с

515698

получением тактового сигнала Тс изменение состо ни  соответствующих разр дов множител  происходит одновре- , менно. Таким образом, длительность Тс должна быть достаточной дл  изменени  состо ни  лить одного триггера.

Claims (1)

1. Устройство дл  умножени , содержащее регистр множител , генератор кратных множимого и сумматор, причем вход множимого устройства соединен с информационным входом генератора кратных множимого, выход которого соединен с информационным входом сумматора , выход которого соединен с выходом устройства, вход множител  которого соединен с информационным входом регистра множител , отличающеес  тем, что, с целью повышени  быстродействи  устройства и его упрощени , в него введен блок преобразовани  кода множител  в канонический знакоразр дный код, информационные разр дные входы которого соединены с выходами соответствующих разр дов регистра множител , первый и второй тактовые входы устройства соединены с первым и вторым тактовыми входами блока преобразовани  кода множител  в канонический знакоразр дный код, выходы первой группы которого соединены с соответствующими управл ю- входами генератора кратных множимого , входы установки в О и син- хровходы разр дов регистра множител  соединены соответственно с выходами второй и третьей групп блока преобразовани  кода множител  в канонический знакоразр дный код, управл ющий разр дный выход которого соединен с управл ющим входом сумматора .

2, Устройство по п. 1, отличающеес  тем, что блок преобразовани  кода множител  в канонический знакоразр дный код содержит (п+1) схем анализа разр дов множител  (.п - разр дность множител ), кажда  из которых содержит шесть элементов И и два элемента ИЛИ, причем первый вход первого элемента И i-й схемы анализа разр дов множител  блока (,..., п+) соединен с i-м информационным инверсным входом блока, а выход - с вто

0

5

0

5

0

5

0

5

0

5

23

рым входом первого элемента И (i+0-й схемы анализа разр дов множител  блока , второй вход первого элемента И, первый и второй входы первого элемента ИЛИ первой схемы анализа разр дов множител  блока соединены с входом логической единицы блока, выходы второго и третьего элементов И 1-й схемы анализа разр дов множител  блока соединены соответственно с i-ми выходами второй и третьей групп блока , выход четвертого элемента И 1-й схемы анализа разр дов множител  блока соединен с первым входом первого элемента ИЛИ (1+1)-й схемы анализа разр дов множител  блока, выход.п того элемента И i-й схемы анализа разр дов множител  блока соединен с i-м выходом первой группы блока, выход шестого элемента И i-й схемы анализа разр дов множител  блока соединен с вторым входом первого элемента ИЛИ (i+O-й схемы анализа разр дов множител  блока и i-м управл ющим выходом блока, первый тактовый вход которого соединен с первыми входами второго, третьего и четвертого элементов И каждой i-й схемы анализа разр дов множител  блока, второй тактовый вход блока соединен с первым входом п того элемента И каждой i-й схемы анализа разр дов множител  блока, вторые входы четвертого и п того элементов И i-й схемы анализа разр дов множител  блока соединены соответственно с (1+1)-м и i-м информационными пр мыми входами блока, первый вход шестого элемента И i-й схемы анализа разр дов множител  блока соединен с (Ј+1.)-м информационным пр мым входом блока, второй вход третьего элемента И 1-й схемы анализа разр дов множител  блока соединен с (i-H)-M информационным инверсным входом блока, в каждой i-й схеме анализа разр дов множител  блока выход первого элемента ИЛИ соединен с третьими входами третьего и четвертого элементов И и первым входом второго элемента ИЛИ, второй вход которого соединен с вторым входом шестого элемента И и выходом п того элемента И, третий вход которого соединен с первым входом первого элемента И, второй вход второго элемента И соединен с выходом второго элемента ИЛИ.

SL