Claims (1)
Поставленна цель достигаетс тем, что буферное запоминающее устройство содержит регистры, одноименные разр дные шины которых соединены последовательно, а .входы записи подключены к выходам одноименны: блоков управлени , кроме последнего, выходы блоков управлени соединены с единичными и нулевыми входами соответствующих маркерных триггеров, нулевые выходы которых подключены к первым входам одноименных блоков управлени , кроме последнего, а единичные выходы - ко вторым входам блокЬв управлени , а третьи входы нечетных блоков управлени подключен ы к тактовой шине непосредственно, а четных - через инвертор, элемент И, счетный триггер, первый и второй сумматоры по модулю два, информационные входы первого сумматора по модулю два додключены к единичным выходам маркерных триггеров, а управл н ций вход к выходу счетного триггера, один вхо которого подключен к тактовой шине и третьему входу последнего блока упра Ленин, другой - через второй сумматор по модулю два - к шине записи и выходу элемента И, один из входов которого подключен к шине считывани и первому входу блока управлени , а другой - к единичному выходу последнего маркерного триггера, к соответствуквдему входу пёрвбго сумматора и ко второму входу последнего блоки управлени . На чертеже представлена схема уст ройства. Устройство содержит п регистров 1 одноименные разр ды которых соединены последовательно, п триггеров 2, п + 1 блоков 3 управлени , элемент 4 И, сумматор 5 по модулю , триггер б, например T-V типа, управл емый сумматор 7 по модулю два на п входов, тактовую шину 8, шину 9 запи си, шину 10 считывани , выходные эле менты 11 И дл вывода информации и инвертор 12. Единичные выходы триггеров 2 подключены к первым входам блоков 3 управлени каждого регистра, за исключением первого, и к информационным входам управл емого сумматора 7 по модулю два. Ко вторым входам блоков 3 управле ни , за исключением последнего, подключены нулевые выходы триггеров 2, а выходы блока 3 управлени , за исключением последнего, подключены к входам, записи регистров 1, входам ус таноЕ1Ки в единичное состо ние тригге ров 2 следуюцих регистров и входам у тановки в нулевое состо ние триггеров 2 одноименных регистров. Шина 9 записи информации и шина 1 считываний информации подключены: со ответственно , к первому входу блбка управлени пёрезаписыо первого регис ра и второму входу последнего блок управлени . Шина 10 считывани информации через элемент 4 И, второй вход которой подключен к единичному выходу п-го триггера 2, соединена с сумматором п модулю два, второй вход которого под ключен к шине 9 зациси йнфбрмацИи, а выход подключен к входу V тригге ра 6, вход Т которого соединён с ши ной 8 тактовых сигналов и третьими вkoдaми нечетных схем 3 управлени пе резаписью, и через инвертор 12 с трет ми входами четных схем 3 управлени перезаписью. Выход триггера б вл ет с входом управлени сумматора 7 по модулю ДВ1а. Устройство работает слёдуклцим образом . в исходном состо нии триггеры 2 и счетный триггер 6 наход тс в нулевом состо нии. На шину 8 посто нно поступают так говые сигналы, частота которых не нигже частоты записи информации. Дл записи информации в запоминающее устройство на шину 9 поступает запрос на запись. Информаци со входов переписываетс в первый регистр 1 по переднему фронту тактового импульса при наличии единичного потенциала на нулевом выходе триггера 2 этого регистра и запроса на запись. При этом триггер 2 этого регистра устанавливаетс в единичное состо ние. Втора схема 3 управлени перезаписью перепишет информацию из первого регистра 1 во второй по заднему фронту тактового импульса при единичном состо нии триггера 2 первого регистра 1 и нулевом состо нии триггера 2 второго регистра. При этом триггер 2 второго регистра 1 устанавлиъ етс в единичное состо ние, а триггер 2 первого регистра 1 - в нулевое . Дальнейшее продвижение информации из регистра в регистр осуществл етс аналогично. При считывании информации на шину 10 поступает запрос на считывание. При этом, если триггер 2 последнего регистра 1 находитс в единичном состо нии , по переднему фронту тактового импульса информаци через элементы 11 И выводитс из устройства и триггер 2 последнего регистра 1 уста , навливаетс в нулевое состо ние. Таким образом, по переднему фронту тактового импульса информаци пере писываетс из четного регистра 1 в нечетный , по заднему фронту происходит перезапись информации из нечетного регистра 1 в четный. Контроль правильности продвижени . информации в регистре происходит следующим образом. Сумма по модулю два состо ний триггеров 2 изменитс , если в каждом такте будет происходить запись информационного слова в запоминающее устройство , либо считывание слова из него .. При этом на выходе сумматора 5 по модулю два будет присутствовать единичный потенциал, что приведет к срабатыванию счетного триггера б. В противном случае триггер б не будет измен ть своего состо ни . Сумматор 7 по модулю два осуществл ет контроль информации на нечетность при единичном состо нии триггера б или на четность при нулевом состо нии счетного триггера б. Таким образом, при правильной работе буферного запоминающего устойства на выходе yпpaвJ I eмoгo сумматора 7 по модулю два будет присутствовать высокий потенциал. Данное устройство позвол ет обнаруживать факты сбо блоковугхравлени , что может обеспечить устранение возникновени ложной информации при одиночных сбо х, характерным признаком которой может быть многократное повторение одного и того же сообщени . Особое значение обнаружени факта сбо блоков управлени имеет в случае сбоев, привод щих к п тер м, так как такие сбои привод т к нарушению временной последовательнос ти сообщений, а это в свою очередь искажает достоверность целых массиВОВ . Наличие же информации о возникновении этих сбоев позволит учесть эти потери и сохранить временную последовательность всего массива. Формула изобретени Буферное запоминающее устройство, содержащее регистры, одноименные раз р дные шины которых соединены последовательно , а входы записи подключены к выходам одноименных блоковуправлени , кроме последнего, выходы блок1эв управлени соединены с единичными и нулевыми входами соответствующих маркерных триггеров, нулевые выходы которых подключены к первым входам одноименных блоков управлени , кроме последнего, а единичные выходы - ко вторым входам блоков управлени , третьи входы нечетных блоков управлени подключены к тактовой шине непосредственно, а четных - черсэ инвертор, отличающеес тем, что, с целью повышени надежности устройства, оно содержит элемент И, счетный триггер , первый и второй сумматоры по модулю два, информационные входы первого сумматора по модулю два подключены к единичным выходам маркерных триггеров, а управл ющий вход - к выходу счетного триггера, один вход которого подключен к тактовой шине и третьему входу последнего блока управлени , другой - через второй сумматор по модулю два, к шине записи и выхдду элемента И, один из входов которого подключен к шине считывани и к первому входу блока управлени , а другой - к единичному выходу последнего маркерного триггера,к соответствунмцему первого сумматора и ко второму входу последнего блока управлени .The goal is achieved by the fact that the buffer memory device contains registers whose bit buses of the same name are connected in series, and the write inputs are connected to the outputs of the same name: control blocks other than the last, the outputs of the control blocks are connected to the single and zero inputs of the corresponding marker triggers, zero outputs which are connected to the first inputs of the control blocks of the same name, except the last one, and the single outputs to the second inputs of the control block, and the third inputs of the odd control blocks They are connected to the clock bus directly, and even ones - via an inverter, element I, a counting trigger, the first and second modulo-two adders, information inputs of the first modulo-two are connected to the single outputs of marker triggers, and control inputs to the output of the counting trigger, one input of which is connected to the clock bus and the third input of the last block of control Lenin, the other through the second modulo two adder to the write bus and the output of the And element, one of the inputs of which is connected to the read bus and the first input of the block control, and the other - to the single output of the last flip-flop of the marker to sootvetstvukvdemu porvbgo input adder and to the second input of the last control units. The drawing shows a device diagram. The device contains n registers 1 of which the same bits are connected in series, n flip-flops 2, n + 1 control blocks 3, element 4 I, modulator 5, trigger b, for example TV type, modulator 7 controlled by two on n inputs, clock bus 8, write bus 9, read bus 10, output elements 11 AND for outputting information and inverter 12. Unit outputs of flip-flops 2 are connected to the first inputs of control units 3 of each register, except for the first, and to the information inputs of a controlled adder 7 modulo two. The second inputs of the control unit 3, with the exception of the last one, are connected to the zero outputs of the flip-flops 2, and the outputs of the control unit 3, except for the last one, are connected to the inputs, register registers 1, the setpoints E1Ki and one state of the triggers 2 following registers and inputs for setting to the zero state of the triggers 2 registers of the same name. Bus 9 for recording information and bus 1 for reading information are connected: respectively, to the first input of the control unit of the first register and the second input of the last control unit. Bus 10 reading information through the element 4 And, the second input of which is connected to a single output of the n-th trigger 2, is connected to an adder n module two, the second input of which is connected to bus 9, and the output is connected to the input V of the trigger 6, the input T of which is connected to the bus 8 clock signals and the third inputs of the odd numbered rewrite control circuits 3, and through the inverter 12 with third inputs of even numbered rewrite control 3 circuits. The output of the trigger b is with the control input of the adder 7 modulo DV1a. The device works in a sleek way. in the initial state the triggers 2 and the counting trigger 6 are in the zero state. Bus 8 constantly receives such signals, the frequency of which is not lower than the frequency of recording information. To write information to the storage device, a write request is sent to the bus 9. The information from the inputs is rewritten into the first register 1 on the leading edge of the clock pulse in the presence of a single potential at the zero output of the trigger 2 of this register and the write request. In this case, the trigger 2 of this register is set to one. The second rewrite control circuit 3 will overwrite the information from the first register 1 to the second one by the trailing edge of the clock pulse in the case of a single state of trigger 2 of the first register 1 and zero state of trigger 2 of the second register. In this case, the trigger 2 of the second register 1 is set to one state, and the trigger 2 of the first register 1 is set to zero. Further promotion of information from the register to the register is carried out similarly. When reading information on the bus 10 receives a read request. In this case, if the trigger 2 of the last register 1 is in a single state, on the leading edge of the clock pulse information through elements 11 is output from the device and the trigger 2 of the last register 1 mouth is cast to the zero state. Thus, on the leading edge of the clock pulse, the information is copied from even register 1 to odd, on the falling edge, information is copied from odd register 1 to even. Monitoring the progress of progress. information in the register is as follows. The sum modulo two states of flip-flops 2 will change if an information word is written to the memory in each tick or a word is read from it. At the output of modu- lar two, there will be a unit potential that will trigger the counting trigger b. Otherwise, trigger b will not change its state. Modulo 2 adder 7 monitors information on odd parity when a single state of trigger b or parity is at zero state of a counting trigger b. Thus, with the correct operation of the buffer storage device, at the output of ypravJ I of its adder 7 modulo two there will be a high potential. This device allows to detect the facts of blocking of the blockings, which can ensure the elimination of the occurrence of false information in case of single failures, a characteristic feature of which can be a repeated repetition of the same message. The particular importance of detecting the fact of a failure of control units is in the case of failures leading to n terms, since such failures lead to a violation of the time sequence of messages, and this in turn distorts the reliability of whole massifs. The availability of information on the occurrence of these failures will allow to take into account these losses and to preserve the temporal sequence of the entire array. Claims A buffer storage device containing registers with the same razdnye tires of which are connected in series, and the write inputs are connected to the outputs of the same control unit, except the last, the outputs of the control unit 1eV are connected to the single and zero inputs of the corresponding marker triggers, the zero outputs of which are connected to the first inputs control modules of the same name, except for the last, and single outputs - to the second inputs of the control blocks, the third inputs of the odd control blocks are connected To the clock bus directly, and even-numbered - the Cherse inverter, characterized in that, in order to increase the reliability of the device, it contains an AND element, a counting trigger, the first and second modulo-two adders, the information inputs of the first modulo-two adder are connected to the unit outputs of the marker triggers, and the control input to the output of the counting trigger, one input of which is connected to the clock bus and the third input of the last control unit, the other through the second modulo two, the recording bus and the output of the And element, one of the inputs which is connected to the readout bus and to the first input of the control unit, and the other to the single output of the last marker trigger, to the corresponding first adder and to the second input of the last control unit.
чh
L.J.. VL.J .. V