SU450233A1 - Memory device - Google Patents

Description

1one

Изобретение относитс  к области запоминающих устройств.The invention relates to the field of storage devices.

Известно запоминающее устройство, содержащее одноступенчатые сдвиговые регистры, входы которых подключены к входному регистру , и счетчик, один из входов которого подсоединен к схеме управлени .A memory device is known that contains single-stage shift registers, the inputs of which are connected to the input register, and a counter, one of the inputs of which is connected to the control circuit.

Недостатком известного устройства  вл етс  невысокое быстродействие.A disadvantage of the known device is low speed.

Описываемое устройство отличаетс  от известного тем, что оно содержит двухступенчатый регистр, дешифратор и группу схем управлени  сдвигами, входы которой подключены к выходам дешифратора и схемы управлени , один из выходов - к другому входу счетчика, другие выходы - ко входам двухступенчатого регистра, выходы которого соединены с шинами сдвига и гашени  одноступенчатых регистров; выход счетчика подсоединен к входу дешифратора.The described device differs from the known one in that it contains a two-stage register, a decoder and a group of shift control circuits, the inputs of which are connected to the outputs of the decoder and control circuits, one of the outputs to another input of the counter, the other outputs to the inputs of a two-stage register, the outputs of which are connected with single-stage shift and quench tires; the output of the counter is connected to the input of the decoder.

Эти отличи  позвол ют повысить быстродействие устройства.These differences can improve the speed of the device.

На чертеже изображена функциональна  схема устройства.The drawing shows a functional diagram of the device.

Устройство содержит статические потенциальные одноступенчатые сдвиговые регистры I со входами 2; входной регистр 3, выходы 4 которого подключены ко входам 2 регистров 1; статический потенциальный двухступенчатый регистр 5, состо щий из триггеров 6 иThe device contains static potential single-stage shift registers I with inputs 2; input register 3, outputs 4 of which are connected to inputs 2 of registers 1; static potential two-stage register 5 consisting of triggers 6 and

.2.2

схем «И 7-10; дешифратор 11, группу 12 схем управлени  сдвигами, счетчик 13 и схему управлени  14. Входы счетчика 13 подключены соответственно к выходам группы 12 схемschemes “And 7-10; the decoder 11, the group 12 of the control shifts, the counter 13 and the control circuit 14. The inputs of the counter 13 are connected respectively to the outputs of the group 12 of the circuits

управлени  сдвигами и схемы управлени  14. Выход счетчика 13 подсоединен ко входам дешифратора 11, выходы которого св заны со входами группы 12 схем управлени  сдвигами .shift control and control circuits 14. The output of the counter 13 is connected to the inputs of the decoder 11, the outputs of which are connected to the inputs of the group 12 of the shift control circuits.

Входы регистра 5 соединены с выходами группы 12 схем управлени  сдвигами, а выходы- с шинами сдвига 15 и гашени  16 регистров 1.The inputs of the register 5 are connected to the outputs of the group 12 of the shear control circuits, and the exits are connected to the shear tires 15 and damping 16 of the registers 1.

ГруПпа 12 схем управлени  сдвигами содержит схемы «ИЛИ 17, 18, 19, схемы «И 20- 25, схему задержки 26. К схеме 14 подключены шина 27 дл  записи «1 в 1-й разр д регистра 5, шина 28 дл  записи «1 в т-й разр д регистра 5 (т-разр дность регистров 1),The group 12 of the shift control circuits contains the circuits "OR 17, 18, 19, the circuits" And 20-25, the delay circuit 26. The bus 14 is connected to the circuit 14 to write "1 to the 1st register bit 5, the bus 28 to write" 1 in the tth bit of register 5 (t-bit of registers 1),

шина 29 дл  сдвига информации вправо, шина 30 дл  сдвига информации влево и шина 31.a bus 29 for shifting information to the right, a bus 30 for shifting information to the left, and a bus 31.

На чертеже более подробно показаны i-й и (/+1)-й разр ды регистров 1 и 5 (, 2,The drawing shows in more detail the i-th and (/ + 1) -th bits of the registers 1 and 5 (, 2,

..., т). При этом триггеры 6 первой ступени регистра 5 изображены ниже триггеров 6 второй ступени...., t). In this case, the triggers 6 of the first stage of the register 5 are shown below the triggers 6 of the second stage.

Каждый t-й выход дешифратора 11 соединен с одним из входов схемы «И 20, относ щейс  к г-му разр ду регистра 5, а также сEach t-th output of the decoder 11 is connected to one of the inputs of the “AND 20” circuit, referring to the 6th register bit 5, as well as to

одним из входов схемы «И 24, другой вход которой соединен с выходом триггера 2-й ступени (t-2)-го разр да.one of the inputs of the circuit “AND 24, the other input of which is connected to the output of the 2nd stage trigger (t-2) -th bit.

Схемы «И 24 по отношению к схемам «И 20-23, 7-10 имеют противоположную вхбд ную логику, т. е. если совпадение на схеме 20 реализуетс  при отрицательных уровн х потенциала на ее входах, то на схемах 24 - при положительных.Circuits "And 24 with respect to circuits" And 20-23, 7-10 have opposite logic, i.e., if the match in circuit 20 is realized with negative potential levels at its inputs, then with circuit 24, with positive ones.

Описанное устройство работает следу)оц1,им образом.The described device works in the following way) ots1, in the image.

Информаци  располагаетс  в правой части регистров 1, а новые данные, занесенные из регистра 3, продвигаютс  на нужную позицию и помещаютс  вплотную за хран щимис . Такой режим осуществл етс  по команде «Запись , вырабатываемой в схеме 14. При этом по щине 27 занисываетс  «1 в первый разр д регистра 5, но шинам 29 и 30 начинают действовать тактовые импульсы-и записанна  единица продвигаетс  по регистру 5. Во врем  продвижени  записанного слова на нужную позицию в 1-й разр д регистра 5 могут снова записыватьс  единицы, которые, проход  по регистру 5, будут -продвигать по регистрам 1 другие данные, записанные из входного регистра 3. Пауза между записью единиц в регистр 5 и соответствующей записью нового слова из регистра 3 в регистры 1 должна быть не менее двух периодов тактовых циклов , при этом между двум  продвигаемыми по регистрам 1 словами будет пробел в виде одной или более «пустых числовых линеек. В счетчике 13 хранитс  число заполненных в устройстве числовых линеек, а на одном, например (f+2)-M выходе дещифратора 11, поддерживаетс  уровень, при котором не может быть совпадени  на схеме 20. Когда единица в регистре 5 записываетс  в t-й триггер 6 второй ступени, на схеме «И 24, другой вход которой подключен к (t+2)-My выходу дешифратора 11, реализуетс  совпадение, и импульс через схему «ИЛИ 19, схему задержки 26 и схему «И 26 поступает на один из входов счетчика 13. Счетчик 13 и дешифратор 11 подключаютс , и сигнал поддерживаетс  на {i+l)M выходе дешифратора, вследствие этого единица из t-ro триггера второй ступени в )-H триггер первой ступени при очередном тактовом импульсе в шине 29 не перепишетс , а при действии следующего тактового импульса в шине.31 i-й триггер второй ступени установитс  в «О через схему «И 8. Таким образом, передвигаемое по регистрамThe information is located on the right side of registers 1, and the new data entered from register 3 is advanced to the desired position and placed close behind the stored data. This mode is carried out by the command "Record produced in circuit 14. In this case, slot 27 is underestimated" 1 for the first register register 5, but the clock pulses start to operate on buses 29 and 30, and the recorded unit advances in register 5. During progress the recorded word to the desired position in the 1st bit of register 5 can again be recorded units that, pass through register 5, will advance through registers 1 other data recorded from input register 3. Pause between writing units to register 5 and the corresponding record new word from Register 3 to registers 1 must have at least two periods of clock cycles, while between two words advanced by registers 1 there will be a gap in the form of one or more “empty numerical rulers. Counter 13 stores the number of numeric rulers filled in the device, and one, for example (f + 2) -M output of decipheror 11, maintains a level at which there can be no coincidence in circuit 20. When the unit in register 5 is written to t-th the trigger 6 of the second stage, in the circuit “AND 24, the other input of which is connected to the (t + 2) -My output of the decoder 11, coincidence is realized, and the pulse through the circuit“ OR 19, the delay circuit 26 and the circuit “AND 26 is fed to one of the the inputs of the counter 13. The counter 13 and the decoder 11 are connected, and the signal is maintained at the (i + l) M output of the decoder, as a result, the unit from the t-ro trigger of the second stage c) -H the first stage trigger at the next clock pulse in the bus 29 will not be overwritten, and under the action of the next clock pulse in the bus.31 the i-th trigger of the second stage will be set to "O through the" And 8. Thus, moved by registers

1 слово будет расположено в соответствующей числовой линейке устройства. Когда очередна  единица в регистре 5 запишетс  в (i-1)-й триггер второй ступени, на схеме 24, другой вход которой соединен с (Н-1)М 1 word will be located in the corresponding numerical line of the device. When the next unit in register 5 is written in (i-1) -th second stage trigger, in circuit 24, the other input of which is connected to (H-1) M

ходом дешифратора 11, реализуетс  совпадение сигналов, и происходит новое переключение счетчика 13 и дешифратора 11 в состо ние , при котором будет запрещена передача единицы из (i-1)-го разр да регистра 5 в t-йby the decoder 11, a coincidence of the signals is realized, and a new switching of the counter 13 and the decoder 11 occurs to a state in which the transfer of the unit from the (i-1) -th bit of register 5 to the t-th is prohibited

разр д и т. д.bit and so on

Выборка данных из устройства производитс  в пор дке их поступлени . В схеме 14 формируетс  команда на выборку, и в т-и разр д регистра 5 по шине 28 передаетс  «1.Data is retrieved from the device in the order they are received. In circuit 14, a sampling command is generated, and < / RTI > the register bit 5 is transmitted via bus 28 to? 1.

Тактовые импульсы подаютс  в шины 30 и 31, и записанна  единица проходит по всему регистру 5 справа-налево. Сдвиговые импульсы действуют последовательно по шинам 15 и 1Ь, начина  с т-го разр да. Весь заполненныйThe clock pulses are fed to the tires 30 and 31, and the recorded unit passes through the entire register 5 from right to left. Shear impulses act sequentially along tires 15 and 1b, starting with the t-th bit. Whole filled

массив данных сдвигаетс  за такой цикл на одну позицию. В счетчике 13 производитс  корректировка (вычитание «1). В цикле выборки происход т «ложные совпадени  в схемах 24, однако, па вход счетчика 13 сигналыThe data array is shifted one cycle in such a cycle. In the counter 13, an adjustment is made (subtraction "1"). In the sampling cycle, "false coincidences occur in the circuits 24, however, on the counter input 13 signals

не поступают, так как нет совпадени  в схем .е 25. / :do not arrive, as there is no match in the schemes. i 25. /:

Предмет изобретени Subject invention

Запоминающее устройство, содержащее одноступенчатые сдвиговые регистры, входы которых подключены к входному регистру, и счетчик, один из входов которого подсоединен к схеме управлени , отличающеес  тем,A memory device containing single-stage shift registers, the inputs of which are connected to the input register, and a counter, one of the inputs of which is connected to a control circuit characterized in

что, с целью увеличени  быстродействи , оно содержит двухступенчатый регистр, дешифратор и группу схем управлени  сдвигами, входы которой подключены к выходам дешифратора и схемы управлени , один из выходов -that, in order to increase speed, it contains a two-stage register, a decoder and a group of shift control circuits, the inputs of which are connected to the outputs of the decoder and the control circuit, one of the outputs is

к другому входу счетчика, другие выходы - ко входам двухступенчатого регистра, выходы которого соединены с шинами сдвига и гашени  одноступенчатых сдвиговых регистров, выход счетчика подсоединен ко входу деН1ифратора .to the other input of the counter, other outputs to the inputs of the two-stage register, the outputs of which are connected to the shear and quenching busbars of the single-stage shift registers, the output of the counter is connected to the input of the delniter.